JP2022506591A - マイクロ電子ダイ上のインダクタ - Google Patents

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column
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transverse
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ケイ コドゥリ スリーニーヴァサン
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日本テキサス・インスツルメンツ合同会社
テキサス インスツルメンツ インコーポレイテッド
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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Abstract

デバイス（１００）が、ダイ（１０２）上にバンプボンド（１３０）及びインダクタ（１４０）を有する。デバイス（１００）は、ダイ（１０２）に沿って延在する第１の横方向導体（１０８）を含む。第１の横方向導体（１０８）のいくつかがダイ（１０２）の端子（１０４）のいくつかと接する。また、デバイス（１００）は、第１の横方向導体（１０８）上に導電性カラム（１１４）を含み、第１の横方向導体（１０８）とは反対側の導電性カラム（１１４）上に、或る面において横方向に延在する第２の横方向導体（１２０）を含む。第１の横方向導体（１０８）、導電性カラム（１１４）、及び第２の横方向導体の第１のセット（１２８）が、デバイスのバンプボンドを提供する。第１の横方向導体、導電性カラム、及び第２の横方向導体の第２のセット（１３８）が、インダクタ（１４０）を形成するために直列に電気的に結合される。デバイスを形成する方法も説明される。

Description

本願は、マイクロ電子デバイスの分野に関し、特に、マイクロ電子デバイス上のインダクタに関する。
マイクロ電子デバイスは、たいてい０．５～５ナノヘンリー（ｎＨ）の範囲であるインダクタを備える回路をしばしば含む。この範囲を有するインダクタは数百平方ミクロン又はそれ以上を利用する傾向があり、マイクロ電子デバイスのサイズ及びコストを不必要に増大させる。これらのインダクタにおいて望ましいＱ値を達成することはこれまで困難であった。
本記載は、ダイと、このダイ上のバンプボンド及びインダクタとを有するマイクロ電子デバイスを紹介する。ダイは、ダイの端子表面まで延在する端子を含む。マイクロ電子デバイスは、端子表面に沿って延在する第１の横方向導体を含み、第１の横方向導体の少なくとも一部分が、端子の少なくとも一部分と接している。また、マイクロ電子デバイスは、第１の横方向導体上に、端子表面から離れて垂直に延在する導電性カラム、及び、第１の横方向導体とは反対側の導電性カラム上に、端子表面と平行の面において横方向に延在する第２の横方向導体を含む。第２の横方向導体は、導電性カラムとは反対側に位置するダイ取り付け表面を有する。第１の横方向導体、導電性カラム、及び第２の横方向導体の第１のセットが、マイクロ電子デバイスのバンプボンドを提供する。第１の横方向導体、導電性カラム、及び第２の横方向導体の第２のセットが、インダクタを形成するために直列に電気的に結合される。また、マイクロ電子デバイスを形成する方法も説明される。
ダイと、このダイ上のバンプボンド及びインダクタとを有する例示のマイクロ電子デバイスの断面図である。
例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。
別の例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 別の例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 別の例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 別の例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 別の例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。 別の例示の形成の方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。
ダイと、このダイ上にインダクタとを有する例示のマイクロ電子デバイスの上面図である。
ダイと、このダイ上に二つのインダクタを含む変圧器とを有する、別の例示のマイクロ電子デバイスの上面図である。
ダイと、このダイ上に二つのインダクタを含む変圧器とを有する、別の例示のマイクロ電子デバイスの上面図である。
添付の図面を参照して幾つかの例を説明する。図面は一定の縮尺で描かれていないことがある。本記載は、行為又は事象の図示される順によって限定されず、全ての図示される行為又は事象が、本記載における手法を実装するために必要とされるわけではない。本記載は、能動デバイスを対象とする例によって図示されるが、これらの図示は、これらの例の範囲又は適用性に対する限定ではなく、デバイスは図示される物理的構造に限定されない。
マイクロ電子デバイスが、ダイを含み、このダイ上にバンプボンド及びインダクタを有する。ダイは、ダイの端子表面まで延在する、例えば、ボンドパッドといった端子を含む。端子表面は必ずしも平坦でない。マイクロ電子デバイスは、ダイの外部に、端子表面に沿って延在する第１の横方向導体を含む。第１の横方向導体のいくつかは、端子のいくつかと接している。
マイクロ電子デバイスは、第１の横方向導体上に、端子表面から垂直に延在する導電性カラムを含む。導電性カラムのいくつかは、対応する第１の横方向導体が接している端子から横方向にずらされた位置において、対応する第１の横方向導体に接し得る。従って、導電性カラムのいくつかは、それらが、対応する第１の横方向導体を介して電気的に結合される端子の真上に位置しない。
マイクロ電子デバイスは、第１の横方向導体とは反対側の導電性カラム上に、端子表面と平行の面において横方向に延在する第２の横方向導体を含む。第２の横方向導体は、導電性カラムとは反対側に位置するダイ取り付け表面を有する。はんだ又は導電性接着剤が、第２の横方向導体の少なくとも一部分のダイ取り付け表面上に配置され得る。
第１の横方向導体、導電性カラム、及び第２の横方向導体の第１のセットが、マイクロ電子デバイスのバンプボンドを提供する。第１の横方向導体、導電性カラム、及び第２の横方向導体の第２のセットが、インダクタを形成するために直列に電気的に結合される。インダクタは、線形構成、環状構成、又はその他の構成を有し得る。インダクタの一つ又は複数のノードが、端子表面において端子に接し得る。インダクタの一つ又は複数のノードは、パッケージの外部リードとの電気接続のため、第２の横方向導体まで延在し得る。インダクタは変圧器の一部であり得る。
「横方向（lateral）」とは、ダイの端子表面の面と平行の方向を指す。「の上（over）」及び「の下（under）」などの用語が、構造又は要素間の空間的関係を提供するために用いられる。別の要素に「接続される」又は「結合される」ものとして参照される要素は、直接接続され得るか又は他の要素に直接に結合され得、或いは、介在要素が存在し得る。
図１は、ダイと、このダイ上にバンプボンド及びインダクタとを有する例示のマイクロ電子デバイスの断面図である。マイクロ電子デバイス１００はダイ１０２を含み、ダイ１０２は、例えば、ディスクリート半導体デバイス、集積回路、又は微小電気機械システム（ＭＥＭＳ）デバイスであり得る。ダイ１０２は、ダイ１０２の端子表面１０６まで延在する端子１０４を有する。端子１０４は、主として、例えばアルミニウム又は銅を含み得る。端子１０４は、ダイ１０２の頂部相互接続レベルの上方のボンドパッドであり得、又は、頂部相互接続レベルの一部分であり得る。端子１０４は、端子表面１０６においてアンダーバンプメタル（ＵＢＭ）層を含み得る。ＵＢＭ層は、例えば、ニッケル、パラジウム、プラチナ、金、銅、チタン、タングステン、クロムなどの金属を含み得る。ダイ１０２は、図１に図示しないが、端子１０４間に端子表面１０６まで延在する電気的絶縁材料の保護オーバーコート（ＰＯ）層を有し得る。ＰＯ層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ポリイミドなどを含み得る。
マイクロ電子デバイス１００は、端子表面１０６に沿って延在する第１の横方向導体１０８を含む。第１の横方向導体１０８のいくつか及び任意選択で全てが、端子１０４のいくつか及び任意選択で全てに接する。個々の第１の横方向導体１０８は、端子１０４の一つ又は複数に接し得る。この例では、第１の横方向導体１０８は、端子表面１０６上の第１の導体シード層１１０及び第１の導体シード層１１０上の第１のメイン導体１１２である。第１のメイン導体１１２は、第１の横方向導体１０８の横方向の境界まで横方向に延在する。第１のメイン導体１１２は、一直線に延在し得、或いは、一つ又は複数の横方向の屈折を有し得る。第１の導体シード層１１０は、端子表面１０６上に、チタン、タングステン、クロム、又はニッケルなどの金属を含む接着層と、この接着層上に銅のめっき層とを含み得る。第１の導体シード層１１０は、一例として、１０ナノメートルから１ミクロンの厚さを有し得る。第１のメイン導体１１２は、導電性であり、めっきした銅を、任意選択で金、銀、又はニッケルなどのその他の金属と共に含み得る。第１のメイン導体１１２は、一例として、３ミクロンから３０ミクロンの厚さを有し得る。
マイクロ電子デバイス１００は、第１の横方向導体１０８上に配置される導電性カラム１１４を含む。導電性カラム１１４は、第１の横方向導体１０８から、端子表面１０６に対して垂直に延在する。「垂直に」とは、マイクロ電子デバイス１００を形成する際に生じる製造及び測定公差内の、実質的に垂直である方位を包含する。導電性カラム１１４のいくつかは、対応する第１の横方向導体１０８が接している端子１０４から横方向にずらされた位置において、対応する第１の横方向導体１０８に接し得る。導電性カラム１１４の別の部分が、対応する第１の横方向導体１０８が接している端子１０４の真上で、対応する第１の横方向導体１０８と接し得る。導電性カラム１１４の両部分の例を図１に示す。この例では、導電性カラム１１４は、第１の横方向導体１０８上のカラムシード層１１６、及びカラムシード層１１６上のメインカラム１１８である。メインカラム１１８は、導電性であり、第１の横方向導体１０８とは反対側の導電性カラム１１４の頂部まで延在する。カラムシード層１１６は、端子表面１０６上に、チタン、クロム、又はニッケルなどの金属を含む接着層と、この接着層上に銅のめっき層とを含み得る。カラムシード層１１６は、一例として、１０ナノメートルから１ミクロンの厚さを有し得る。メインカラム１１８は、めっきした銅を、任意選択で金、銀、又はニッケルなどのその他の金属と共に含み得、第１のメイン導体１１２に類似する組成を有し得る。メインカラム１１８は、端子表面１０６に対して垂直に測定される、一例として３０ミクロンから１００ミクロンの高さを有し得る。導電性カラム１１４は種々の断面形状を有し得る。導電性カラム１１４のいくつかの例は、円形断面形状又は丸みのある角を備える正方形断面形状を有し得る。導電性カラム１１４のその他の例が、楕円又は矩形断面形状を有し得る。導電性カラム１１４のためのその他の断面形状は本例の範囲内である。メインカラム１１８は、一例として、端子表面１０６に対して平行に測定される、２５ミクロンから５０ミクロンの幅を有し得、同じく端子表面１０６に対して平行に測定される、２５ミクロンから３００ミクロンの長さを有し得る。
マイクロ電子デバイス１００はさらに、導電性カラム１１４上に配置される第２の横方向導体１２０を含む。第２の横方向導体１２０及び第１の横方向導体１０８は、導電性カラム１１４の反対の端部に位置する。第２の横方向導体１２０のいくつかが、端子表面と平行の面において、それらが配置される対応する導電性カラム１１４を越えて横方向に延在する。この例では、第２の横方向導体１２０は、導電性カラム１１４上の第２の導体シード層１２２、及び第２の導体シード層１２２上の第２のメイン導体１２４である。第２のメイン導体１２４は、第２の横方向導体１２０の横方向境界まで横方向に延在する。第２のメイン導体１２４は、一直線に延在し得、或いは、一つ又は複数の横方向の屈折を有し得る。第２の導体シード層１２２は、導電性カラム１１４上に、チタン、クロム又はニッケルなどの金属を含む接着層と、この接着層上に銅のめっき層とを含み得る。第２の導体シード層１２２は、一例として、１０ナノメートルから１ミクロンの厚さを有し得る。第２のメイン導体１２４は、めっきした銅を、任意選択で金、銀、又はニッケルなどのその他の金属と共に含み得、第１のメイン導体１１２に類似する組成を有し得る。第２のメイン導体１２４は、一例として、３ミクロンから３０ミクロンの厚さを有し得る。第２の横方向導体１２０は、第１の横方向導体１０８とは反対側に位置するダイ取り付け表面１２６を有する。
第１の横方向導体１０８、導電性カラム１１４、及び第２の横方向導体１２０の第１のセット１２８が、マイクロ電子デバイス１００のバンプボンド１３０を提供する。ダイ取り付け材料１３２が、バンプボンド１３０のダイ取り付け表面１２６上に配置される。ダイ取り付け材料１３２は、例えば、はんだペースト、又は溶融はんだ槽を用いて形成されるはんだ層の形態の、はんだを含み得る。代替として、ダイ取り付け材料１３２は、金属微粒子を備えるエポキシなど、導電性接着剤を含み得る。ダイ取り付け材料１３２のためのその他の組成もこの例の範囲内である。バンプボンド１３０の一つ又は複数は、ダイ取り付け材料１３２のためのエリアを画定するために、ダイ取り付け表面１２６上に絶縁層１３４を含み得る。絶縁層１３４は、ポリイミド又はポリエステルなどのポリマー絶縁材料を含み得、或いは、セラミック又はガラスフリットなどの無機絶縁材料を含み得る。
図１は、外部リード１３６に取り付けられるマイクロ電子デバイス１００を示す。外部リード１３６は、マイクロ電子デバイス１００を含むパッケージの一部であり得、又は、マイクロ電子デバイス１００が搭載されるキャリア又は回路基板の一部であり得る。外部リード１３６は、ダイ取り付け材料１３２を介してバンプボンド１３０に電気的に結合される。バンプボンド１３０において第１の横方向導体１０８及び第２の横方向導体１２０を有することにより、ダイ１０２上に端子１０４の所望の配置を有すること及び外部リード１３６の所望の配置に端子１０４を接続することが可能となり得る。図１に図示しないが、エポキシなどの封入材料が、第１の横方向導体１０８を覆い、導電性カラム１１４を囲んだ状態で、端子表面１０６上に配置され得る。
第１の横方向導体１０８、導電性カラム１１４、及び第２の横方向導体１２０の第２のセット１３８が、インダクタ１４０を提供するために直列に電気的に構成される。インダクタ１４０は、図１に示すように線形構成を有し得、この線形構成において、インダクタ１４０の第１の横方向導体１０８、導電性カラム１１４、及び第２の横方向導体１２０は線形アレイ状に配される。代替として、インダクタ１４０は、環状構成又はその他の構成を有し得る。インダクタ１４０は、第１の横方向導体１０８、導電性カラム１１４、及び第２の横方向導体１２０における低電気抵抗に起因して、望ましく高い、一般にＱ値と呼ばれる品質係数を有し得る。銅を含む３ミクロンから３０ミクロンの厚さの第１の横方向導体１０８を有することで、１００メガヘルツ（ＭＨｚ）の周波数で１より大きいＱ値が提供され得る。これは、ダイ１０２において一層薄い再配線層（ＲＤＬ）又は相互接続を用いて達成することが困難なものであり得る。インダクタ１４０の低電気抵抗によって、一層薄いＲＤＬ層を備えて形成されるインダクタの信頼性を低下させ得る、電力回路及び信号回路における使用が可能となり得る。インダクタ１４０は、Ｑ値をさらに改善するために、第１の横方向導体１０８又は第２の横方向導体１２０と並列の、付加的な導電性素子を含み得る。例えば、ダイ１０２の相互接続が、第２のセット１３８における第１の横方向導体１０８と並列に電気的に結合され得る。外部リード１３６の実例が、第２のセット１３８における第２の横方向導体１２０と並列に電気的に結合され得る。インダクタ１４０の一つ又は複数のノードが、図１に示すように、端子１０４の一つ又は複数に接し得る。インダクタ１４０の一つ又は複数のノードは、パッケージの外部リードへの電気接続のため、ダイ取り付け表面１２６まで延在し得る。インダクタ１４０は変圧器の一部であり得る。
図２Ａ～図２Ｌは、例示の形成方法の或る段階において示される、ダイと、このダイ上にバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。図２Ａを参照すると、マイクロ電子デバイス２００は、ディスクリート半導体デバイス、集積回路、ＭＥＭＳデバイス、又はその他のそのようなマイクロ電子ダイとして実装され得るダイ２０２を含む。ダイ２０２は、付加的なダイを含む半導体ウエハの一部であり得る。ダイ２０２は、ダイ２０２の端子表面２０６まで延在する端子２０４を有する。端子２０４は、例えば、主としてアルミニウム又は銅から形成され得、製造の間、端子２０４を保護するため、またそれゆえ、端子２０４に低電気接続を提供するために、端子表面２０６に形成されるＵＢＭ層を有し得る。ＵＢＭ層は、例えば、スパッタプロセス又は無電解めっきプロセスによって形成され得る。ダイ２０２は、端子２０４間に端子表面２０６まで延在するＰＯ層を有し得る。ＰＯ層は、図１のＰＯ層に関して説明した電気絶縁材料のうちの任意のものを含み得、例えば、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセス又はフォトリソグラフィプロセスによって形成され得る。
第１の導体シード層２１０が、端子２０４に接して、端子表面２０６上に形成される。第１の導体シード層２１０は、端子表面２０６上に形成される、端子２０４に接する接着層と、この接着層上にめっき層とを含み得る。接着層は、端子２０４に対して、及び、端子２０４の近接する端子表面２０６におけるＰＯ層などのダイ２０２の材料に対して所望の接着を有する一つ又は複数の金属を含み得る。例えば、接着層は、チタン、チタンタングステン、クロム、又はニッケルを含み得、一つ又は複数のスパッタプロセスによって形成され得る。めっき層は、主として銅を含み得、スパッタプロセスによって形成され得る。
第１の導体めっきマスク２４２が、図２Ｂに示す、後に形成される第１の横方向導体２０８のためのエリアにおける第１の導体シード層２１０を露出させて、第１の導体シード層２１０の上に形成される。この例の一つのバージョンにおいて、第１の導体めっきマスク２４２は、フォトレジスト又はその他の感光性ポリマーを含み得、フォトリソグラフィプロセスによって形成され得る。別のバージョンにおいて、第１の導体めっきマスク２４２は、ポリマー材料を含み得、材料噴出プロセスなど、アディティブプロセスによって形成され得る。更なるバージョンにおいて、第１の導体めっきマスク２４２は、ポリイミド、ポリエステル、又はポリメチルメタクリレート（ＰＭＭＡ）など、熱的に浸食可能な材料を含み得、レーザーアブレーションプロセスによって形成され得る。第１の導体めっきマスク２４２のためのその他の材料及び第１の導体めっきマスク２４２を形成するための方法もこの例の範囲内にある。
図２Ｂを参照すると、第１のメイン導体２１２は、第１の導体めっきマスク２４２によって露出された箇所の第１の導体シード層２１０上に形成される。第１のメイン導体２１２は、図１の第１のメイン導体１１２に関して説明した組成を有し得る。第１のメイン導体２１２は、銅電気めっきプロセスによって、又は任意選択で銅無電解めっき工程によって形成され得る。第１の導体シード層２１０及び第１のメイン導体２１２は、マイクロ電子デバイス２００の第１の横方向導体２０８を提供する。
図２Ｃを参照すると、カラムシード層２１６が、第１の横方向導体２０８上であり、第１の導体めっきマスク２４２の上に形成される。カラムシード層２１６は、第１の横方向導体２０８上であり、第１の導体めっきマスク２４２の上に形成される、第１の横方向導体２０８に接する接着層と、この接着層上にめっき層とを含み得る。接着層は、第１の横方向導体２０８における金属に対して及び第１の導体めっきマスク２４２の材料に対して所望の接着を有する一つ又は複数の金属を含み得る。例えば、接着層は、チタン、クロム、又はニッケルを含み得、一つ又は複数のスパッタプロセスによって形成され得る。めっき層は、主として銅を含み得、スパッタプロセスによって形成され得る。
図２Ｄを参照すると、カラムめっきマスク２４４が、図２Ｅに示す、後に形成される導電性カラム２１４のためのエリアにおけるカラムシード層２１６を露出させて、カラムシード層２１６の上に形成される。カラムめっきマスク２４４は、第１の導体めっきマスク２４２に関して説明した方法の任意のものによって形成され得る。カラムめっきマスク２４４のためのその他の材料及びカラムめっきマスク２４４を形成するための方法もこの例の範囲内にある。
図２Ｅを参照すると、メインカラム２１８が、カラムめっきマスク２４４によって露出された箇所のカラムシード層２１６上に形成される。メインカラム２１８は、図１のメインカラム１１８に関して説明した組成を有し得る。メインカラム２１８は、銅電気めっきプロセスによって、又は任意選択で銅無電解めっき工程によって形成され得る。カラムシード層２１６及びメインカラム２１８は、マイクロ電子デバイス２００の導電性カラム２１４を提供する。
図２Ｆを参照すると、第２の導体シード層２２２が、導電性カラム２１４上及びカラムめっきマスク２４４の上に形成される。第２の導体シード層２２２は、導電性カラム２１４上であり、カラムめっきマスク２４４の上に形成される、導電性カラム２１４に接する接着層と、この接着層上のめっき層とを含み得る。接着層は、導電性カラム２１４における金属に対して及びカラムめっきマスク２４４の材料に対して所望の接着を有する一つ又は複数の金属を含み得る。例えば、接着層は、カラムシード層２１６の接着層に関して説明した金属のうちの任意のものを含み得、一つ又は複数のスパッタプロセスによって形成され得る。めっき層は、主として銅を含み得、スパッタプロセスによって形成され得る。
第２の導体めっきマスク２４６が、図２Ｇに示す、後に形成される第２の横方向導体２２０のためのエリアにおける第２の導体シード層２２２を露出させて、第２の導体シード層２２２の上に形成される。第２の導体めっきマスク２４６は、第１の導体めっきマスク２４２に関して説明した方法の任意のものによって形成され得る。第２の導体めっきマスク２４６のためのその他の材料及び第２の導体めっきマスク２４６を形成するための方法もこの例の範囲内にある。
図２Ｇを参照すると、第２のメイン導体２２４は、第２の導体めっきマスク２４６によって露出された箇所の第２の導体シード層２２２上に形成される。第２のメイン導体２２４は、図１の第２のメイン導体１２４に関して説明した組成を有し得る。第２のメイン導体２２４は、銅電気めっきプロセスによって、又は任意選択で銅無電解めっき工程によって形成され得る。第２の導体シード層２２２及び第２のメイン導体２２４は、マイクロ電子デバイス２００の第２の横方向導体２２０を提供する。
図２Ｈを参照すると、図２Ｇの第２の導体めっきマスク２４６が、適所に第２の横方向導体２２０を残して、除去されている。第２の導体めっきマスク２４６は、アッシャープロセス又はオゾンプロセスなど、酸素ラジカルを用いたドライプロセスによって除去され得る。代替として、第２の導体めっきマスク２４６は、Ｎ－メチル－２－ピロリジン（ＮＭＰ）又はジメチルスルホキシド（ＤＭＳＯ）などの溶剤を用いたウェットプロセスによって除去され得る。第２の導体めっきマスク２４６を除去するためのレジスト除去化学薬品の独自配合物が、幾つかの供給業者から市販されている。
図２Ｉを参照すると、第２のメイン導体２２４によって露出された箇所の第２の導体シード層２２２が、第２のメイン導体２２４の下の適所に第２の導体シード層２２２を残して、除去されている。第２の導体シード層２２２は、酸浴槽を用いたウェットエッチングプロセスによって除去され得る。第２の導体シード層２２２の除去の間、第２のメイン導体２２４のわずかな部分が除去され得る。
図２Ｊを参照すると、図２Ｉのカラムめっきマスク２４４が、適所にメインカラム２１８を残して、除去されている。カラムめっきマスク２４４は、図２Ｇの第２の導体めっきマスク２４６を除去するために用いられるプロセスに類似するプロセスによって除去され得る。カラムめっきマスク２４４を除去するためのその他の方法もこの例の範囲内にある。
メインカラム２１８によって露出された箇所のカラムシード層２１６は除去される。カラムシード層２１６は、第２の導体シード層２２２を除去するために用いられるプロセスに類似するプロセスによって除去され得る。カラムシード層２１６を除去するためのその他の方法もこの例の範囲内にある。カラムシード層２１６の除去の結果、図２Ｊに示すように、メインカラム２１８によって露出された箇所の第２のメイン導体２２４上の第２の導体シード層２２２が除去され得る。
その後、第１の導体めっきマスク２４２が、適所に第１のメイン導体２１２を残して、除去される。第１の導体めっきマスク２４２は、第２の導体めっきマスク２４６を除去するために用いられるプロセスに類似するプロセスによって除去され得る。第１の導体めっきマスク２４２を除去するためのその他の方法もこの例の範囲内にある。
第１のメイン導体２１２によって露出された箇所の第１の導体シード層２１０が、第１のメイン導体２１２と端子表面２０６との間の適所に第１の導体シード層２１０を残して、除去される。第１の導体シード層２１０は、第２の導体シード層２２２を除去するために用いられるプロセスに類似するプロセスによって除去され得る。第１の導体シード層２１０を除去するためのその他の方法もこの例の範囲内にある。
第２の横方向導体２２０は、第１の横方向導体２０８とは反対側に位置するダイ取り付け表面２２６を有する。第１の横方向導体２０８、導電性カラム２１４、及び第２の横方向導体２２０の第１のセット２２８が、マイクロ電子デバイス２００のバンプボンド２３０を提供する。第１の横方向導体２０８、導電性カラム２１４、及び第２の横方向導体２２０の第２のセット２３８が、インダクタ２４０を提供するために直列に電気的に構成される。第１のセット２２８及び第２のセット２３８の第１の横方向導体２０８、導電性カラム２１４、及び第２の横方向導体２２０を同時に形成することが、バンプボンド２３０とは別個にインダクタ２４０を形成することと比較して、製造コスト及び複雑性を低減させ得る。
図２Ｋを参照すると、封入材料２４８が、第１の横方向導体２０８及び導電性カラム２１４を囲み、第２の横方向導体２２０まで延在して、ダイ２０２上に形成され得る。封入材料２４８は、エポキシを含み得、一例として射出成形又はプレス成形によって形成され得る。封入材料２４８は、フェライト粒子、又は、鉄、ニッケル、もしくはコバルトを含む強磁性体粒子など、磁性粒子２５０を含み得る。磁性粒子２５０は、封入材料２４８の、１より大きい平均比透磁率を提供し得（真空の比透磁率は１である）、それにより、インダクタ２４０のインダクタンスを増大させる。
図２Ｌを参照すると、絶縁層２３４が、後に配置されるダイ取り付け材料２３２のためのエリアを画定するため、及び、第２のセット２３８における第２のメイン導体２２４を絶縁するために、第２のメイン導体２２４上に形成され得る。絶縁層２３４は、図１の絶縁層１３４に関して説明した材料のうちの任意のものを含み得る。絶縁層２３４は、幾つかの方法の任意のものによって形成され得る。この例の一つのバージョンにおいて、絶縁層２３４は、ポリイミドなどの感光性ポリマー材料でマイクロ電子デバイス２００をスピンコーティングし、感光性ポリマー材料を、パターン化した紫外線（ＵＶ）光に露出し、その後、感光性ポリマー材料を成長させることによって形成され得る。別のバージョンにおいて、絶縁層２３４は、スクリーン印刷プロセスによって形成され得る。更なるバージョンにおいて、絶縁層２３４は、材料押出プロセスなど、アディティブプロセスによって形成され得る。絶縁層２３４を形成するためのその他の方法もこの例の範囲内にある。
ダイ取り付け材料２３２は、バンプボンド２３０のダイ取り付け表面２２６上に形成される。ダイ取り付け材料２３２は、スクリーン印刷プロセス又は材料押出プロセスによって形成される、はんだペーストの形態のはんだを含み得る。ダイ取り付け材料２３２は、溶融はんだ槽を用いて形成される、はんだ層の形態のはんだを含み得る。ダイ取り付け材料２３２は、スクリーン印刷プロセス又は材料押出プロセスによって形成される導電性接着剤を含み得る。ダイ取り付け材料２３２のためのその他の組成及び形成のための方法もこの例の範囲内にある。絶縁層２３４は、ダイ取り付け材料２３２のためのエリアを画定するために用いられ得る。
マイクロ電子デバイス２００は、バンプボンド２３０を、ダイ取り付け材料２３２を介して外部リード２３６に電気的に結合することによって、外部リード２３６に取り付けられる。外部リード２３６は、リードフレーム又はチップキャリアなど、マイクロ電子デバイス２００を含むパッケージの一部であり得る。代替として、外部リード２３６は、印刷回路基板（ＰＣＢ）など、マイクロ電子デバイス２００が搭載される回路基板の一部であり得る。ダイ取り付け材料２３２がはんだを含むこの例のバージョンにおいて、マイクロ電子デバイス２００は、はんだリフロープロセスによって外部リード２３６に取り付けられ得る。ダイ取り付け材料２３２が接着剤を含むこの例のバージョンにおいて、マイクロ電子デバイス２００は、接着剤硬化プロセスによって外部リード２３６に取り付けられ得る。第１の横方向導体２０８、導電性カラム２１４、及び第２の横方向導体２２０から形成されるインダクタ２４０は、著しく劣化することなく、マイクロ電子デバイス２００を外部リード２３６に取り付けるプロセスに耐えるために充分に堅牢であり得る。
図３Ａから図３Ｆは、別の例示の形成の方法の或る段階において示される、ダイと、このダイ上のバンプボンド及びインダクタとを有するマイクロ電子デバイスの断面図である。図３Ａを参照すると、マイクロ電子デバイス３００は、ディスクリート半導体デバイス、集積回路、ＭＥＭＳデバイス、又はその他のそのようなマイクロ電子ダイとして実装され得るダイ３０２を含む。ダイ３０２は、ダイ３０２の端子表面３０６まで延在する導電性材料の端子３０４を有する。
この例では、端子３０４は、インダクタ３４０のためのエリアにおける下側巻き線の長さに及ぶ、一つ又は複数の伸長された端子３０４ａを含み得る。また、ダイ３０２の一つ又は複数の相互接続３５２が、下側巻き線の長さに及び得、伸長された端子３０４ａにダイ３０２のビア３５４によって電気的に結合され得る。相互接続３５２及びビア３５４は、ダイ３０２の相互接続ネットワークの一部であり得る。
第１の導体シード層３１０が、端子３０４に接して、ダイ３０２上に形成される。第１の導体シード層３１０は、図２Ａの第１の導体シード層２１０に関して説明したような層構造及び組成を有し得、第１の導体シード層２１０に関して説明したように形成され得る。
第１の導体めっきマスク３４２が、第１の横方向導体３０８のためのエリアを露出させて、第１の導体シード層３１０の上に形成される。第１の導体めっきマスク３４２は、図２Ａの第１の導体めっきマスク２４２に関して説明したような組成を有し得、第１の導体めっきマスク２４２に関して説明したように形成され得る。
第１のメイン導体３１２が、第１の導体めっきマスク３４２によって露出される箇所の第１の導体シード層３１０上に、第１の銅めっき槽３５６を用いて形成される。第１の銅めっき槽３５６は、電気めっきプロセスにおいて、又は無電解めっきプロセスにおいて実装され得る。この例では、第１のメイン導体３１２が形成された後、第１の導体めっきマスク３４２は適所に残される。第１のメイン導体３１２と端子表面３０６との間に在る第１の導体シード層３１０の一部分が、第１のメイン導体３１２と組み合わされて、マイクロ電子デバイス３００の第１の横方向導体３０８を提供する。
図３Ｂを参照すると、カラムめっきマスク３４４が、第１の横方向導体３０８上の導電性カラム３１４のためのエリアを露出させて、第１の導体めっきマスク３４２及び第１の横方向導体３０８の上に形成される。カラムめっきマスク３４４は、図２Ｄのカラムめっきマスク２４４のために説明したような組成を有し得、カラムめっきマスク２４４のために説明した方法の任意のものによって形成され得る。
第２の導体シード層３５８が、カラムめっきマスク３４４によって露出される箇所の第１の横方向導体３０８と接して、カラムめっきマスク３４４の上に形成される。第２の導体シード層３５８は、図２Ｃのカラムシード層２１６又は図２Ｆの第２の導体シード層２２２に関して説明したような層構造及び組成を有し得、カラムシード層２１６又は第１の導体シード層２１０に関して説明したように形成され得る。
第２の導体めっきマスク３４６が、第２の横方向導体３２０のためのエリアを露出させて、第２の導体シード層３５８の上に形成される。第２の導体めっきマスク３４６は、図２Ｆの第２の導体めっきマスク２４６のために説明したような組成を有し得、第２の導体めっきマスク２４６のために説明した方法の任意のものによって形成され得る。
第２のメイン導体３６０が、第２の導体めっきマスク３４６によって露出される箇所の第２の導体シード層３５８上に、第２の銅めっき槽３６２を用いて形成される。第２の銅めっき槽３６２は、電気めっきプロセスにおいて又は無電解めっきプロセスにおいて実装され得、図３Ａの第１の銅めっき槽３５６の機器及びめっき液を用いて実装され得る。カラムめっきマスク３４４によって横方向に囲まれる第２の導体シード層３５８の一部分が、カラムめっきマスク３４４によって横方向に囲まれる第２のメイン導体３６０の一部分と組み合わされて、マイクロ電子デバイス３００の導電性カラム３１４を提供する。第２の導体めっきマスク３４６によって横方向に囲まれる第２の導体シード層３５８の一部分が、第２の導体めっきマスク３４６によって横方向に囲まれる第２のメイン導体３６０の一部分と組み合わされて、マイクロ電子デバイス３００の第２の横方向導体３２０を提供する。一つのめっき槽を用いて形成された第２のメイン導体３６０の一部分から導電性カラム３１４及び第２の横方向導体３２０を提供することで、別個のめっき槽を用いて導電性カラム３１４及び第２の横方向導体３２０を形成することと比較して、製造コスト及び複雑性が低減され得る。
図３Ｃを参照すると、第２の横方向導体３２０は、第１の横方向導体３０８とは反対側に位置するダイ取り付け表面３２６を有する。任意選択で、障壁層３６４が、ダイ取り付け表面３２６を覆って第２の横方向導体３２０上に形成され得る。障壁層３６４は、銅－スズ金属間化合物の形成を抑制するために、銅及びスズの拡散を低減させる一つ又は複数の金属を含み得る。障壁層３６４は、例えば、ニッケル、コバルト、又はモリブデンを含み得る。障壁層３６４は、銀－スズはんだなどの、スズを含むはんだが第２の横方向導体３２０上に配置されるとき、特に有利であり得る。障壁層３６４は、逆パルス電気めっきプロセスなど、電気めっきプロセスによって形成され得る。こうした電気めっきプロセスによって、直流（ＤＣ）めっきを用いて達成することが困難な、障壁層３６４における金属の所望の比率が可能となり得る。
その後、第２の導体めっきマスク３４６が除去される。第２の導体めっきマスク３４６は、図２Ｈに関して第２の導体めっきマスク２４６を除去するために説明した方法の任意のものによって除去され得る。
第２の導体めっきマスク３４６の除去によって露出された箇所の第２の導体シード層３５８が除去される。第２の導体シード層３５８は、図２Ｉに関して第２の導体シード層２２２を除去するために説明した方法の任意のものによって除去され得る。
カラムめっきマスク３４４が除去される。カラムめっきマスク３４４は、図２Ｊに関してカラムめっきマスク２４４を除去するために説明した方法の任意のものによって除去され得る。
カラムめっきマスク３４４の除去によって露出された箇所の第１の導体シード層３１０が除去される。第１の導体シード層３１０は、図２Ｊに関して第１の導体シード層２１０を除去するために説明した方法の任意のものによって除去され得る。第１の導体シード層３１０の除去の結果、カラムめっきマスク３４４の除去によって露出される第２の導体シード層３５８の一部分が除去され得る。
図３Ｄを参照すると、第１の横方向導体３０８、導電性カラム３１４、及び第２の横方向導体３２０の第１のセット３２８が、マイクロ電子デバイス３００のバンプボンド３３０を提供する。第１の横方向導体３０８、導電性カラム３１４、及び第２の横方向導体３２０の第２のセット３３８が、インダクタ３４０を提供するために直列に電気的に構成される。伸長された端子３０４ａ及び相互接続３５２は、インダクタ３４０の第１の横方向導体３０８と並列に電気的に結合され、インダクタ３４０の電気抵抗を低減し、それゆえ、インダクタ３４０のＱ値を増大させる。
ダイ取り付け材料３３２が、ダイ取り付け表面３２６の上に、存在する場合は障壁層３６４上に、形成される。ダイ取り付け材料３３２は、図２Ｌのダイ取り付け材料２３２のために説明した組成のうちの任意のものを有し得る。ダイ取り付け材料３３２は、ダイ取り付け材料２３２に関して説明した方法の任意のものによって形成され得る。
１より大きい比透磁率を有する磁性材料３６６が、インダクタ３４０の導電性カラム３１４間に形成され得、これが、インダクタ３４０のインダクタンスを増大させ得る。磁性材料３６６は、エポキシなどのポリマー結合剤において、例えば、フェライト粒子、又は、鉄、ニッケル、もしくはコバルトを含む強磁性体粒子を含み得る。磁性材料３６６は、図３Ｄに示すような材料押出プロセス３６８など、アディティブプロセスを用いてインダクタ３４０内に形成され得る。
図３Ｅを参照すると、マイクロ電子デバイス３００は、バンプボンド３３０及びインダクタ３４０を、ダイ取り付け材料３３２を介して外部リード３３６に電気的に結合することによって、外部リード３３６に取り付けられる。外部リード３３６は、マイクロ電子デバイス３００を含むパッケージの一部であり得、又は、マイクロ電子デバイス３００が搭載される回路基板の一部であり得る。マイクロ電子デバイス３００は、図２Ｌに関して説明したような外部リード３３６に取り付けられ得る。この例では、インダクタ３４０に電気的に結合される外部リード３３６は、インダクタ３４０の電気抵抗をさらに低減させ得、それゆえ、インダクタ３４０のＱ値を増大させ得る。第１の横方向導体３０８、導電性カラム３１４、及び第２の横方向導体３２０から形成されるインダクタ３４０及びバンプボンド３３０は、インダクタ３４０及びバンプボンド３３０が封入材料によって機械的に支持されない場合でも、機械的完全性を損なうことなく、マイクロ電子デバイス３００を外部リード３３６に取り付けるプロセスに耐えるために充分に堅牢であり得る。
図３Ｆを参照すると、アンダーフィル材料と呼ばれることがある封入材料３４８が、第１の横方向導体３０８、導電性カラム３１４、第２の横方向導体３２０、及びダイ取り付け材料３３２を囲み、外部リード３３６まで延在して、ダイ３０２上に形成され得る。封入材料３４８は、エポキシを含み得、射出成形によって形成され得る。封入材料３４８は、第１の横方向導体３０８、導電性カラム３１４、及び第２の横方向導体３２０のための機械的支持を提供し得る。
図４は、ダイと、このダイ上のインダクタとを有する例示のマイクロ電子デバイスの上面図である。マイクロ電子デバイス４００はダイ４０２を含み、ダイ４０２は端子表面４０６を有する。マイクロ電子デバイス４００は、端子表面４０６上に第１の横方向導体４０８、導電性カラム４１４、及び第２の横方向導体４２０を含む。第１の横方向導体４０８、導電性カラム４１４、及び第２の横方向導体４２０の、図４に図示しない第１のセットが、マイクロ電子デバイス４００の、図４に図示しないバンプボンドを提供する。第１の横方向導体４０８、導電性カラム４１４、及び第２の横方向導体４２０の第２のセット４３８が、インダクタ４４０を提供するために直列に電気的に構成される。この例では、インダクタ４４０は環状構成を有しており、インダクタ４４０の第１の横方向導体４０８、導電性カラム４１４、及び第２の横方向導体４２０が閉ループアレイ上に配されるようにする。１より大きい比透磁率を有する磁性材料４６６が、インダクタ４４０において、第１の横方向導体４０８の上であり第２の横方向導体４２０の下に位置し得る。環状構成は、端子表面４０６上のコンパクトな空間におけるインダクタ４４０に対して所望のインダクタンスを提供し得る。インダクタ４４０の一つ又は複数のノードが、ダイ４０２における構成要素、又は図４に図示しない外部リードに電気的に結合され得る。
図５は、ダイと、このダイ上に二つのインダクタを含む変圧器とを有する、別の例示のマイクロ電子デバイスの上面図である。マイクロ電子デバイス５００はダイ５０２を含み、ダイ５０２は端子表面５０６を有する。マイクロ電子デバイス５００は、端子表面５０６上に第１の横方向導体５０８、導電性カラム５１４、及び第２の横方向導体５２０を含む。第１の横方向導体５０８、導電性カラム５１４、及び第２の横方向導体５２０の、図５に図示しない第１のセットが、マイクロ電子デバイス５００の、図５に図示しないバンプボンドを提供する。第１の横方向導体５０８、導電性カラム５１４、及び第２の横方向導体５２０の一つ目の第２のセット５３８ａが、第１のインダクタ５４０ａを提供するために直列に電気的に構成される。第１の横方向導体５０８、導電性カラム５１４、及び第２の横方向導体５２０の二つ目の第２のセット５３８ｂが、第２のインダクタ５４０ｂを提供するために直列に電気的に構成される。１より大きい比透磁率を有する磁性材料５６６が、第１のインダクタ５４０ａ及び第２のインダクタ５４０ｂにおいて、第１の横方向導体５０８の上であり第２の横方向導体５２０の下に位置する。この例では、第１のインダクタ５４０ａは線形構成を有しており、第１の横方向導体５０８、導電性カラム５１４、及び第２の横方向導体５２０が、磁性材料５６６の周りの円筒の表面上に配されるようにする。同様に、第２のインダクタ５４０ｂは、磁性材料５６６の周りに線形構成を有する。第１のインダクタ５４０ａ及び第２のインダクタ５４０ｂは、変圧器５７０の素子である。図５は、磁性材料５６６の周りに同数の巻き線を備える第１のインダクタ５４０ａ及び第２のインダクタ５４０ｂを示すが、異なる数の巻き線を有する変圧器５７０のその他の構成がこの例の範囲内にある。変圧器５７０によって、ダイ５０２における空間を消費することなく、第１のインダクタ５４０ａ及び第２のインダクタ５４０ｂ間の信号又は電力の送信が可能となり得る。
図６は、ダイと、このダイ上に二つのインダクタを含む変圧器とを有する、別の例示のマイクロ電子デバイスの上面図である。マイクロ電子デバイス６００はダイ６０２を含み、ダイ６０２は端子表面６０６を有する。マイクロ電子デバイス６００は、端子表面６０６上に第１の横方向導体６０８、導電性カラム６１４、及び第２の横方向導体６２０を含む。第１の横方向導体６０８、導電性カラム６１４、及び第２の横方向導体６２０の、図６に図示しない第１のセットが、マイクロ電子デバイス６００の、図６に図示しないバンプボンドを提供する。第１の横方向導体６０８、導電性カラム６１４、及び第２の横方向導体６２０の一つ目の第２のセット６３８ａが、第１のインダクタ６４０ａを提供するために直列に電気的に構成される。第１の横方向導体６０８、導電性カラム６１４、及び第２の横方向導体６２０の二つ目の第２のセット６３８ｂが、第２のインダクタ６４０ｂを提供するために直列に電気的に構成される。この例では、第１のインダクタ６４０ａ及び第２のインダクタ６４０ｂは線形構成を有し、変圧器６７０を形成するために相互に組み合わされている（interdigitated）。変圧器６７０の相互に組み合わされた構成によって、第１のインダクタ６４０ａ又は第２のインダクタ６４０ｂに磁性材料を配置することなく、第１のインダクタ６４０ａ及び第２のインダクタ６４０ｂ間の信号又は電力の送信が可能となり得る。
本願で説明される例の種々の特徴は、例示のマイクロ電子デバイスのその他の具現化において組み合わされ得る。例えば、図１のマイクロ電子デバイス１００は、図２Ａ～図２Ｌの方法に関して説明した工程によって、図３Ａ～図３Ｆの方法に関して説明した工程によって、又は別の方法によって形成されてもよい。本願で説明されるマイクロ電子デバイスは、２０１８年７月９日に出願された特許出願、出願第１６／０３０，３７１、代理人整理番号ＴＩ－７８６６１を有する、本発明の譲受人に譲渡された特許出願において説明された方法など、任意の方法を用いて形成され得る。上記出願は参照により本願に組み込まれるが、本記載に対する従来技術であることを認めるものではない。図１のバンプボンド１３０は図３Ｃの障壁層３６４を有し得る。図１のマイクロ電子デバイス１００は、図２Ｋに関して説明したような、磁性粒子２５０を備える封入材料２４８を含み得、又は、図３Ｄに関して説明したような磁性材料３６６を含み得る。
本記載の種々の実施形態を上述してきたが、それらは、単に一例として提示したものであり、限定ではない。本記載の精神又は範囲から逸脱することなく、説明された実施形態に対する多数の変更が、本願の記載において成され得る。このように、本記載の広さ及び範囲は上述の実施形態の如何なるものによっても限定されるべきでない。むしろ、本記載の範囲は、以下の特許請求の範囲及びその均等物において規定されるべきである。

Claims (20)

  1. マイクロ電子デバイスであって、
    ダイであって、前記ダイの端子表面まで延在する端子を有する前記ダイ、
    前記端子表面に沿って延在する第１の横方向導体であって、前記第１の横方向導体の少なくとも一部が前記端子の少なくとも一部に電気的に結合される、前記第１の横方向導体、
    前記端子表面から離れて垂直に延在する、前記第１の横方向導体上の導電性カラム、及び、
    前記第１の横方向導体とは反対側に位置し、前記端子表面と平行の面において横方向に延在する、前記導電性カラム上の第２の横方向導体、
    を含み、
    前記第１の横方向導体、前記導電性カラム、及び前記第２の横方向導体の第１のセットが、前記マイクロ電子デバイスのバンプボンドを提供し、
    前記第１の横方向導体、前記導電性カラム、及び前記第２の横方向導体の第２のセットが、前記マイクロ電子デバイスのインダクタを形成するために直列に電気的に結合される、
    マイクロ電子デバイス。
  2. 請求項１に記載のマイクロ電子デバイスであって、前記第１の横方向導体が銅を含む、マイクロ電子デバイス。
  3. 請求項２に記載のマイクロ電子デバイスであって、前記第１の横方向導体の各々が、前記端子表面上に第１の導体シード層を含み、前記第１の導体シード層が、チタン、タングステン、クロム、及びニッケルから成るグループから選択される少なくとも一つの金属を含む、マイクロ電子デバイス。
  4. 請求項１に記載のマイクロ電子デバイスであって、前記第１の横方向導体が３ミクロンから３０ミクロンの厚さを有する、マイクロ電子デバイス。
  5. 請求項１に記載のマイクロ電子デバイスであって、前記導電性カラムが銅を含み、前記導電性カラムが、前記端子表面に対して平行に測定した場合に２５ミクロンから５０ミクロンの幅を有し、同じく前記端子表面に対して平行に測定した場合に２５ミクロンから３００ミクロンの長さを有し、前記端子表面に対して垂直に測定した場合に３０ミクロンから１００ミクロンの高さを有する、マイクロ電子デバイス。
  6. 請求項１に記載のマイクロ電子デバイスであって、前記導電性カラムの各々が、前記第１の横方向導体上にカラムシード層を含み、前記カラムシード層が、チタン、クロム、及びニッケルから成るグループから選択される少なくとも一つの金属を含む、マイクロ電子デバイス。
  7. 請求項１に記載のマイクロ電子デバイスであって、
    前記第２の横方向導体が銅を含み、
    前記第２の横方向導体の各々が前記導電性カラム上に第２の導体シード層を含み、前記第２の導体シード層が、チタン、クロム、及びニッケルから成るグループから選択される少なくとも一つの金属を含む、
    マイクロ電子デバイス。
  8. 請求項１に記載のマイクロ電子デバイスであって、前記第２の横方向導体が３ミクロンから３０ミクロンの厚さを有する、マイクロ電子デバイス。
  9. 請求項１に記載のマイクロ電子デバイスであって、前記第２の横方向導体の少なくとも一部上にダイ取り付け材料を含み、前記ダイ取り付け材料が、はんだ及び接着剤から成るグループから選択される、マイクロ電子デバイス。
  10. 請求項１に記載のマイクロ電子デバイスであって、前記インダクタに位置する磁性材料を含み、前記磁性材料が１より大きい平均比透磁率を有し、ここで、真空の比透磁率が１である、マイクロ電子デバイス。
  11. 請求項１０に記載のマイクロ電子デバイスであって、前記磁性材料が、前記ダイ上に位置する磁性粒子を備える封入材料を含む、マイクロ電子デバイス。
  12. 請求項１０に記載のマイクロ電子デバイスであって、前記インダクタが線形構成を有し、前記線形構成において、前記インダクタの前記第１の横方向導体、前記導電性カラム、及び前記第２の横方向導体が線形アレイ状に配される、マイクロ電子デバイス。
  13. 請求項１０に記載のマイクロ電子デバイスであって、前記インダクタが環状構成を有し、前記環状構成において、前記インダクタの前記第１の横方向導体、前記導電性カラム、及び前記第２の横方向導体が閉ループアレイ状に配される、マイクロ電子デバイス。
  14. マイクロ電子デバイスを形成する方法であって、
    ダイであって、前記ダイの端子表面まで延在する端子を有する前記ダイを得ること、
    前記端子表面に沿って延在する第１の横方向導体を、前記第１の横方向導体の少なくとも一部が前記端子の少なくとも一部に接するように形成すること、
    前記第１の横方向導体上に導電性カラムを、前記端子表面から離れて垂直に延在するように形成すること、及び、
    前記導電性カラム上に、前記第１の横方向導体とは反対側に位置する第２の横方向導体を、前記端子表面と平行の面において横方向に延在するように形成すること、
    を含み、
    前記第１の横方向導体、前記導電性カラム、及び前記第２の横方向導体の第１のセットが、前記マイクロ電子デバイスのバンプボンドを提供し、
    前記第１の横方向導体、前記導電性カラム、及び前記第２の横方向導体の第２のセットが、前記マイクロ電子デバイスのインダクタを形成するために直列に電気的に結合される、
    方法。
  15. 請求項１４に記載の方法であって、前記第１の横方向導体を形成することが、
    前記端子表面上に第１の導体シード層を、前記第１の導体シード層が前記端子に接するように形成すること、
    前記第１の導体シード層の上に第１の導体めっきマスクを、前記第１の導体めっきマスクが、前記第１の横方向導体のためのエリアにおける前記第１の導体シード層を露出させるように形成すること、
    前記第１の導体めっきマスクによって露出された箇所の前記第１の導体シード層上に、めっきプロセスを用いて第１のメイン導体を形成すること、
    前記第１の導体めっきマスクを除去すること、及び、
    前記第１のメイン導体と、前記第１のメイン導体及び前記端子表面間の前記第１の導体シード層とが、前記第１の横方向導体を提供するように、前記第１のメイン導体によって露出された箇所の前記第１の導体シード層を除去すること、
    を含み、
    前記第１の導体シード層が、チタン、タングステン、クロム、及びニッケルから成るグループから選択される少なくとも一つの金属を含む、
    方法。
  16. 請求項１４に記載の方法であって、前記導電性カラムを形成することが、
    前記第１の横方向導体に接するカラムシード層を形成すること、
    前記カラムシード層の上にカラムめっきマスクを、前記カラムめっきマスクが、前記導電性カラムのためのエリアにおける前記カラムシード層を露出させるように形成すること、
    前記カラムめっきマスクによって露出された箇所の前記カラムシード層上に、めっきプロセスを用いてメインカラムを形成すること、
    前記カラムめっきマスクを除去すること、及び、
    前記メインカラムと、前記メインカラム及び前記第１の横方向導体間の前記カラムシード層とが、前記導電性カラムを提供するように、前記メインカラムによって露出された箇所の前記カラムシード層を除去すること、
    を含み、
    前記カラムシード層が、チタン、クロム、及びニッケルから成るグループから選択される少なくとも一つの金属を含む、
    方法。
  17. 請求項１４に記載の方法であって、前記第２の横方向導体を形成することが、
    前記導電性カラムに接する第２の導体シード層を形成すること、
    前記第２の導体シード層の上に第２の導体めっきマスクを、前記第２の導体めっきマスクが前記第２の横方向導体のためのエリアにおける前記第２の導体シード層を露出させるように形成すること、
    前記第２の導体めっきマスクによって露出された箇所の前記第２の導体シード層上に、めっきプロセスを用いて第２のメイン導体を形成すること、
    前記第２の導体めっきマスクを除去すること、及び、
    前記第２のメイン導体と、前記第２のメイン導体及び前記導電性カラム間の前記第２の導体シード層とが、前記第２の横方向導体を提供するように、前記第２のメイン導体によって露出された箇所の前記第２の導体シード層を除去すること、
    を含み、
    前記第２の導体シード層が、チタン、タングステン、クロム、及びニッケルから成るグループから選択される少なくとも一つの金属を含む、
    方法。
  18. 請求項１４に記載の方法であって、前記導電性カラムを形成すること及び前記第２の横方向導体を形成することが、
    前記第１の横方向導体の上にカラムめっきマスクを、前記カラムめっきマスクが前記導電性カラムのためのエリアにおける前記第１の横方向導体を露出するように形成すること、
    前記カラムめっきマスク上に第２の導体シード層を、前記第２の導体シード層が、前記カラムめっきマスクによって露出された箇所の前記第１の横方向導体に接するように形成すること、
    前記第２の導体シード層の上に第２の導体めっきマスクを、前記第２の導体めっきマスクが前記第２の横方向導体のためのエリアにおける前記第２の導体シード層を露出させるように形成すること、
    前記第２の導体めっきマスクによって露出された箇所の前記第２の導体シード層上に、めっきプロセスを用いて第２のメイン導体を形成することであって、そのため、
    前記カラムめっきマスクによって横方向に囲まれた前記第２の導体シード層の一部が、前記カラムめっきマスクによって横方向に囲まれた前記第２のメイン導体の一部と組み合わされて、前記導電性カラムを提供し、
    前記第２の導体めっきマスクによって横方向に囲まれた前記第２の導体シード層の一部が、前記第２の導体めっきマスクによって横方向に囲まれた前記第２のメイン導体の一部と組み合わされて、前記第２の横方向導体を提供するようにする、前記第２のメイン導体を形成すること、
    前記第２の導体めっきマスクを除去すること、
    前記第２のメイン導体によって露出された箇所の前記第２の導体シード層を除去すること、及び、
    前記カラムめっきマスクを除去すること、
    を含む、方法。
  19. 請求項１４に記載の方法であって、前記インダクタにおいて磁性材料を形成することを含み、前記磁性材料が１より大きい平均比透磁率を有し、ここで、真空の比透磁率が１である、方法。
  20. 請求項１４に記載の方法であって、
    前記第２の横方向導体の少なくとも一部上にダイ取り付け材料を形成すること、及び、
    前記バンプボンドを、前記ダイ取り付け材料を介して外部リードに電気的に結合すること、
    を含み、
    前記ダイ取り付け材料が、はんだ及び接着剤から成るグループから選択される、
    方法。

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