JP2002289436A - インダクタンス素子 - Google Patents

Abstract

(57)【要約】 【課題】 ＧＨｚ帯の非常に高い周波数領域で動作する
無線通信端末に対応可能であり、高いＱ値やＬ値といっ
た良好な電気的特性を有し、外部回路に対する磁気的影
響も少ないインダクタンス素子を提供する。 【解決手段】 上部配線層１００に形成された第１の導
電体１〜９と、下部配線層３００に形成された第２の導
電体１１〜１８とを、中間層２００に形成された第３の
導電体（コンタクト部）２１〜３６を挟んでコイル状に
接続することにより、それ自身で閉磁路を構成し、漏れ
磁束の発生を抑制して大きなインダクタンス（Ｌ）値を
実現するとともに、外部回路との磁気的な干渉を低減で
きるようにする。また、漏れ磁束が半導体の積層基板に
かかることによって発生する渦電流損も低減し、極めて
高い品質係数（Ｑ）値を実現できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインダクタンス素子
に関し、特に、半導体チップ上に集積可能なインダクタ
ンス素子に用いて好適なものである。

【０００２】

【従来の技術】近年、ラジオ受信機、携帯電話機、コー
ドレス電話機、テレビジョン受像機、カーナビゲーショ
ンシステム、通信機能を備えたゲーム機などの無線通信
端末の部品開発が盛んに行われている。特に、端末の小
型・軽量化等のために、ＲＦ（高周波）アナログ回路を
１チップに集積する試みが成されている。ＲＦアナログ
回路を１チップに集積するためには、抵抗やキャパシ
タ、インダクタなどの受動部品もチップ内に作り込む必
要がある。

【０００３】受動部品の中でも特に作り込みが難しいの
が、位相雑音などのＳ／Ｎ、入出力特性の線形性、消費
電力などの性能指標を表す品質係数（Ｑ）値やインダク
タンス（Ｌ）値の高いインダクタである。ＲＦアナログ
回路では、ＬＮＡ（Low Noise Amplifier）、ＩＦ（Int
ermediate Frequency）アンプ、パワーアンプなどの各
種アンプや、ＶＣＯ（電圧制御発振器）などが用いられ
る。これらの各種アンプやＶＣＯなどは、Ｑ値やＬ値の
高いインダクタを必要とする。そのため、Ｑ値やＬ値の
高いインダクタを作り込むことがＲＦアナログ回路の１
チップ化に欠かせない大きな課題となっている。

【０００４】

【発明が解決しようとする課題】一般に、インダクタ
は、巻線型、積層型、平面型の３つに大別される。巻線
型は、磁性材料で構成された磁芯に導電線を巻き付ける
ことによってインダクタを形成するものである。巻線型
によれば、磁芯の形状や大きさ、導電線の材料や長さ、
断面積、巻数などを適当に選ぶことにより、Ｑ値やＬ値
の高いインダクタを比較的容易に形成することが可能で
ある。しかしながら、導電線を磁芯に巻き付けることが
必要なため、小型化に限界があり、半導体チップ上に集
積すること（表面実装部品化）には不向きである。

【０００５】積層型は、磁芯に当たる磁性体層と、巻線
に当たる導電体層とを交互に重ね合わせて積層していく
ことによって、積層面に対して垂直な方向にコイル状の
インダクタを形成するものである。積層型は、表面実装
技術に適用することが可能であり、半導体チップ上にイ
ンダクタを集積することが比較的容易にできる。

【０００６】しかしながら、この積層型インダクタは、
最も磁束密度の高いコイルの中央部の磁束がそのまま外
部に開放された開磁路構造となっている。そのため、イ
ンダクタの外部に磁束が漏洩してしまい、これが外部の
回路と干渉してノイズを発生させたり、外部の導体にお
いて渦電流損を引き起こしたりして、高いＱ値やＬ値を
得ることができなかった。

【０００７】積層型の構造で高いＱ値やＬ値を得ようと
すれば、導電体層から成るコイルの巻数を多くする必要
がある。しかしながら、巻数を増やそうとすると、積層
数が多くなって小型化の要求に反することになる。ま
た、製造プロセスが増えて煩雑となり、製造コストが高
くなってしまうという問題もある。

【０００８】平面型は、平面的な基板上に葛折れ型ある
いはスパイラル型などの導体パターンを形成することに
よってコイル状のインダクタを形成するものである。こ
の平面型のインダクタも表面実装技術に適用することが
可能であり、半導体チップ上に集積することが比較的容
易にできる。

【０００９】しかしながら、これも積層型と同様に開磁
路構造となっているため、インダクタの外部に磁束が漏
洩してしまう。そのため、漏れ磁束が外部の回路と干渉
してノイズを発生させたり、外部の導体において渦電流
損を引き起こしたりして、高いＱ値やＬ値を得ることが
できなかった。

【００１０】平面型の構造で高いＱ値やＬ値を得る場合
も、コイルの巻数を多くする必要がある。しかしなが
ら、コイルパターンの導体間ピッチを変えずに巻数を増
やそうとすると、基板上でのインダクタの占有面積がか
なり大きくなってしまう。そのため、半導体チップを小
型化する際の障害となるだけでなく、チップ面積の利用
効率が非常に悪くなり、レイアウト設計上の自由度も大
きく制限されてしまうという問題があった。

【００１１】逆に、インダクタの占有面積を変えずに巻
数を増やすと、隣接する導体間ピッチが狭くなるため、
そこに浮遊容量が発生する。そのため、この浮遊容量と
インダクタンスとにより共振現象が発生し、インダクタ
の周波数特性が悪化してしまうという問題があった。

【００１２】最近では、平面型のインダクタにおいて、
巻線に当たる導体部分を磁性材料で覆うことによって閉
磁路を構成し、これによって漏れ磁束を少なくしてＬ値
を高めるようにした技術が開発されている。また、多層
構造から成る半導体チップのＳｉ基板から最も遠い層
（例えば、６層構造のうちの最上層）を厚くしてそこに
インダクタを集積することによって、漏れ磁束がインダ
クタ集積層外部の導体において引き起こす渦電流損を少
なくし、これによってＱ値を高めるようにした技術も開
発されている。

【００１３】しかしながら、最近の無線通信端末では、
２Ｇ〜５ＧＨｚ、あるいはそれ以上の非常に高い周波数
の信号を扱う。そのため、上述のような技術改良をもっ
てしても、規格レベルを満足する実用的なＱ値やＬ値を
得ることはできない。

【００１４】すなわち、単に導体部分を磁性材料で覆う
ことによって閉磁路を構成するだけでは、十分に大きな
Ｌ値を得ることはできない。また、Ｓi基板から最も遠
い層を厚くしてそこにインダクタを集積する場合、Ｑ値
を実用レベルまで高めるためには、コイルの巻数を多く
してＬ値を大きくとる必要がある。そのため、インダク
タの占有面積が大きくなるか、隣接する導体間ピッチが
狭くなるという問題があり、チップ面積を増大すること
なく高いＱ値を実現することは非常に困難であった。

【００１５】本発明は、このような問題を解決するため
に成されたものであり、ＧＨｚ帯の非常に高い周波数領
域で動作する無線通信端末に対応可能であり、高いＱ値
やＬ値といった良好な電気的特性を有し、外部回路に対
する磁気的影響も少なく、かつ、半導体チップへの高集
積化および小型化に適したインダクタンス素子を提供す
ることを目的とする。

【００１６】

【課題を解決するための手段】本発明のインダクタンス
素子は、上層に形成された第１の導電体と、下層に形成
された第２の導電体とを、上記上層と上記下層との間の
中間層に形成された第３の導電体を挟んでコイル状に接
続することによって閉磁路を構成したことを特徴とす
る。

【００１７】本発明の他の態様では、上部配線層におい
て積層面に対して平行な方向に形成された第１の導電体
と、下部配線層において積層面に対して平行な方向に形
成された第２の導電体と、上記上部配線層と上記下部配
線層との間の中間層において積層面に対して垂直な方向
に形成された第３の導電体とを備え、上記第１〜第３の
導電体をトロイダルコイル状に接続することによって閉
磁路を構成したことを特徴とする。

【００１８】本発明のその他の態様では、上記中間層を
絶縁材料もしくは誘電材料により形成したことを特徴と
する。本発明のその他の態様では、上記中間層において
積層面に対して平行な方向に磁性路を形成したことを特
徴とする。

【００１９】本発明のその他の態様では、上記磁性路
は、上記中間層において堆積された磁性材料により形成
されることを特徴とする。本発明のその他の態様では、
上記磁性路は、上記中間層の表面、裏面もしくはその両
面に塗布された磁性材料により形成されることを特徴と
する。

【００２０】本発明のその他の態様では、上記磁性路は
円、楕円もしくはこれらのリング形状であることを特徴
とする。本発明のその他の態様では、上記磁性路は多角
形もしくはそのリング形状であることを特徴とする。

【００２１】本発明のその他の態様では、上記第１の導
電体および上記第２の導電体の形状は、直線状の短冊形
であることを特徴とする。本発明のその他の態様では、
上記第１の導電体および上記第２の導電体の形状は、略
台形もしくは略扇形であることを特徴とする。本発明の
その他の態様では、上記第１の導電体および上記第２の
導電体の形状は、少なくとも一方がかぎ形であることを
特徴とする。

【００２２】本発明のその他の態様では、上記第１の導
電体および上記第２の導電体の形状、大きさ、配置の少
なくとも１つに関して、上記第１の導電体および上記第
２の導電体の積層面に対して垂直な方向に互いに対向す
る面積が所定値より大きくなるように上記第１の導電体
および上記第２の導電体を形成したことを特徴とする。
本発明のその他の態様では、上記第１の導電体と上記第
２の導電体とを上記第３の導電体を挟んで接続するコン
タクト部を、上記第１の導電体と上記第２の導電体との
接続点にそれぞれ２個以上形成したことを特徴とする。

【００２３】本発明のその他の態様では、上記第１の導
電体、上記第２の導電体および上記第３の導電体から成
る上記閉磁路を、多層構造から成る半導体装置の最上層
以外の層を用いて構成したことを特徴とする。

【００２４】本発明のその他の態様では、多層構造の半
導体装置に形成されたインダクタンス素子であって、上
記多層構造のうちの第１の層において積層面に対して平
行な方向に形成された第１の導電体と、上記第１の層に
隣接しない第２の層において積層面に対して平行な方向
に形成された第２の導電体と、上記第１の層と上記第２
の層との間にある１もしくは複数の層において積層面に
対して垂直な方向に形成された第３の導電体とを備え、
上記第１〜第３の導電体をコイル状に接続することによ
って閉磁路を構成したことを特徴とする。

【００２５】本発明のその他の態様では、多層構造の半
導体装置に形成されたインダクタンス素子であって、上
層に形成された第１の導電体と、下層に形成された第２
の導電体とを、上記上層と上記下層との間の中間層に形
成された第３の導電体を挟んでコイル状に接続すること
によって閉磁路を構成し、上記半導体装置の複数の層を
用いて上記閉磁路を複数構成したことを特徴とする。

【００２６】本発明のその他の態様では、上層において
積層面に対して平行な方向に形成された複数組の第１の
導電体と、下層において積層面に対して平行な方向に形
成された複数組の第２の導電体と、上記上層と上記下層
との間の中間層において積層面に対して垂直な方向に形
成された複数組の第３の導電体とを備え、上記複数組の
第１〜第３の導電体をそれぞれの組毎にコイル状に接続
することによって、複数の閉磁路を同心状に構成したこ
とを特徴とする。

【００２７】上記のように構成した本発明によれば、上
層の導体と下層の導体とが中間層の導体を挟んでコイル
状に接続されることにより、コイル状の導体によって発
生する磁束はそれ自体で閉磁路となり、漏れ磁束の発生
を抑制することが可能となる。しかも、発生する磁束の
方向は積層面に対して平行な方向であるから、漏れ磁束
が半導体の積層基板を貫くことによって発生する渦電流
による損失も低減することが可能となる。

【００２８】また、本発明の他の特徴によれば、中間層
に形成された磁性路によって、コイル状の導体によって
発生する磁束の結合が強められ、コイル外部への磁束の
漏れを更に抑制することが可能となる。

【００２９】また、本発明のその他の特徴によれば、第
１の導電体および第２の導電体をそれらの互いに対向す
る面積が所定値より大きくなるように形成することによ
って、コンタクト部の面積を大きくとることが可能とな
り、Ｑ値を下げる要因となるコンタクト抵抗を極力小さ
く抑えることが可能となる。

【００３０】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態を図面に基づいて説明する。図１は第
１の実施形態に係るインダクタンス素子の各層の構成例
を示す図、図２はインダクタンス素子のコイル状態を示
す上面図、図３はインダクタンス素子のある軸を通る断
面図、図４および図５はインダクタンス素子の製造方法
を示す図である。

【００３１】本実施形態のインダクタンス素子は、図１
（ａ）に示す上部配線層１００、図１（ｂ）に示す中間
層２００、図１（ｃ）に示す下部配線層３００を積層し
た構造を有する。

【００３２】上部配線層１００には、本発明の第１の導
電体に相当する複数の導体パターン１〜９が形成されて
いる。このうち、２つの導体パターン１，２は、図示し
ない端子電極に接続するための引き出し導体パターンを
構成する。また、残りの導体パターン３〜９は、トロイ
ダル（環状ソレノイド）コイルを形成するためのコイル
導体パターンを構成する。コイル導体パターン３〜９
は、直線状の短冊形状をしている。

【００３３】下部配線層３００には、本発明の第２の導
電体に相当する複数の導体パターン１１〜１８が形成さ
れている。これらの導体パターン１１〜１８は、上部配
線層１００に形成された導体パターン１〜９と共にトロ
イダルコイルを形成するためのコイル導体パターンを構
成する。これらのコイル導体パターン１１〜１８も、直
線状の短冊形状をしており、それぞれが上部配線層１０
０のコイル導体パターン３〜９と同じ配線長を有してい
る。

【００３４】中間層２００には、本発明の第３の導電体
に相当する複数のコンタクト部２１〜３６が形成されて
いる。これらのコンタクト部２１〜３６は、例えば、ス
ルーホールおよびその中に充填した導電材料により構成
される。なお、図１においては、上部配線層１００およ
び下部配線層３００にもコンタクト部２１〜３６の位置
を示している。

【００３５】本実施形態では、上部配線層１００、中間
層２００および下部配線層３００を下から順番に積層
し、上部配線層１００上の導体パターン１〜９と、下部
配線層３００上の導体パターン１１〜１８とを、中間層
２００のコンタクト部２１〜３６を介して螺旋状に接続
することにより、トロイダル状のコイルを１つの多層基
板内に形成する。

【００３６】すなわち、上部配線層１００の引き出し導
体パターン２は、一端のコンタクト部２１を通じて下部
配線層３００のコイル導体パターン１１に接続され、コ
イル導体パターン１１は、他端のコンタクト部２２を通
じて上部配線層１００のコイル導体パターン３に接続さ
れる。以下同様にして、下部配線層３００のコイル導体
パターン１２〜１８と上部配線層１００のコイル導体パ
ターン４〜９とがコンタクト部２３〜３５を通じて螺旋
状に接続され、更にコンタクト部３６を通じてもう１つ
の引き出し導体パターン１が接続される。これにより１
つのトロイダルコイルが形成される。

【００３７】図２は、トロイダル状に形成されたインダ
クタンス素子を上部配線層１００側から見た様子を示し
ている（点線の導体パターン１１〜１８は下部配線層３
００に形成されていることを示す）。このインダクタン
ス素子は、それ自身で閉じたコア（磁芯）を持つ閉磁路
を構成している。

【００３８】図３は、図２中に示したＡ−Ａ断面の様子
を示している。図３において、上部配線層１００、中間
層２００および下部配線層３００は上述した通りであ
る。また、４００は絶縁膜、５００は半導体基板であ
る。半導体基板５００は、例えばＳi、ＧａＡｓなどの
半導体材料３７から構成される。また、絶縁膜４００
は、ＳiＯ₂、ＮiＯなどの絶縁材料３８から構成され
る。

【００３９】上部配線層１００、中間層２００、下部配
線層３００の導電体１〜９，１１〜１８，２１〜３６以
外の部分も、絶縁膜４００と同じ絶縁材料３８あるいは
これと異なる絶縁材料から構成される。製造プロセスの
簡略化のためには、絶縁膜４００と同じ絶縁材料３８を
用いた方が好ましい。

【００４０】このように、上部配線層１００、中間層２
００、下部配線層３００の導体部以外の部分に絶縁材料
３８を用いることにより、各層の導体部１〜９，１１〜
１８，２１〜３６によって構成される閉磁路のインダク
タンス素子は、いわゆる空芯のトロイダルコイルとな
る。なお、ここでは、空芯を実現するために各層を絶縁
材料３８で構成しているが、誘電材料により構成しても
良い。

【００４１】次に、以上のように構成した本実施形態に
よるインダクタンス素子の製造方法について、図４を参
照しながら説明する。なお、この図４は、下部配線層３
００の製造工程を主に示したものであり、中間層２００
および上部配線層１００も下部配線層３００と同様のプ
ロセスで形成することができるため、中間層２００およ
び上部配線層１００の製造工程については図示を省略し
ている。

【００４２】まず、半導体基板５００の上に、ＣＶＤ
（Chemical Vapor Deposition：化学気相成長法）など
によって、ＳiＯ₂やＮiＯなどの絶縁材料３８から成る
絶縁膜４００を形成する。そして、絶縁膜４００の上
に、例えば蒸着法やメッキ法などによって、下部配線層
３００の導体パターン１１〜１８に用いるＡl（アルミ
ニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｐｄ
（パラジウム）、Ｐｔ（白金）あるいはこれらの合金な
どの導電部材を堆積する（図４（ａ））。

【００４３】次に、下部配線層３００の導体パターン１
１〜１８を形成すべき領域をレジストパターン４１で覆
う（図４（ｂ））。そして、そのレジストパターン４１
をマスクとして下部配線層３００の導体を部分的に除去
した後、当該レジストパターン４１も除去する。これに
より、レジストパターン４１が形成された領域に下部配
線層３００の導体パターン１１〜１８が残る（図４
（ｃ））。

【００４４】その後、メサ状に残された導体パターン１
１〜１８の膜厚よりも厚く絶縁材料３８を堆積する（図
４（ｄ））。そして、全面エッチバックまたはＣＭＰ
（Chemical Mechanical Polishing：化学機械研磨法）
などによって、導体パターン１１〜１８の膜厚よりも厚
く堆積された部分の絶縁材料３８を除去することによ
り、導体パターン１１〜１８以外の領域が絶縁材料３８
で埋められた下部配線層３００を形成する（図４
（ｅ））。

【００４５】次に、このようにして形成された下部配線
層３００の上に、例えば蒸着法やメッキ法などによっ
て、中間層２００のコンタクト部２１〜３６に用いるＡ
l、Ａｕ、Ａｇ、Ｃｕ、Ｐｄ、Ｐｔあるいはこれらの合
金などの導電部材を堆積した後、そして、中間層２００
のコンタクト部２１〜３６を形成すべき領域をレジスト
パターン４２で覆う（図４（ｆ））。そして、そのレジ
ストパターン４２をマスクとして中間層２００の導体を
部分的に除去した後、当該レジストパターン４２も除去
する。これにより、レジストパターン４２が形成された
領域に中間層２００のコンタクト部２１〜３６が残る
（以降図示せず）。

【００４６】その後、メサ状に残されたコンタクト部２
１〜３６の膜厚よりも厚く絶縁材料３８を堆積する。そ
して、全面エッチバックまたはＣＭＰなどにより、コン
タクト部２１〜３６の膜厚よりも厚く堆積された部分の
絶縁材料３８を除去することによって、コンタクト部２
１〜３６以外の領域が絶縁材料３８で埋められた中間層
２００を形成する。

【００４７】なお、この図４では下部配線層３００と中
間層２００とを同様のプロセスを２回繰り返すことによ
って形成しているが、例えば図５のように形成するよう
にしても良い。すなわち、図４（ｃ）のようにメサ状に
残された導体パターン１１〜１８の膜厚よりも厚く絶縁
材料３８を堆積する際に、下部配線層３００と中間層２
００とを足した膜厚分だけ絶縁材料３８を堆積する（図
５（ａ））。これにより、導体パターン１１〜１８以外
の領域が絶縁材料３８で埋められた下部配線層３００を
形成するのと同時に、中間層２００の絶縁材料３８を堆
積する。

【００４８】そして、絶縁材料３８で形成された中間層
２００の上において、コンタクト部２１〜３６を形成す
べき領域以外の部分にレジストパターン（図示せず）を
形成し、そのレジストパターンをマスクとして中間層２
００の絶縁材料３８を部分的に除去した後、当該レジス
トパターンも除去する。これにより、レジストパターン
が形成されていないコンタクト部２１〜３６の領域にス
ルーホール４３を形成する（図５（ｂ））。

【００４９】その後、このスルーホール４３および中間
層２００の上に、Ａl、Ａｕ、Ａｇ、Ｃｕ、Ｐｄ、Ｐｔ
あるいはこれらの合金などから成る導電部材を充填およ
び堆積する（図５（ｃ））。そして、全面エッチバック
またはＣＭＰなどにより、コンタクト部２１〜３６の膜
厚よりも厚く堆積された部分の導電部材を除去すること
によって、導電部材で構成されるコンタクト部２１〜３
６以外の領域が絶縁材料３８で埋められた中間層２００
を形成する（図５（ｄ））。このような工程で下部配線
層３００および中間層２００を形成することにより、製
造プロセスを簡略化することができる。

【００５０】次に、このようにして形成された中間層２
００の上に、例えば蒸着法やメッキ法などによって、上
部配線層１００に用いる導体パターン１〜９のＡl、Ｃ
ｕ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔあるいはこれらの合金など
から成る導電部材を堆積する。そして、上部配線層１０
０の導体パターン１〜９を形成すべき領域をレジストパ
ターンで覆い、そのレジストパターンをマスクとして上
部配線層１００の導体を部分的に除去した後、当該レジ
ストパターンも除去する。これにより、レジストパター
ンが形成された領域に上部配線層１００の導体パターン
１〜９が残る。

【００５１】その後、メサ状に残された導体パターン１
〜９の膜厚よりも厚く絶縁材料３８を堆積する。そし
て、全面エッチバックまたはＣＭＰなどにより、導体パ
ターン１〜９の膜厚よりも厚く堆積された部分の絶縁材
料３８を除去することによって、導体パターン１〜９以
外の領域が絶縁材料３８で埋められた上部配線層１００
を形成する。以上の工程により、図３に示した断面構造
を有するトロイダルコイル状のインダクタンス素子が形
成される。

【００５２】このトロイダルコイルは、それ自身で閉磁
路を構成するので、漏れ磁束の発生は極めて少ない。し
たがって、大きなＬ値を実現することができるととも
に、図示しない外部回路との干渉を少なくして外部回路
への悪影響を低減することができる。しかも、このトロ
イダルコイルによって生じる磁束の方向は、積層面に対
して平行な方向であるから、漏れ磁束が半導体基板５０
０にかかることによる渦電流損が発生することもなく、
極めて高いＱ値を実現することもできる。

【００５３】特に、本実施形態のインダクタンス素子を
ＧＨｚ帯の非常に高い周波数領域で用いる場合は、トロ
イダルコイルのコアを空芯とすることにより、非常に高
いＱ値やＬ値を得ることができる。このとき、コイルの
巻数（導体パターンの形成数）をそれほど多くしなくて
も十分に高いＱ値やＬ値を得ることができる。仮に巻数
を多くする場合でも、積層数を多くしたりコイルの占有
面積を大きくしたりする必要がなく、導体パターンの数
を増やすだけで対応することができる。したがって、本
実施形態のインダクタンス素子は、小型化および半導体
チップへの集積化に非常に適している。

【００５４】また、上部配線層１００の導電パターン３
〜９および下部配線層３００の導電パターン１１〜１８
を共に直線状の短冊形状とすることにより、上部配線層
１００および下部配線層３００の配線パターンをほぼ同
様のものとすることができ、ほぼ均一な巻線を実現する
ことができる。これにより、個々の巻線間からの漏れ磁
束の発生を抑制して、より大きなＬ値を得ることができ
る。

【００５５】なお、上記図２に示したコイルの巻線状態
（導体パターン１〜９，１１〜１８の配置状態など）は
単なる例示であって、これに限定されるものではない。
例えば、図６に示すように、上部配線層１００のコイル
導体パターン３〜９をパターン間の角度がそれぞれ４５
度を成すように放射状に配置し、下部配線層３００のコ
イル導体パターン１１〜１８を導体パターン１〜９の両
端で接続するように配置しても良い。

【００５６】このように構成した場合、上部配線層１０
０の導体パターン３〜９と下部配線層３００の導体パタ
ーン１１〜１８とは相似形とはならず、導体パターン３
〜９と導体パターン１１〜１８の配線長も同じにはなら
ない。その反面、コイル全体の占有面積を図２の場合と
比べて小さくすることができ、更なる小型化には有利で
ある。また、上部配線層１００の導体パターン１〜９と
下部配線層３００の導体パターン１１〜１８とが各積層
面上のほぼ同じ位置に形成されるため、引き出し導体パ
ターン１，２との接続部分においても精度良い巻線状態
を作ることが可能であり、ここからの磁束の漏れを抑制
することができる。

【００５７】また、上部配線層１００および下部配線層
３００に形成する導体パターンの数も、図２および図６
に示した例に限定されるものではない。例えば、図７に
示すように、図２や図６よりも少ない数の導体パターン
によりコイルを形成するようにしても良い。また、図２
や図６よりも多い数の導体パターンによりコイルを形成
するようにしても良い（図示せず）。

【００５８】その他にも、上部配線層１００および下部
配線層３００に形成する導体パターンの配置や数、配線
長、太さ、材料などを変えることによって、様々なタイ
プのコイルを形成することが可能である。その場合、コ
イルの占有面積、Ｌ値、Ｑ値などがそれぞれ異なってく
るので、適用する端末、動作周波数などに応じて適切な
形態を選べばよい。

【００５９】また、上記実施形態では、引き出し導体パ
ターン１，２を上部配線層１００に形成しているが、下
部配線層３００に形成しても良い。また、その位置も図
２に示した位置に限らず、任意の位置に形成することが
可能である。さらに、上記実施形態では引き出し導体パ
ターン１，２を１組のみ設けているが、２組あるいはそ
れ以上設けるようにしても良い。

【００６０】図８は、引き出し導体パターンを２組設け
た場合の構成例を示す図である。図８に示す例におい
て、上部配線層には、２組の引き出し導体パターン（５
１，５２）、（６１，６２）が形成されるとともに、２
組のコイル導体パターン（５３〜５５）、（６３〜６
５）が形成されている。また、下部配線層には、２組の
コイル導体パターン（５６〜５８）、（６６〜６８）が
形成されている。

【００６１】上部配線層の引き出し導体パターン５１
は、一端のコンタクト部を通じて下部配線層のコイル導
体パターン５６に接続され、コイル導体パターン５６
は、他端のコンタクト部を通じて上部配線層のコイル導
体パターン５３に接続される。以下同様にして、下部配
線層のコイル導体パターン５７，５８と上部配線層のコ
イル導体パターン５４，５５とが交互に接続され、更に
引き出し導体パターン５２が接続される。これにより１
つのソレノイドコイルが形成される。

【００６２】一方、上部配線層の引き出し導体パターン
６１は、コイル導体パターン６３に接続される。このコ
イル導体パターン６３は、一端のコンタクト部を通じて
下部配線層のコイル導体パターン６６に接続され、コイ
ル導体パターン６６は、他端のコンタクト部を通じて上
部配線層のコイル導体パターン６４に接続される。以下
同様にして、下部配線層のコイル導体パターン６７，６
８と上部配線層のコイル導体パターン６５とが交互に接
続され、更に引き出し導体パターン６２が接続される。
これによりもう１つのソレノイドコイルが形成される。

【００６３】このように形成された２つのソレノイドコ
イルは、それぞれ同じ巻数、同じ大きさを有しており、
積層面に対して平行な方向に互いに対向している。これ
により、相互インダクタンス値が大きく、しかもＱ値の
高い１：１の空芯トランスを得ることができる。

【００６４】また、上記実施形態では、上部配線層１０
０、中間層２００、下部配線層３００の３層のみを示し
たが、４層以上の半導体チップに適用することも可能で
ある。インダクタンス素子以外の素子や集積回路を多層
装置の１層あるいは複数層に形成することが可能であ
り、積層構造が４層以上になることもある。

【００６５】その場合、他の素子や集積回路が存在しな
い領域において、複数の層を中間層２００としてコンタ
クト部２１〜３６を形成することにより、積層面に対し
て平行な方向にコイル占有面積を大きくすることなくコ
イル自体を大きくすることができ、より大きなＬ値を得
ることができる。また、本実施形態のインダクタンス素
子は漏れ磁束が少なく、磁束の方向も積層面に対して水
平な方向であるので、積層面に対して垂直な方向にイン
ダクタンス素子と他の素子や集積回路とを重ねて配置す
ることも可能であり、小型化に貢献することができる。

【００６６】また、上記実施形態では、図３に示すよう
に、上部配線層１００、中間層２００および下部配線層
３００の３層を用いて１つのトロイダルコイルを構成し
たが、この上に更に３層を形成してもう１つのトロイダ
ルコイルを構成するようにしても良い。この場合、２つ
のトロイダルコイルは、積層面に対して垂直な方向に互
いに対向しており、相互インダクタンス値が大きく、し
かもＱ値の高い空芯トランスを得ることができる。ま
た、２つのトロイダルコイルを接続すれば、より巻数の
多いコイルを得ることができ、Ｑ値やＬ値を更に高める
ことができる。

【００６７】また、図９に示すように、上部配線層１０
０の導体パターン、中間層２００のコンタクト部および
下部配線層３００の導体パターンをそれぞれ２組ずつ形
成し、これら２組の導電体によって２つのトロイダルコ
イルを同心状に構成するようにしても良い。

【００６８】この場合、形成された２つのトロイダルコ
イルは、巻数は同じだが大きさが異なっており、積層面
に対して水平な方向に互いに対向している。これによ
り、相互インダクタンス値が大きく、しかもＱ値の高い
１：ｎの空芯トランスを得ることができる。また、２つ
のトロイダルコイルを接続すれば、より巻数の多いコイ
ルを得ることができ、Ｑ値やＬ値を更に高めることがで
きる。なお、２つのコイルで巻数を異ならせるようにし
ても良い。

【００６９】また、上記実施形態では、図３に示すよう
に、多層構造の最上層から順に上部配線層１００、中間
層２００、下部配線層３００を形成しているため、形成
されたコイルが多層構造の表面に露出している。これに
対し、上部配線層１００の上に更に別の層を積層するこ
とにより、コイルを多層構造の中に埋め込むようにして
も良い。この場合、上部配線層１００の上に積層する別
の層を磁性材料から成る磁性層とすることにより、この
磁性層によって磁束を封止して漏れ磁束をより少なくす
ることができる。さらに、下部配線層３００の下側にも
磁性層を形成すれば、漏れ磁束を更に少なくすることが
できる。

【００７０】また、上述した製造プロセスも単なる例で
あって、これに限定されるものではない。例えば、導体
パターン１〜９が形成された上部配線層１００のシート
と、コンタクト部２１〜３６が形成された中間層２００
のシートと、導体パターン１１〜１８が形成された下部
配線層３００のシートとを個別に生成し、これらを順に
積層することによってトロイダルコイル状のインダクタ
ンス素子を形成するようにしても良い。

【００７１】（第２の実施形態）次に、本発明の第２の
実施形態を図面に基づいて説明する。図１０は第２の実
施形態に係るインダクタンス素子のコイル状態を示す上
面図、図１１はインダクタンス素子のある軸を通る断面
図である。なお、図１０および図１１において、図２お
よび図３に示した構成要素と同一の構成要素には同一の
符号を付している。

【００７２】図１０および図１１に示すように、第２の
実施形態では、中間層２００において、積層面に対して
平行な方向にリング状の磁性路７１を形成している。こ
の磁性路７１は、トロイダルコイルの磁束方向に対する
中心軸を通る位置に形成するのが好ましい。また、磁性
路７１のリング形状は、トロイダルコイルの中心軸に沿
って生じる磁束に合わせて円形とするのが好ましい。こ
の磁性路７１は、例えば以下のようなプロセスによって
形成することが可能である。

【００７３】すなわち、図４あるいは図５の手順に従っ
て中間層２００にコンタクト部２１〜３６を形成した後
に、その中間層２００の上において、磁性路７１を形成
すべき領域以外の部分にレジストパターンを形成し、そ
のレジストパターンをマスクとして中間層２００の絶縁
材料３８を部分的に除去した後、当該レジストパターン
も除去する。これにより、レジストパターンが形成され
ていない磁性路７１の領域にスルーホールを形成する。

【００７４】その後、このスルーホールおよび中間層２
００の上に、フェライトなどから成る磁性材料を充填お
よび堆積する。そして、全面エッチバックまたはＣＭＰ
などにより、磁性路７１の膜厚よりも厚く堆積された部
分の磁性材料を除去することによって、磁性材料で構成
される磁性路７１および導電部材で構成されるコンタク
ト部２１〜３６以外の領域が絶縁材料３８で埋められた
中間層２００を形成する。

【００７５】なお、ここでは、コンタクト部２１〜３６
を形成した後に磁性路７１を形成する例を説明したが、
形成する順番はこの逆でも良い。

【００７６】磁性材料のフェライトは、Ｃｏ（コバル
ト）、Ｍｎ（マンガン）、Ｃａ（カルシウム）、Ｓi
（シリコン）、Ｂｉ（ビスマス）、Ｖ（バナジウム）、
Ｐｂ（鉛）、Ｃ（炭素）、Ｂ（ホウ素）、Ｐ（リン）、
Ｎｂ（ニオブ）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニ
ウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タン
グステン）、Ｙ（イットリウム）、Ｃｅ（セリウム）、
Ｏ（酸素）、Ｎ（窒素）などのうちの何れか１つもしく
は複数が含有されていても良い。また、フェライトの代
わりに、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｎｉ
（ニッケル）などの強磁性材料を用いても良い。

【００７７】このように、中間層２００に磁性材料を堆
積することによって磁性路７１を形成することにより、
中間層２００内に生じる磁束の結合を強め、コイル外部
への磁束の漏れを少なくすることができる。これによ
り、Ｌ値を高めることができるとともに、漏れ磁束によ
る渦電流損の発生を抑えてＱ値を高めることができる。
中間層２００自体（コンタクト部２１〜３６は除く）を
磁性材料で構成する方法も考えられるが、本実施形態の
ように中間層２００は絶縁材料で構成し、トロイダルコ
イル内に生じる磁束に合わせて磁性路７１を形成するこ
とにより、磁束の結合がより強くなって好ましい。

【００７８】ここでは、磁性路７１のリング形状を円形
としたが、これに限定されるものではない。例えば、楕
円や多角形、好ましくは正多角形、更に好ましくは正八
角形としても良い。要は、上部配線層１００および下部
配線層３００に形成される導体パターン１〜９，１１〜
１８の配置によって、形成されるコイルの形状が決まる
ので、そのコイルの形状に合わせて磁性路７１を形成す
れば良い。また、磁性路７１はリング形状としたが、ト
ロイダルコイルの外周よりも内側の領域において円形、
楕円形、多角形の磁性路を形成するようにしても良い。

【００７９】図１２は、外形が正八角形をしたリング形
状の磁性路７２を中間層２００に形成した場合のインダ
クタンス素子を示す上面図である。半導体の製造プロセ
スにおいて、曲線から成る円形の磁性路７１を形成する
ことは比較的難しい。これに対し、断片が直線のみから
成る正八角形の磁性路７２は、半導体の製造プロセスに
おいて形成することが容易であるというメリットを有す
る。

【００８０】上述の磁性路７１，７２は、中間層２００
の表面、裏面もしくはその両面に磁性材料を塗布するこ
とによって形成するようにしても良い。具体的には、下
部配線層３００の積層が終わった時点で、その下部配線
層３００の表面（中間層２００の裏面に当たる）上で磁
性路７１，７２を形成する領域に磁性材料を塗布する。
また、中間層２００の積層が終わった時点で、その中間
層２００の表面上で磁性路７１，７２を形成する領域に
磁性材料を塗布する。

【００８１】この場合、図１１のように中間層２００に
磁性材料を堆積する場合と比べ、磁性路７１，７２の膜
厚は薄くなるが、磁束の結束を強める磁性路としては十
分なものである。また、磁性材料を単に塗布するだけで
良いので、製造プロセスを簡素化することができる。さ
らに、円形の磁性路７１であっても容易に形成すること
が可能である。

【００８２】なお、ここでは、上記図１０、図１２に示
した形状のインダクタンス素子に磁性路７１，７２を形
成する例について説明したが、図６〜図９に示した形状
のインダクタンス素子に磁性路を形成しても良い。ま
た、多層基板内に複数のインダクタンス素子を形成する
場合に、それぞれのインダクタンス素子ごとに磁性路を
形成するようにしても良い。

【００８３】（第３の実施形態）次に、本発明の第３の
実施形態を図面に基づいて説明する。図１３は、第３の
実施形態に係るインダクタンス素子のコイル状態を示す
上面図である。

【００８４】図１３において、実線で示す上部配線層に
は、本発明の第１の導電体に相当する複数の導体パター
ン８１〜８９が形成されている。このうち、２つの導体
パターン８１，８２は、図示しない端子電極に接続する
ための引き出し導体パターンを構成する。また、残りの
導体パターン８３〜８９は、トロイダルコイルを形成す
るためのコイル導体パターンを構成する。

【００８５】本実施形態において、コイル導体パターン
８３〜８９は台形形状をしている。各コイル導体パター
ン８３〜８９は、台形の上辺（短い辺）が内側を向き、
下辺（長い辺）が外側を向くように形成されている。こ
こで、台形は幾何学的に厳密なものでなくても良い。例
えば、上辺あるいは下辺が曲線となった扇形であっても
良い。

【００８６】点線で示す下部配線層には、本発明の第２
の導電体に相当する複数の導体パターン９１〜９８が形
成されている。これらの導体パターン９１〜９８も、ト
ロイダルコイルを形成するためのコイル導体パターンを
構成する。このコイル導体パターン９１〜９８も台形形
状をしており、台形の上辺（短い辺）が外側を向き、下
辺（長い辺）が内側を向くように形成されている。

【００８７】また、中間層には、本発明の第３の導電体
に相当する複数のコンタクト部１０１〜１１６が形成さ
れている。これらのコンタクト部１０１〜１１６は、例
えば、スルーホールおよびその中に充填した導電材料に
より構成される。本実施形態において、上部配線層のコ
イル導体パターン８３〜８９と下部配線層のコイル導体
パターン９１〜９８との接続点に、コンタクト部を４個
ずつ（導体パターンの両側に２個ずつ）形成している。

【００８８】図１３に示すように、本実施形態において
も、上部配線層、中間層および下部配線層を下から順番
に積層し、上部配線層上の導体パターン８１〜８９と、
下部配線層上の導体パターン９１〜９８とを、中間層の
コンタクト部１０１〜１１６を介して螺旋状に接続する
ことにより、トロイダル状のコイルを１つの多層基板内
に形成する。このように形成されたインダクタンス素子
は、それ自身で閉じたコア（磁芯）を持つ閉磁路を構成
している。

【００８９】このトロイダルコイルは、それ自身で閉磁
路を構成するので、漏れ磁束の発生は極めて少ない。し
かも、本実施形態では、導体パターン８３〜８９，９１
〜９８の形状を略台形もしくは略扇形とすることによ
り、少ない巻数であっても隣接する導体パターン間の間
隔を狭くして磁気的な結合を強くすることができ、漏れ
磁束の発生を更に抑制することができる。したがって、
極めて大きなＬ値を実現することができるとともに、図
示しない外部回路との干渉を少なくして外部回路への悪
影響を低減することができる。

【００９０】また、このトロイダルコイルによって生じ
る磁束の方向は、積層面に対して平行な方向であるか
ら、漏れ磁束が半導体基板にかかることによる渦電流損
が発生することもなく、極めて高いＱ値を実現すること
もできる。

【００９１】特に、本実施形態のインダクタンス素子を
ＧＨｚ帯の非常に高い周波数領域で用いる場合は、トロ
イダルコイルのコアを空芯とすることにより、非常に高
いＱ値やＬ値を得ることができる。このとき、コイルの
巻数（導体パターンの形成数）をそれほど多くしなくて
も十分に高いＱ値やＬ値を得ることができる。仮に巻数
を多くする場合でも、積層数を多くしたりコイルの占有
面積を大きくしたりする必要がなく、導体パターンの数
を増やすだけで対応することができる。したがって、本
実施形態のインダクタンス素子は、小型化および半導体
チップへの集積化に非常に適している。

【００９２】また、本実施形態では、上部配線層の導体
パターン８１〜８９と下部配線層の導体パターン９１〜
９８とを接続するためにコンタクト部１０１〜１１６を
用いているが、このコンタクト部１０１〜１１６には数
Ωのコンタクト抵抗が生じる。そのため、トロイダル状
の閉磁路を構成することによってＱ値を高めることがで
きる一方で、コンタクト抵抗の存在がＱ値を下げる要因
ともなっている。

【００９３】このようなＱ値を下げる要因を除去するた
めに、本実施形態では、より多くのコンタクト部を設け
ている。これにより、コンタクト抵抗を極力小さくする
ことができ、Ｑ値を効率よく高めることができる。な
お、コンタクト部の数を増やすのではなく、コンタクト
部の断面積をできるだけ大きくとることによっても、コ
ンタクト抵抗を小さくしてＱ値を高くすることができ
る。また、コンタクト部の材料として、Ａｕなどの電気
抵抗が少ない材料を用いることも有効な手段である。

【００９４】図１４は、第３の実施形態に係るインダク
タンス素子の他の構成例を示す図である。なお、図１４
において、図１に示した構成要素と同一の構成要素には
同一の符号を付している。 図１４において、上部配線層１００には、本発明の第１
の導電体に相当する複数の導体パターン１〜９が形成さ
れている。

【００９５】下部配線層３００には、本発明の第２の導
電体に相当する複数の導体パターン１２１〜１２８が形
成されている。本実施形態において、下部配線層３００
の導体パターン１２１〜１２８は、かぎ形（Ｌ字形）形
状をしている。下部配線層３００の導体パターン１２１
〜１２８を構成するかぎ形の長辺と、上部配線層１００
の導体パターン３〜９とは、各積層面上の略同じ位置に
形成されている。

【００９６】また、中間層２００には、本発明の第３の
導電体に相当する複数のコンタクト部２１，２２〜３６
（奇数を除く），１３３〜１４５（偶数を除く）が形成
されている。これらのコンタクト部は、例えば、スルー
ホールおよびその中に充填した導電材料により構成され
る。本実施形態においては、上部配線層１００のコイル
導体パターン３〜９と、下部配線層３００のコイル導体
パターン１２２〜１２８との接続点に、コンタクト部を
４個（導体パターンの片側に１個、もう片側に３個）ず
つ形成している。

【００９７】この図１４の例においても、上部配線層１
００、中間層２００および下部配線層３００を下から順
番に積層する。そして、上部配線層１００上の導体パタ
ーン１〜９と、下部配線層３００上の導体パターン１２
１〜１２８とを、中間層のコンタクト部２１，２２〜３
６，１３３〜１４５を介して螺旋状に接続することによ
り、トロイダル状のコイルを１つの多層基板内に形成す
る。

【００９８】この場合、下部配線層３００上の導体パタ
ーン１２１〜１２８に関しては、かぎ形の長辺のみが上
部配線層１００上の導体パターン１〜９と対向し、短辺
に対向する導体パターンは存在しない。そのため、導体
パターン１２１〜１２８の長辺がトロイダルコイルの一
部を形成することになる。このように形成されたトロイ
ダル状のインダクタンス素子は、それ自身で閉じたコア
（磁芯）を持つ閉磁路を構成している。

【００９９】このトロイダルコイルによって生じる磁束
の方向は、積層面に対して平行な方向であるから、漏れ
磁束が半導体基板にかかることによる渦電流損は発生す
ることがない。しかも、本実施形態では、上部配線層１
００のコイル導体パターン３〜９と、下部配線層３００
のコイル導体パターン１２１〜１２８の長辺とを各積層
面のほぼ同位置に配置することにより、コンタクト部の
数を多くとることができる。したがって、コンタクト抵
抗を極力小さくすることができ、Ｑ値を効率よく高める
ことができる。

【０１００】また、図１４のような形状の導体パターン
３〜９，１２１〜１２８によれば、図１３のように台形
形状もしくは扇形形状とした導体パターン８３〜８９，
９１〜９８と比べて互いに対向する部分の面積が小さ
く、線間容量の発生を抑止することができるというメリ
ットも有する。

【０１０１】なお、ここでは上部配線層１００のコイル
導体パターン３〜９と下部配線層３００のコイル導体パ
ターン１２２〜１２８との接続点にコンタクト部を４個
ずつ設けたが、この数は単なる例である。上記４個のコ
ンタクト部を導体パターンの片側に１個、もう片側に３
個設ける配置も単なる例示に過ぎない。また、すべての
導体パターンにおいて必ずしもコンタクト部を４個設け
る必要はない。

【０１０２】また、ここではコンタクト部の数を多くす
ることによってコンタクト抵抗を小さくする例を示した
が、１つのコンタクト部の面積を大きくしたり、Ａｕな
どの電気抵抗の小さい材料を用いることによってコンタ
クト抵抗を小さくするようにしても良い。

【０１０３】図１５は、第３の実施形態に係るインダク
タンス素子の他の構成例を示す図である。なお、図１５
において、図１に示した構成要素と同一の構成要素には
同一の符号を付している。

【０１０４】図１５において、上部配線層１００には、
本発明の第１の導電体に相当する複数の導体パターン１
５１〜１５９が形成されている。このうち、２つの導体
パターン１５１，１５２は、図示しない端子電極に接続
するための引き出し導体パターンを構成する。また、残
りの導体パターン１５３〜１５９は、トロイダルコイル
を形成するためのコイル導体パターンを構成する。本実
施形態において、コイル導体パターン１５３〜１５９
は、かぎ形（逆Ｌ字形）形状をしている。

【０１０５】下部配線層３００には、本発明の第２の導
電体に相当する複数の導体パターン１６１〜１６８が形
成されている。これらの導体パターン１６１〜１６８
は、トロイダルコイルを形成するためのコイル導体パタ
ーンを構成する。本実施形態において、コイル導体パタ
ーン１６２〜１６８は、かぎ形（Ｌ字形）形状をしてい
る。このコイル導体パターン１６２〜１６８のかぎ形の
折れ方向は、上部配線層１００のコイル導体パターン１
５３〜１５９の折れ方向と逆であり、かぎ形の短辺どう
しが各積層面の略同じ位置に形成されている。

【０１０６】また、中間層２００には、本発明の第３の
導電体に相当する複数のコンタクト部２１，２２〜３６
（奇数を除く），１７３〜１８５（偶数を除く）が形成
されている。これらのコンタクト部は、例えば、スルー
ホールおよびその中に充填した導電材料により構成され
る。本実施形態においては、上部配線層１００のコイル
導体パターン１５３〜１５９と、下部配線層３００のコ
イル導体パターン１６２〜１６８との接続点に、コンタ
クト部を４個（導体パターンの片側に１個、もう片側に
３個）ずつ形成している。

【０１０７】この図１５の例においても、上部配線層１
００、中間層２００および下部配線層３００を下から順
番に積層する。そして、上部配線層１００上の導体パタ
ーン１５１〜１５９と、下部配線層３００上の導体パタ
ーン１６１〜１６８とを、中間層のコンタクト部２１，
２２〜３６，１７３〜１８５を介して螺旋状に接続する
ことにより、トロイダル状のコイルを１つの多層基板内
に形成する。このように形成されたトロイダル状のイン
ダクタンス素子は、それ自身で閉じたコア（磁芯）を持
つ閉磁路を構成している。

【０１０８】このトロイダルコイルによって生じる磁束
の方向は、積層面に対して平行な方向であるから、漏れ
磁束が半導体基板にかかることによる渦電流損が発生す
ることはない。しかも、本実施形態では、上部配線層１
００のコイル導体パターン１５３〜１５９の短辺と、下
部配線層３００のコイル導体パターン１６２〜１６８の
短辺とを各積層面のほぼ同位置に配置することにより、
コンタクト部の数を多くとることができる。したがっ
て、コンタクト抵抗を極力小さくすることができ、Ｑ値
を効率よく高めることができる。また、線間容量の発生
を抑止することもできる。

【０１０９】なお、ここでは上部配線層１００のコイル
導体パターン１５３〜１５９と下部配線層３００のコイ
ル導体パターン１６２〜１６８との接続点にコンタクト
部を４個ずつ設けたが、この数は単なる例示である。上
記４個のコンタクト部を導体パターンの片側に１個、も
う片側に３個設ける配置も単なる例示に過ぎない。ま
た、すべての導体パターンにおいて必ずしもコンタクト
部を４個設ける必要はない。

【０１１０】また、ここではコンタクト部の数を多くす
ることによってコンタクト抵抗を小さくする例を示した
が、１つのコンタクト部の面積を大きくしたり、Ａｕな
どの電気抵抗の小さい材料を用いることによってコンタ
クト抵抗を小さくするようにしても良い。

【０１１１】また、ここで示した図１３〜図１５は単な
る例であって、これに限定されるものではない。図１３
〜図１５は何れも図１をベースに導体パターンの形状を
かぎ形に変形したものであるが、図６〜図９などをベー
スに導体パターンの形状をかぎ形に変形するようにして
も良い。また、導体パターンを台形やかぎ形にせず、短
冊形状を太くすることによってコンタクト部の面積を大
きくできるようにしても良い。

【０１１２】要は、上部配線層の導体パターンと下部配
線層の導体パターンの形状、大きさおよび配置の少なく
とも１つに関して、各層の導体パターンの互いに対向す
る部分の面積が所定値より大きくなるようにするもので
あれば、すべて本発明に含まれる。ここで言う所定値
は、例えば、第１および第２の実施形態で説明したコン
タクト部１個分の面積値を言う。好ましくは、本実施形
態のインダクタンス素子が適用される無線通信端末に関
するＱ値やＬ値の規格レベルを満足するのに十分なほど
コンタクト抵抗を小さくできるような面積値である。

【０１１３】また、多層基板内で積層面に対して垂直な
方向に複数のインダクタンス素子を形成する場合に、そ
れぞれのインダクタンス素子を図１３〜図１５のように
形成するようにしても良い。また、図１０〜図１２に示
した第２の実施形態と同様に、図１３〜図１５のような
導体パターンを用いて形成したトロイダルコイルの中間
層２００に磁性路を形成するようにしても良い。また、
第１〜第３の実施形態で説明した内容を任意に組み合わ
せて適用することが可能である。

【０１１４】その他、以上に説明した各実施形態は、何
れも本発明を実施するにあたっての具体化の一例を示し
たものに過ぎず、これらによって本発明の技術的範囲が
限定的に解釈されてはならないものである。すなわち、
本発明はその精神、またはその主要な特徴から逸脱する
ことなく、様々な形で実施することができる。

【０１１５】

【発明の効果】本発明は上述したように、上層の導体と
下層の導体とを中間層の導体を挟んでコイル状に接続し
たので、形成されるコイルそれ自体で閉じたコアを持つ
閉磁路が構成され、漏れ磁束の発生を抑制することが可
能となる。これにより、大きなインダクタンス（Ｌ）値
を実現することができるとともに、外部回路への悪影響
を格段に低減することができる。しかも、発生する磁束
の方向は積層面に対して平行な方向であるので、漏れ磁
束が半導体の積層基板にかかることによって発生する渦
電流損も格段に低減することができ、ＧＨｚ級の超高周
波領域においても極めて高い品質係数（Ｑ）値を実現す
ることができる。

【０１１６】また、本発明の他の特徴によれば、中間層
において積層面に対して平行な方向に磁性路を形成した
ので、形成された磁性路によって、コイル状の導体によ
って発生する磁束の結合を強めることができ、コイル外
部への磁束の漏れを更に抑制することができる。これに
より、Ｌ値を高めることができるとともに、漏れ磁束に
よる渦電流損の発生を抑えてＱ値を高めることができ
る。

【０１１７】また、本発明のその他の特徴によれば、上
層に形成された第１の導電体と下層に形成された第２の
導電体の形状、大きさおよび配置の少なくとも１つに関
し、各層の導電体の互いに対向する部分の面積が所定値
より大きくなるように第１および第２の導電体を形成す
るようにしたので、コンタクト部の数や面積などを大き
くとることができ、コンタクト抵抗を小さく抑えてＱ値
を効率よく高めることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るインダクタンス素子の各
層の構成例を示す図である。

【図２】第１の実施形態に係るインダクタンス素子のコ
イル状態を示す上面図である。

【図３】第１の実施形態に係るインダクタンス素子のあ
る軸を通る断面図である。

【図４】第１の実施形態に係るインダクタンス素子の製
造方法を示す図である。

【図５】第１の実施形態に係るインダクタンス素子の製
造方法を示す図である。

【図６】第１の実施形態に係るインダクタンス素子の他
の構成例を示す上面図である。

【図７】第１の実施形態に係るインダクタンス素子の他
の構成例を示す上面図である。

【図８】第１の実施形態に係るインダクタンス素子の他
の構成例を示す上面図である。

【図９】第１の実施形態に係るインダクタンス素子の他
の構成例を示す上面図である。

【図１０】第２の実施形態に係るインダクタンス素子の
コイル状態を示す上面図である。

【図１１】第２の実施形態に係るインダクタンス素子の
ある軸を通る断面図である。

【図１２】第２の実施形態に係るインダクタンス素子の
他の構成例を示す上面図である。

【図１３】第３の実施形態に係るインダクタンス素子の
コイル状態を示す上面図である。

【図１４】第３の実施形態に係るインダクタンス素子の
他の構成例を示す図である。

【図１５】第３の実施形態に係るインダクタンス素子の
他の構成例を示す図である。

【符号の説明】

１，２ 引き出し導体パターン ３〜９ コイル導体パターン １１〜１８ コイル導体パターン ２１〜３６ コンタクト部 ３８ 絶縁材料 ７１，７２ 磁性路 １００ 上部配線層 ２００ 中間層 ３００ 下部配線層

Claims (17)

【特許請求の範囲】
1. 【請求項１】 上層に形成された第１の導電体と、下層
   に形成された第２の導電体とを、上記上層と上記下層と
   の間の中間層に形成された第３の導電体を挟んでコイル
   状に接続することによって閉磁路を構成したことを特徴
   とするインダクタンス素子。
2. 【請求項２】 上部配線層において積層面に対して平行
   な方向に形成された第１の導電体と、 下部配線層において積層面に対して平行な方向に形成さ
   れた第２の導電体と、 上記上部配線層と上記下部配線層との間の中間層におい
   て積層面に対して垂直な方向に形成された第３の導電体
   とを備え、 上記第１〜第３の導電体をトロイダルコイル状に接続す
   ることによって閉磁路を構成したことを特徴とするイン
   ダクタンス素子。
3. 【請求項３】 上記中間層を絶縁材料もしくは誘電材料
   により形成したことを特徴とする請求項１または２に記
   載のインダクタンス素子。
4. 【請求項４】 上記中間層において積層面に対して平行
   な方向に磁性路を形成したことを特徴とする請求項３に
   記載のインダクタンス素子。
5. 【請求項５】 上記磁性路は、上記中間層において堆積
   された磁性材料により形成されることを特徴とする請求
   項４に記載のインダクタンス素子。
6. 【請求項６】 上記磁性路は、上記中間層の表面、裏面
   もしくはその両面に塗布された磁性材料により形成され
   ることを特徴とする請求項４に記載のインダクタンス素
   子。
7. 【請求項７】 上記磁性路は円、楕円もしくはこれらの
   リング形状であることを特徴とする請求項４〜６の何れ
   か１項に記載のインダクタンス素子。
8. 【請求項８】 上記磁性路は多角形もしくはそのリング
   形状であることを特徴とする請求項４〜６の何れか１項
   に記載のインダクタンス素子。
9. 【請求項９】 上記第１の導電体および上記第２の導電
   体の形状は、直線状の短冊形であることを特徴とする請
   求項１〜８の何れか１項に記載のインダクタンス素子。
10. 【請求項１０】 上記第１の導電体および上記第２の導
    電体の形状は、略台形もしくは略扇形であることを特徴
    とする請求項１〜８の何れか１項に記載のインダクタン
    ス素子。
11. 【請求項１１】 上記第１の導電体および上記第２の導
    電体の形状は、少なくとも一方がかぎ形であることを特
    徴とする請求項１〜８の何れか１項に記載のインダクタ
    ンス素子。
12. 【請求項１２】 上記第１の導電体および上記第２の導
    電体の形状、大きさ、配置の少なくとも１つに関して、
    上記第１の導電体および上記第２の導電体の積層面に対
    して垂直な方向に互いに対向する面積が所定値より大き
    くなるように上記第１の導電体および上記第２の導電体
    を形成したことを特徴とする請求項１〜８の何れか１項
    に記載のインダクタンス素子。
13. 【請求項１３】 上記第１の導電体と上記第２の導電体
    とを上記第３の導電体を挟んで接続するコンタクト部
    を、上記第１の導電体と上記第２の導電体との接続点に
    それぞれ２個以上形成したことを特徴とする請求項１〜
    １２の何れか１項に記載のインダクタンス素子。
14. 【請求項１４】 上記第１の導電体、上記第２の導電体
    および上記第３の導電体から成る上記閉磁路を、多層構
    造から成る半導体装置の最上層以外の層を用いて構成し
    たことを特徴とする請求項１〜１３の何れか１項に記載
    のインダクタンス素子。
15. 【請求項１５】 多層構造の半導体装置に形成されたイ
    ンダクタンス素子であって、 上記多層構造のうちの第１の層において積層面に対して
    平行な方向に形成された第１の導電体と、 上記第１の層に隣接しない第２の層において積層面に対
    して平行な方向に形成された第２の導電体と、 上記第１の層と上記第２の層との間にある１もしくは複
    数の層において積層面に対して垂直な方向に形成された
    第３の導電体とを備え、 上記第１〜第３の導電体をコイル状に接続することによ
    って閉磁路を構成したことを特徴とするインダクタンス
    素子。
16. 【請求項１６】 多層構造の半導体装置に形成されたイ
    ンダクタンス素子であって、 上層に形成された第１の導電体と、下層に形成された第
    ２の導電体とを、上記上層と上記下層との間の中間層に
    形成された第３の導電体を挟んでコイル状に接続するこ
    とによって閉磁路を構成し、 上記半導体装置の複数の層を用いて上記閉磁路を複数構
    成したことを特徴とするインダクタンス素子。
17. 【請求項１７】 上層において積層面に対して平行な方
    向に形成された複数組の第１の導電体と、 下層において積層面に対して平行な方向に形成された複
    数組の第２の導電体と、 上記上層と上記下層との間の中間層において積層面に対
    して垂直な方向に形成された複数組の第３の導電体とを
    備え、 上記複数組の第１〜第３の導電体をそれぞれの組毎にコ
    イル状に接続することによって、複数の閉磁路を同心状
    に構成したことを特徴とするインダクタンス素子。