JP2020043733A - 二次電池保護回路 - Google Patents

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Abstract

【課題】基準電圧の温度特性のばらつきの低減。【解決手段】二次電池の状態を監視し、異常状態の検出時に前記二次電池を保護する二次電池保護回路であって、デプレッション型の第１トランジスタと、前記第１トランジスタに直列に接続されるエンハンスメント型の第２トランジスタとを用いて、基準電圧を生成する基準電圧回路と、前記二次電池の電源電圧を分圧して得られる検出電圧を出力する分圧回路と、前記基準電圧と前記検出電圧とに基づいて、前記異常状態を検出する検出回路と、前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧とに基づいて、前記第１トランジスタと前記第２トランジスタとのサイズ比を調整する第１調整回路と、前記第１調整回路により前記サイズ比が調整された後の前記基準電圧に基づいて、前記検出電圧を所望の電圧に調整する第２調整回路とを備える、二次電池保護回路。【選択図】図８

Description

本発明は、二次電池保護回路に関する。
従来、直列に接続されたデプレッション型のトランジスタとエンハンスメント型のトランジスタとを用いて、一定の基準電圧を生成する基準電圧回路が知られている（例えば、特許文献１参照）。
特開２０１６−１４３２２７号公報
しかしながら、回路の製造ばらつきによって、基準電圧の温度特性にばらつきが生ずる可能性がある。
そこで、本開示は、基準電圧の温度特性のばらつきを低減できる二次電池保護回路を提供する。
本開示は、
二次電池の状態を監視し、異常状態の検出時に前記二次電池を保護する二次電池保護回路であって、
デプレッション型の第１トランジスタと、前記第１トランジスタに直列に接続されるエンハンスメント型の第２トランジスタとを用いて、基準電圧を生成する基準電圧回路と、
前記二次電池の電源電圧を分圧して得られる検出電圧を出力する分圧回路と、
前記基準電圧と前記検出電圧とに基づいて、前記異常状態を検出する検出回路と、
前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧とに基づいて、前記第１トランジスタと前記第２トランジスタとのサイズ比を調整する第１調整回路と、
前記第１調整回路により前記サイズ比が調整された後の前記基準電圧に基づいて、前記検出電圧を所望の電圧に調整する第２調整回路とを備える、二次電池保護回路を提供する。
本開示の技術によれば、基準電圧の温度特性のばらつきを低減できる。
基本的な基準電圧回路の構成例を示す図である。 基準電圧の温度特性の一例を示す概略図である。 過充電検出電圧の温度特性の一例を示す図である。 本実施形態における二次電池保護回路を備える電池パックの構成例を示す図である。 本実施形態における基準電圧回路の第１の構成例を示す図である。 本実施形態における基準電圧回路の第２の構成例を示す図である。 基準電圧の温度特性の調整後の過充電検出電圧の温度特性を例示する図である。 基準電圧の温度特性のばらつきによる過充電検出電圧のばらつきを低減する構成を例示する図である。
以下、本発明の実施形態を図面に従って説明する。まず、回路の製造ばらつきによって生ずる基準電圧の温度特性のばらつきについて説明する。
図１は、基本的な基準電圧回路の構成例を示す図である。図１に示す基準電圧源１０００は、高電源電位部ＶＤＤと低電源電位部ＧＮＤとの間の電源電圧の電圧値の変化に依存せずに、一定の基準電圧ＶＲＥＦを出力可能な基準電圧回路である。基準電圧源１０００は、高電源電位部ＶＤＤと低電源電位部ＧＮＤとの間に直列に接続されるデプレッション型のＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ１０１とエンハンスメント型のＮＭＯＳトランジスタ１０２とを用いて、一定の基準電圧ＶＲＥＦを生成する。以下、単に、デプレッション型のＮＭＯＳトランジスタ１０１をトランジスタ１０１と称し、エンハンスメント型のＮＭＯＳトランジスタ１０２をトランジスタ１０２と称する場合がある。トランジスタ１０１のドレイン電流ＩＤ１は、式１で表され、トランジスタ１０２のドレイン電流ＩＤ２は、式２で表される。
Figure 2020043733
 式１において、μＮＤはトランジスタ１０１における電子の移動度、ＣＯＸはトランジスタ１０１における単位面積当たりのゲート容量、ＷＮＤはトランジスタ１０１のチャネル幅、ＬＮＤはトランジスタ１０１のチャネル長、Ｖｔｈｎｄはトランジスタ１０１の閾値電圧を表す。式２において、μＮＥはトランジスタ１０２における電子の移動度、ＣＯＸはトランジスタ１０２における単位面積当たりのゲート容量、ＷＮＥはトランジスタ１０２のチャネル幅、ＬＮＥはトランジスタ１０２のチャネル長、Ｖｔｈｎｅはトランジスタ１０２の閾値電圧、ＶＧＳはトランジスタ１０２のゲート−ソース間の電圧を表す。
ここで、チャネル長とチャネル幅の比（Ｗ／Ｌ）に関して、
Figure 2020043733
 と定義する。ＷＮＤ／ＬＮＤはデプレッション型のトランジスタの比（Ｗ／Ｌ）、ＷＮＥ／ＬＮＥはエンハンスメント型のトランジスタの比（Ｗ／Ｌ）、Ｘはデプレッション型のトランジスタとエンハンスメント型のトランジスタとのサイズ比を表す。つまり、ＷＮＤ／ＬＮＤはＷＮＥ／ＬＮＥのＸ倍とする。このとき、ＩＤ１とＩＤ２が等しければ、式１〜３に基づいて、トランジスタ１０２のゲート−ソース間の電圧ＶＧＳは、式４で表すことができる。
Figure 2020043733
 トランジスタ１０２のゲート−ソース間の電圧ＶＧＳは、基準電圧ＶＲＥＦに相当するので、基準電圧ＶＲＥＦは、式５で表すことができる。
Figure 2020043733
 式５は、基準電圧源１０００が電源電圧にかかわらず、一定の基準電圧ＶＲＥＦを出力可能であることを示している。
図２は、式５で表される基準電圧ＶＲＥＦの温度特性の一例を示す概略図である。Ｔａは、基準温度（例えば、２５℃）を表す。ΔＶＲＥＦは、基準温度Ｔａにおける基準電圧ＶＲＥＦとの差（基準電圧ＶＲＥＦの変動量）、Δ｜Ｖｔｈｎｄ｜は、基準温度Ｔａにおける閾値電圧｜Ｖｔｈｎｄ｜（つまり、閾値電圧Ｖｔｈｎｄの絶対値）との差（閾値電圧Ｖｔｈｎｄの変動量）、ΔＶｔｈｎｅは、基準温度Ｔａにおける閾値電圧Ｖｔｈｎｅとの差（閾値電圧Ｖｔｈｎｅの変動量）を表す。√Ａは、式５における√（Ｘ×（μＮＤ／μＮＥ））を表す。
閾値電圧Ｖｔｈｎｄ，Ｖｔｈｎｅ及び移動度μＮＥ，μＮＤは、それぞれ、その値が温度に応じて変化する温度依存性を有する。ΔＶｔｈｎｅは、その値が温度の上昇につれて減少する負の温度特性を有し、Δ｜Ｖｔｈｎｄ｜は、その値が温度の上昇につれて増加する正の温度特性を有する。Δ√Ａ・｜Ｖｔｈｎｄ｜の湾曲は、移動度μＮＥ，μＮＤの温度特性によって生じる。
このように、式５の右辺において、第１項中の｜Ｖｔｈｎｄ｜は、正の温度特性を有し、第２項の閾値電圧Ｖｔｈｎｅは、負の温度特性を有する（閾値電圧Ｖｔｈｎｄは、負の温度特性を有する）。したがって、式５における√Ａ（より具体的には、サイズ比Ｘ）を最適な値に設計することによって、基準電圧ＶＲＥＦの温度特性を最も温度依存性の小さな状態に設定できる。
しかしながら、基準電圧源を備える半導体回路を実際に製造すると、素子等の製造ばらつきによってトランジスタの閾値電圧がばらつき、サイズ比Ｘの最適な設計値が半導体回路（製品）ごとに異なってしまう可能性がある。
例えば、図３は、デプレッション型のＮＭＯＳトランジスタ１０１の閾値電圧Ｖｔｈｎｄのばらつきによって生ずる過充電検出電圧の温度特性のばらつきの一例を示す。図３は、二次電池を保護する電池保護回路における過充電検出電圧の温度特性データを示す。過充電検出電圧とは、二次電池の過充電の検出に使用される閾値である。
例えば図４に示される電池保護回路１０において、二次電池７０にそれぞれ接続されるＶＤＤ端子とＶＳＳ端子との間の電源電圧Ｖｄが上昇すると、電源電圧Ｖｄを抵抗２１，２２により分圧して得られる検出電圧ＶＩＮ＋も上昇する。検出電圧ＶＩＮ＋が、基準電圧回路２４によって生成される基準電圧ＶＲＥＦを超えると、検出回路２０におけるコンパレータ２３の出力が反転する。この反転時の電源電圧Ｖｄを、過充電検出電圧とする。つまり、過充電検出電圧は、基準電圧ＶＲＥＦに比例する特性を有し、過充電検出電圧の温度特性は、基準電圧ＶＲＥＦと同様の温度特性を有する。
図３において、「Ｖｔｈ＝Ｔｙｐ．」は、閾値電圧Ｖｔｈｎｄがティピカル値のトランジスタ１０１を基準電圧源１０００に使用して基準電圧ＶＲＥＦを生成した場合のデータを表す。「Ｖｔｈ高」は、閾値電圧Ｖｔｈｎｄがティピカル値に比べて高いトランジスタ１０１を基準電圧源１０００に使用して基準電圧ＶＲＥＦを生成した場合のデータを表す。「Ｖｔｈ低」は、閾値電圧Ｖｔｈｎｄがティピカル値に比べて低いトランジスタ１０１を基準電圧源１０００に使用して基準電圧ＶＲＥＦを生成した場合のデータを表す。
図３によれば、デプレッション型のＮＭＯＳトランジスタ１０１の閾値電圧Ｖｔｈｎｄの製造ばらつきによって、基準電圧ＶＲＥＦの温度特性に個体差ばらつきが生じ、その結果、過充電検出電圧の温度特性に個体差ばらつきが生じることが分かる。
本実施形態における基準電圧回路は、製造ばらつきによる基準電圧ＶＲＥＦの温度特性の個体差ばらつきを低減可能な構成を有するものである。次に、本実施形態の構成について説明する。
図５は、本実施形態における基準電圧回路の第１の構成例を示す図である。基準電圧回路２４Ａは、高電源電位部ＶＤＤと低電源電位部ＧＮＤとの間の電源電圧の電圧値の変化に依存せずに、一定の基準電圧ＶＲＥＦを出力可能な回路である。低電源電位部ＧＮＤは、高電源電位部ＶＤＤよりも電位が低い。
基準電圧回路２４Ａは、デプレッション型の第１トランジスタＤＮと、第１トランジスタＤＮに直列に接続されるエンハンスメント型の第２トランジスタＥＮとを用いて、一定の基準電圧ＶＲＥＦを生成する。第１トランジスタＤＮは、デプレッション型のＮＭＯＳトランジスタであり、第２トランジスタＥＮは、エンハンスメント型のＮＭＯＳトランジスタである。第１トランジスタＤＮと第２トランジスタＥＮとは、高電源電位部ＶＤＤと低電源電位部ＧＮＤとの間に直列に接続されている。第２トランジスタＥＮは、直列に接続される複数のトランジスタを含んでいる。図５には、５つのトランジスタＮ１〜Ｎ５を含む場合が例示されているが、直列に接続されるトランジスタの数は、この場合に限られない。
図５に示す実施形態では、第１トランジスタＤＮは、ドレインが高電源電位部ＶＤＤに接続され、ソースが第２トランジスタＥＮに接続され、ゲートがノード２４ａに接続されている。第１トランジスタＤＮは、ゲートとソースとバックゲートとが互いに接続されている。
第２トランジスタＥＮは、第１トランジスタＤＮに直列に接続されるメイントランジスタと、当該メイントランジスタに直列に接続される複数のサブトランジスタとを含む。基準電圧回路２４Ａは、第１トランジスタＤＮと、第１トランジスタＤＮに直列に接続されるメイントランジスタとを少なくとも用いて、ノード２４ａから出力される一定の基準電圧ＶＲＥＦを生成する。
本実施形態では、第２トランジスタＥＮは、メイントランジスタＮ１と、メイントランジスタＮ１に直列に接続される４つのサブトランジスタＮ２〜Ｎ５とを含む。メイントランジスタＮ１とサブトランジスタＮ２〜Ｎ５のそれぞれのゲートは、ノード２４ａに共通に接続されている。メイントランジスタＮ１とサブトランジスタＮ２〜Ｎ５のそれぞれのバックゲートは、低電源電位部ＧＮＤに共通に接続されている。第２トランジスタＥＮに含まれる複数のトランジスタうち最も高電位側のメイントランジスタＮ１のドレインは、第１トランジスタＤＮのソースに接続されている。第２トランジスタＥＮに含まれる複数のトランジスタのうち最も低電位側のサブトランジスタＮ５のソースは、低電源電位部ＧＮＤに接続されている。
基準電圧回路２４Ａは、複数のサブトランジスタＮ２〜Ｎ５の各々に対して設けられ、対応するサブトランジスタに直列に接続される複数のスイッチ回路Ａ１〜Ａ４を有する。複数のスイッチ回路Ａ１〜Ａ４は、それぞれ、スイッチ素子と、スイッチ素子に直列に接続されるヒューズ素子とを有する。例えば、スイッチ素子は、供給される信号によりオン又はオフとなるＭＯＳトランジスタであり、ヒューズ素子は、半導体回路の外部から照射されるレーザによりカット可能な導体である。
図５の場合、直列に接続されるスイッチ素子Ｓ１とヒューズ素子Ｆ１とを有するスイッチ回路Ａ１が、サブトランジスタＮ２のドレイン−ソース間に並列に接続されている。直列に接続されるスイッチ素子Ｓ２とヒューズ素子Ｆ２とを有するスイッチ回路Ａ２が、サブトランジスタＮ３のドレイン−ソース間に並列に接続されている。直列に接続されるスイッチ素子Ｓ３とヒューズ素子Ｆ３とを有するスイッチ回路Ａ３が、サブトランジスタＮ４のドレイン−ソース間に並列に接続されている。直列に接続されるスイッチ素子Ｓ４とヒューズ素子Ｆ４とを有するスイッチ回路Ａ４が、サブトランジスタＮ５のドレイン−ソース間に並列に接続されている。
つまり、基準電圧回路２４Ａは、第２トランジスタＥＮのチャネル長Ｌをスイッチ素子又はヒューズ素子により調整可能な調整回路２７Ａを備える。調整回路２７Ａは、複数のサブトランジスタＮ２〜Ｎ５のそれぞれに並列に接続されるスイッチ回路のいずれかをスイッチ素子又はヒューズ素子により遮断することによって、第２トランジスタＥＮのチャネル長Ｌを変更する。調整回路２７Ａは、スイッチ回路Ａ１〜Ａ４のうち遮断するスイッチ回路の数を増やすほど、第２トランジスタＥＮのチャネル長Ｌを長くする。
なお、スイッチ素子Ｓ１は、サブトランジスタＮ２に並列に接続されているヒューズ素子Ｆ１のカット前に第２トランジスタＥＮのチャネル長Ｌを変更可能なように設けられている。しかし、ヒューズ素子Ｆ１のカット後では、第２トランジスタＥＮのチャネル長Ｌは、スイッチ素子Ｓ１によっては変更されない。スイッチ素子Ｓ２〜Ｓ４についても同様である。
調整回路２７Ａは、第２トランジスタＥＮのチャネル長Ｌをこのように変更することによって、第１トランジスタＤＮの（Ｗ／Ｌ）と第２トランジスタＥＮの（Ｗ／Ｌ）とのサイズ比Ｘ（上掲の式３参照）を調整する。調整回路２７Ａは、サイズ比Ｘを調整可能な構成を有するので、第１トランジスタＤＮと第２トランジスタＥＮのそれぞれの閾値電圧の製造ばらつきに対して、基準電圧ＶＲＥＦの温度特性の個体差ばらつきを低減可能な最適なサイズ比Ｘを選択できる。
選択するサイズ比Ｘが決まれば、そのサイズ比Ｘになるように、複数のヒューズ素子Ｆ１〜Ｆ４のうち一つ又は複数のヒューズ素子が製品出荷前にレーザカットされる。これにより、製品出荷後も、基準電圧回路２４Ａは、温度特性の個体差ばらつきが低減された基準電圧ＶＲＥＦを生成できる。
図６は、本実施形態における基準電圧回路の第２の構成例を示す図である。基準電圧回路２４Ｂは、高電源電位部ＶＤＤと低電源電位部ＧＮＤとの間の電源電圧の電圧値の変化に依存せずに、一定の基準電圧ＶＲＥＦを出力可能な回路である。低電源電位部ＧＮＤは、高電源電位部ＶＤＤよりも電位が低い。
基準電圧回路２４Ｂは、デプレッション型の第１トランジスタＤＮと、第１トランジスタＤＮに直列に接続されるエンハンスメント型の第２トランジスタＥＮとを用いて、一定の基準電圧ＶＲＥＦを生成する。第１トランジスタＤＮは、デプレッション型のＮＭＯＳトランジスタであり、第２トランジスタＥＮは、エンハンスメント型のＮＭＯＳトランジスタである。第１トランジスタＤＮと第２トランジスタＥＮとは、高電源電位部ＶＤＤと低電源電位部ＧＮＤとの間に直列に接続されている。第２トランジスタＥＮは、並列に接続される複数のトランジスタを含んでいる。図６には、５つのトランジスタＮ１〜Ｎ５を含む場合が例示されているが、並列に接続されるトランジスタの数は、この場合に限られない。
図６に示す実施形態では、第１トランジスタＤＮは、ドレインが高電源電位部ＶＤＤに接続され、ソースが第２トランジスタＥＮに接続され、ゲートがノード２４ｂに接続されている。第１トランジスタＤＮは、ゲートとソースとバックゲートとが互いに接続されている。
第２トランジスタＥＮは、第１トランジスタＤＮに直列に接続されるメイントランジスタと、当該メイントランジスタに並列に接続される複数のサブトランジスタとを含む。基準電圧回路２４Ｂは、第１トランジスタＤＮと、第１トランジスタＤＮに直列に接続されるメイントランジスタとを少なくとも用いて、ノード２４ｂから出力される一定の基準電圧ＶＲＥＦを生成する。
本実施形態では、第２トランジスタＥＮは、メイントランジスタＮ１と、メイントランジスタＮ１に並列に接続される４つのサブトランジスタＮ２〜Ｎ５とを含む。メイントランジスタＮ１とサブトランジスタＮ２〜Ｎ５のそれぞれのゲートは、ノード２４ｂに共通に接続されている。メイントランジスタＮ１とサブトランジスタＮ２〜Ｎ５のそれぞれのバックゲート及びソースは、低電源電位部ＧＮＤに共通に接続されている。メイントランジスタＮ１のドレインは、スイッチ回路を介さずに、第１トランジスタＤＮのソースに接続されている。サブトランジスタＮ２〜Ｎ５のそれぞれのドレインは、それぞれに対応するスイッチ回路を介して、第１トランジスタＤＮのソースに接続されている。
基準電圧回路２４Ｂは、複数のサブトランジスタＮ２〜Ｎ５の各々に対して設けられ、対応するサブトランジスタに直列に接続される複数のスイッチ回路Ａ１〜Ａ４を有する。複数のスイッチ回路Ａ１〜Ａ４は、それぞれ、スイッチ素子と、スイッチ素子に直列に接続されるヒューズ素子とを有する。例えば、スイッチ素子は、供給される信号によりオン又はオフとなるＭＯＳトランジスタであり、ヒューズ素子は、半導体回路の外部から照射されるレーザによりカット可能な導体である。
図６の場合、直列に接続されるスイッチ素子Ｓ１とヒューズ素子Ｆ１とを有するスイッチ回路Ａ１が、サブトランジスタＮ２のドレインと第１トランジスタＤＮのソースとの間に直列に接続されている。直列に接続されるスイッチ素子Ｓ２とヒューズ素子Ｆ２とを有するスイッチ回路Ａ２が、サブトランジスタＮ３のドレインと第１トランジスタＤＮのソースとの間に直列に接続されている。直列に接続されるスイッチ素子Ｓ３とヒューズ素子Ｆ３とを有するスイッチ回路Ａ３が、サブトランジスタＮ４のドレインと第１トランジスタＤＮのソースと間に直列に接続されている。直列に接続されるスイッチ素子Ｓ４とヒューズ素子Ｆ４とを有するスイッチ回路Ａ４が、サブトランジスタＮ５のドレインとトランジスタＤＮのソースとの間に直列に接続されている。
つまり、基準電圧回路２４Ｂは、第２トランジスタＥＮのチャネル幅Ｗをスイッチ素子又はヒューズ素子により調整可能な調整回路２７Ｂを備える。調整回路２７Ｂは、複数のサブトランジスタＮ２〜Ｎ５のそれぞれに直列に接続されるスイッチ回路のいずれかをスイッチ素子又はヒューズ素子により遮断することによって、第２トランジスタＥＮのチャネル幅Ｗを変更する。調整回路２７Ｂは、スイッチ回路Ａ１〜Ａ４のうち遮断するスイッチ回路の数を増やすほど、第２トランジスタＥＮのチャネル幅Ｗを短くする。
なお、スイッチ素子Ｓ１は、サブトランジスタＮ２に直列に接続されているヒューズ素子Ｆ１のカット前に第２トランジスタＥＮのチャネル幅Ｗを変更可能なように設けられている。しかし、ヒューズ素子Ｆ１のカット後では、第２トランジスタＥＮのチャネル幅Ｗは、スイッチ素子Ｓ１によっては変更されない。スイッチ素子Ｓ２〜Ｓ４についても同様である。
調整回路２７Ｂは、第２トランジスタＥＮのチャネル幅Ｗをこのように変更することによって、第１トランジスタＤＮの（Ｗ／Ｌ）と第２トランジスタＥＮの（Ｗ／Ｌ）とのサイズ比Ｘ（上掲の式３参照）を調整する。調整回路２７Ｂは、サイズ比Ｘを調整可能な構成を有するので、第１トランジスタＤＮと第２トランジスタＥＮのそれぞれの閾値電圧の製造ばらつきに対して、基準電圧ＶＲＥＦの温度特性の個体差ばらつきを低減可能な最適なサイズ比Ｘを選択できる。
選択するサイズ比Ｘが決まれば、そのサイズ比Ｘになるように、複数のヒューズ素子Ｆ１〜Ｆ４のうち一つ又は複数のヒューズ素子が製品出荷前にレーザカットされる。これにより、製品出荷後も、基準電圧回路２４Ｂは、温度特性の個体差ばらつきが低減された基準電圧ＶＲＥＦを生成できる。
図７は、基準電圧ＶＲＥＦの温度特性の個体差ばらつきを調整回路２７Ａにより低減した後の過充電検出電圧の温度特性を例示する図である。図６によれば、図３と比較して、過充電検出電圧の温度特性の個体差ばらつきが低減されていることが分かる。
次に、過充電検出電圧を使って二次電池を保護する二次電池保護回路の構成、及びその二次電池保護回路を備える電池パックの構成について説明する。
図４は、本実施形態における二次電池保護回路を備える電池パックの構成例を示す図である。図４に示される電池パック１００は、二次電池７０と、電池保護装置８０とを内蔵して備える。
二次電池７０は、充放電可能な電池の一例である。二次電池７０は、プラス端子５（Ｐ＋端子）とマイナス端子６（Ｐ−端子）に接続される負荷９０に電力を供給する。二次電池７０は、プラス端子５とマイナス端子６に接続される充電器９１によって充電されることが可能である。二次電池７０の具体例として、リチウムイオン電池やリチウムポリマ電池などが挙げられる。電池パック１００は、負荷９０に内蔵されてもよいし、外付けされてもよい。
負荷９０は、電池パック１００の二次電池７０を電源とする負荷の一例である。負荷９０の具体例として、電動工具などの電動機器や、携帯可能な携帯端末装置などの電子機器が挙げられる。電子機器の具体例として、携帯電話、スマートフォン、コンピュータ、ゲーム機、テレビ、カメラなどが挙げられる。負荷９０は、これらの機器に限られない。
電池保護装置８０は、二次電池７０を電源として動作する二次電池保護装置の一例であり、二次電池７０の充放電を制御することによって二次電池７０を過充電や過放電等から保護する。電池保護装置８０は、プラス端子５と、マイナス端子６と、スイッチ回路３と、電池保護回路１０とを備える。
プラス端子５は、負荷９０又は充電器９１の電源端子が接続され得る端子の一例である。マイナス端子６は、負荷９０又は充電器９１のグランドが接続され得る端子の一例である。
二次電池７０の正極とプラス端子５とは、プラス側電流経路９ａによって接続され、二次電池７０の負極とマイナス端子６とは、マイナス側電流経路９ｂによって接続される。プラス側電流経路９ａは、二次電池７０の正極とプラス端子５との間の充放電電流経路の一例であり、マイナス側電流経路９ｂは、二次電池７０の負極とマイナス端子６との間の充放電電流経路の一例である。
スイッチ回路３は、二次電池７０の負極と、負荷９０又は充電器９１のグランドに接続され得るマイナス端子６との間の電流経路９ｂに直列に挿入される。
スイッチ回路３は、例えば、充電制御トランジスタ１と放電制御トランジスタ２とを備える。充電制御トランジスタ１は、二次電池７０の充電経路を遮断する充電経路遮断部の一例であり、放電制御トランジスタ２は、二次電池７０の放電経路を遮断する放電経路遮断部の一例である。図４の場合、充電制御トランジスタ１は、二次電池７０の充電電流が流れる電流経路９ｂを遮断し、放電制御トランジスタ２は、二次電池７０の放電電流が流れる電流経路９ｂを遮断する。トランジスタ１，２は、電流経路９ｂの導通／遮断を切り替えるスイッチング素子であり、電流経路９ｂに直列に挿入されている。トランジスタ１，２は、例えば、Ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
電池保護回路１０は、二次電池保護回路の一例である。電池保護回路１０は、スイッチ回路３をオフにすることによって、二次電池７０の保護動作を行う。電池保護回路１０は、二次電池７０の正極と負極との間の電池電圧（"セル電圧"とも称する）で動作する集積回路（ＩＣ）である。電池保護回路１０は、例えば、充電制御端子１１（ＣＯＵＴ端子）、放電制御端子１２（ＤＯＵＴ端子）、監視端子１８（Ｖ−端子）、電源端子１５（ＶＤＤ端子）及びグランド端子１３（ＶＳＳ端子）を備える。
ＣＯＵＴ端子は、充電制御トランジスタ１のゲートに接続され、充電制御トランジスタ１をオン又はオフさせる信号を出力する。ＤＯＵＴ端子は、放電制御トランジスタ２のゲートに接続され、放電制御トランジスタ２をオン又はオフさせる信号を出力する。
Ｖ−端子は、マイナス端子６の電位の監視に使用され、マイナス端子６に接続されている。Ｖ−端子は、例えば、制御回路３２が負荷９０又は充電器９１の接続の有無を監視するのに使用され、トランジスタ１，２とマイナス端子６との間でマイナス側電流経路９ｂに抵抗１４を介して接続されている。
ＶＤＤ端子は、電池保護回路１０の電源端子であり、二次電池７０の正極及びプラス側電流経路９ａに接続されている。ＶＳＳ端子は、電池保護回路１０のグランド端子であり、二次電池７０の負極及びマイナス側電流経路９ｂに接続されている。
電池保護回路１０は、二次電池７０の状態を監視し、二次電池７０の過充電や過放電などの異常状態の検出時に二次電池７０を保護する集積回路である。電池保護回路１０は、充電制御トランジスタ１をオフにすることによって、二次電池７０を過充電等の充電異常から保護し、放電制御トランジスタ２をオフにすることによって、二次電池７０を過放電等の放電異常や短絡異常から保護する。電池保護回路１０は、例えば、制御回路３２、出力回路３３、タイマー３１及び検出回路２０を備える。
制御回路３２は、例えば、二次電池７０の過充電又は充電過電流が所定の遅延時間経過するまで継続的に検出された場合、充電制御トランジスタ１をオンからオフにする信号（例えば、ローレベルのゲート制御信号）を出力回路３３を介してＣＯＵＴ端子から出力する。制御回路３２は、充電制御トランジスタ１をオフさせることによって、二次電池７０を充電する方向の電流が電流経路９ｂに流れることを禁止する。これにより、二次電池７０の充電が停止し、二次電池７０を過充電又は充電過電流から保護できる。
制御回路３２は、例えば、二次電池７０の過放電又は放電過電流が所定の遅延時間経過するまで継続的に検出された場合、放電制御トランジスタ２をオンからオフにする信号（例えば、ローレベルのゲート制御信号）を出力回路３３を介してＤＯＵＴ端子から出力する。制御回路３２は、放電制御トランジスタ２をオフさせることによって、二次電池７０を放電させる方向の電流が電流経路９ｂに流れることを禁止する。これにより、二次電池７０の放電が停止し、二次電池７０を過放電又は放電過電流から保護できる。
制御回路３２は、例えば、ＣＰＵ（Central Processing Unit）を使用せずにアナログの複数の論理回路を用いて形成される。
出力回路３３は、スイッチ回路３を駆動する回路であり、より具体的には、充電制御トランジスタ１を駆動する駆動回路部と、放電制御トランジスタ２を駆動する駆動回路部とを有する。
タイマー３１は、遅延時間の計測に使用され、例えば、入力される所定のパルス信号をカウントするカウンタ回路を含む。
検出回路２０は、ＶＤＤ端子とＶＳＳ端子との間の電圧である電源電圧Ｖｄをモニタする。ＶＤＤ端子は二次電池７０の正極に接続され、ＶＳＳ端子は二次電池７０の負極に接続されているため、電源電圧Ｖｄは、二次電池７０のセル電圧に略等しい。したがって、検出回路２０は、電源電圧Ｖｄをモニタすることによって、二次電池７０のセル電圧を検出できる。
検出回路２０は、Ｖ−端子の電位をモニタし、そのモニタ結果を制御回路３２に出力するモニタ回路３４を有してもよい。モニタ回路３４は、例えば、ＣＭＯＳ（Complementary ＭＯＳ）インバータである。モニタ回路３４は、Ｖ−端子の電位をコンパレータを用いてモニタする回路でもよい。検出回路２０は、ＶＳＳ端子を基準電位とするＶ−端子の電圧である監視電圧Ｖ−をモニタする。
検出回路２０は、基準電圧ＶＲＥＦと検出電圧ＶＩＮ＋とに基づいて、二次電池７０の過充電等の異常状態を検出する。
検出回路２０は、二次電池７０の過充電を検出するため、例えば、分圧回路２５と、基準電圧回路２４と、コンパレータ２３とを備える。分圧回路２５は、ＶＤＤ端子とＶＳＳ端子との間に直列に接続される抵抗２１と抵抗２２とを含む。基準電圧回路２４は、一定の基準電圧ＶＲＥＦを生成する回路である。上述の基準電圧回路２４Ａ（図５）又は基準電圧回路２４Ｂ（図６）は、基準電圧回路２４の一例である。
分圧回路２５は、ＶＤＤ端子とＶＳＳ端子との間の電圧である電源電圧Ｖｄを抵抗２１，２２により分圧し、電源電圧Ｖｄを分圧することにより得られる検出電圧ＶＩＮ＋を出力する。コンパレータ２３は、分圧回路２５により生成される検出電圧ＶＩＮ＋と基準電圧回路２４により生成される基準電圧ＶＲＥＦとを比較し、その比較結果を制御回路３２に出力する。
コンパレータ２３の出力信号のレベルは、検出電圧ＶＩＮ＋が基準電圧ＶＲＥＦを超えると、非アクティブレベル（例えば、ローレベル）からアクティブレベル（例えば、ハイレベル）に反転する。この反転時の電源電圧Ｖｄを、過充電検出電圧Ｖｄｅｔ１とする。一方、コンパレータ２３にはヒステリシスが設けられている。この場合、コンパレータ２３の出力信号のレベルは、検出電圧ＶＩＮ＋が基準電圧ＶＲＥＦより低下すると、アクティブレベル（例えば、ハイレベル）から非アクティブレベル（例えば、ローレベル）に反転する。この反転時の電源電圧Ｖｄを、過充電復帰電圧Ｖｒｅｌ１とする。過充電復帰電圧Ｖｒｅｌ１は、過充電検出電圧Ｖｄｅｔ１よりも低い。
検出回路２０は、過充電検出電圧Ｖｄｅｔ１よりも高い電源電圧Ｖｄがコンパレータ２３により検出された場合、二次電池７０の過充電が検出されている状態を表すアクティブレベルの信号を制御回路３２に出力する。一方、検出回路２０は、過充電復帰電圧Ｖｒｅｌ１よりも低い電源電圧Ｖｄがコンパレータ２３により検出された場合、二次電池７０の過充電が検出されていない状態を表す非アクティブレベルの信号を出力する。
図８は、基準電圧ＶＲＥＦのばらつきによる過充電検出電圧Ｖｄｅｔ１のばらつきを低減する構成を例示する図である。基準電圧ＶＲＥＦの温度特性は、第１トランジスタＤＮの閾値電圧Ｖｔｈｎｄと、第２トランジスタＥＮの閾値電圧Ｖｔｈｎｅと、第１トランジスタＤＮの（Ｗ／Ｌ）と第２トランジスタＥＮの（Ｗ／Ｌ）とのサイズ比Ｘとに応じて、主に変化する。
そこで、両トランジスタの近傍に配置されたダミー素子を使用して、閾値電圧Ｖｔｈｎｄと閾値電圧Ｖｔｈｎｅの各々のばらつきをモニターし、そのモニター結果に応じてサイズ比Ｘを調整することによって、基準電圧ＶＲＥＦの温度特性の調整が可能となる。
具体的には、電池保護回路１０は、基準電圧回路２４の近傍に配置されるモニター回路２６を備える。モニター回路２６は、第１トランジスタＤＮの近傍に配置される第１ダミー素子ＤＮｘと、第２トランジスタＥＮ内のメイントランジスタＮ１の近傍に配置される第２ダミー素子Ｎｘとを有する。
第１ダミー素子ＤＮｘは、第１トランジスタＤＮの閾値電圧Ｖｔｈｎｄの製造ばらつきをモニターするため、第１トランジスタＤＮと同じ形状（例えば、同じ（Ｗ／Ｌ））で形成されたデプレッション型のＮＭＯＳトランジスタである。第２ダミー素子Ｎｘは、第２トランジスタＥＮ内のメイントランジスタＮ１の閾値電圧Ｖｔｈｎｅの製造ばらつきをモニターするため、メイントランジスタＮ１と同じ形状（例えば、同じ（Ｗ／Ｌ））で形成されたエンハンスメント型のＮＭＯＳトランジスタである。
さらに、電池保護回路１０は、第１調整回路２７と、第２調整回路２８とを備える。
第１調整回路２７は、第１トランジスタＤＮの閾値電圧Ｖｔｈｎｄと第２トランジスタＥＮの閾値電圧Ｖｔｈｎｅとに基づいて、第１トランジスタＤＮと第２トランジスタＥＮとのサイズ比Ｘを調整する。上述の調整回路２７Ａ（図５）又は調整回路２７Ｂは、第１調整回路２７の一例である。
第１調整回路２７は、複数のサブトランジスタＮ２〜Ｎ５のそれぞれに接続されるスイッチ回路のいずれかを遮断することによって、サイズ比Ｘを調整する。スイッチ回路は、それぞれ、第２調整回路２８による検出電圧ＶＩＮ＋の調整後にカット可能に設けられるヒューズ素子と、そのヒューズ素子のカット前にサイズ比Ｘを変更可能に設けられるスイッチ素子とを有する。
第１調整回路２７は、上述のスイッチ回路（図５の場合、スイッチ回路Ａ１〜Ａ４）の他に、当該スイッチ回路内の各スイッチ素子（図５の場合、スイッチ素子Ｓ１〜Ｓ４）をオンオフさせるスイッチ素子制御回路を備える。スイッチ制御回路は、例えば、カウンタ回路、データ保持回路などを有する。
第２調整回路２８は、第１調整回路２７によりサイズ比Ｘが調整された後の基準電圧ＶＲＥＦに基づいて、検出電圧ＶＩＮ＋を所望の電圧（例えば、過充電検出電圧Ｖｄｅｔ１）に調整する。第２調整回路２８は、電源電圧Ｖｄの分圧比を変更することによって、検出電圧ＶＩＮ＋を調整する。第２調整回路２８は、例えば、抵抗２１の抵抗値を変化させることによって電源電圧Ｖｄの分圧比を変更する。
ここで、第１トランジスタＤＮの閾値電圧Ｖｔｈｎｄと第２トランジスタＥＮの閾値電圧Ｖｔｈｎｅとの少なくとも一方が変化すると、基準電圧ＶＲＥＦの温度特性は変化する。また、第１トランジスタＤＮの（Ｗ／Ｌ）と第２トランジスタＥＮの（Ｗ／Ｌ）とのサイズ比Ｘが変化すると、基準電圧ＶＲＥＦの温度特性は変化する。
そこで、閾値電圧Ｖｔｈｎｄと、閾値電圧Ｖｔｈｎｅと、それぞれの閾値電圧Ｖｔｈｎｄ，Ｖｔｈｎｅに対して基準電圧ＶＲＥＦの温度特性を低減する最適なサイズ比Ｘ（チャネル長Ｌ又はチャネル幅Ｗでもよい）との三者の対応関係を予め導出しておく。そして、その対応関係を定めたテーブルデータを予めメモリに記憶しておく。サイズ比Ｘの調整前の閾値電圧Ｖｔｈｎｄは、モニター回路２６により測定された第１ダミー素子ＤＮｘの閾値電圧とみなすことができる。サイズ比Ｘの調整前の閾値電圧Ｖｔｈｎｅは、モニター回路２６により測定された第２ダミー素子Ｎｘの閾値電圧とみなすことができる。
次に、基準電圧ＶＲＥＦの温度特性の低減と、過充電検出電圧Ｖｄｅｔ１のばらつきの低減とを行う動作について説明する。
まず、モニター回路２６は、二次電池保護回路１０の外部からの制御信号に基づいて、サイズ比Ｘの調整前の閾値電圧Ｖｔｈｎｄ，Ｖｔｈｎｅをそれぞれ測定する。第１調整回路２７は、モニター回路２６により測定された閾値電圧Ｖｔｈｎｄ，Ｖｔｈｎｅと上記のテーブルデータとに基づいて、スイッチ素子Ｓ１〜Ｓ４のうちのいずれかをオフすることによって、チャネル長Ｌ又はチャネル幅Ｗを最適値に調整する。これにより、基準電圧ＶＲＥＦの温度特性を低減する最適値に、サイズ比Ｘが調整される。
次に、第２調整回路２８は、サイズ比Ｘを最適値に調整するときのスイッチ素子Ｓ１〜Ｓ４それぞれのオン状態又はオフ状態を保持した状態で、検出電圧ＶＩＮ＋が所望の電圧（例えば、過充電検出電圧Ｖｄｅｔ１）に一致するように、抵抗２１の抵抗値を調整する。
そして、サイズ比Ｘを最適値に調整するときのスイッチ素子Ｓ１〜Ｓ４それぞれのオフ状態と同じ状態になるように、ヒューズ素子Ｆ１〜Ｆ４のいずれかをレーザカットする。同様に、検出電圧ＶＩＮ＋が所望の電圧（例えば、過充電検出電圧Ｖｄｅｔ１）に一致するときの抵抗２１の抵抗値を、ヒューズ素子等のレーザカットにより固定する。
これにより、基準電圧ＶＲＥＦの温度特性の低減と、過充電検出電圧Ｖｄｅｔ１のばらつき低減とを行うことができる。
以上、二次電池保護回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
例えば、上述の実施形態では、第２調整回路２８が調整する対象を、過充電検出電圧Ｖｄｅｔ１としているが、過放電検出電圧Ｖｄｅｔ２でもよい。検出回路２０は、二次電池７０の過放電を検出するため、例えば図４と同様の回路構成（分圧回路及びコンパレータ）を備える。当該コンパレータの出力信号のレベルは、電源電圧Ｖｄを分割回路により分圧して得られる検出電圧ＶＩＮ−が、基準電圧ＶＲＥＦよりも低下すると、非アクティブレベル（例えば、ローレベル）からアクティブレベル（例えば、ハイレベル）に反転する。この反転時の電源電圧Ｖｄを、過放電検出電圧Ｖｄｅｔ２とする。検出回路２０は、過放電検出電圧Ｖｄｅｔ２よりも低い電源電圧Ｖｄがコンパレータにより検出された場合、二次電池７０の過放電が検出されている状態を表すアクティブレベルの信号を制御回路３２に出力する。
また、メイントランジスタＮ１は、一つのトランジスタによって構成される形態に限られず、複数のトランジスタによって構成される形態でもよい。
また、例えば、充電制御トランジスタ１と放電制御トランジスタ２の配置位置は、図示の位置に対して互いに置換されてもよい。
また、充電制御トランジスタ１及び放電制御トランジスタ２がマイナス側電流経路９ｂに挿入された形態に限られず、充電制御トランジスタ１及び放電制御トランジスタ２がプラス側電流経路９ａに挿入されてもよい。
２ 放電制御トランジスタ
３ スイッチ回路
６ マイナス端子
１０ 電池保護回路
１３ グランド端子
１５ 電源端子
１８ 監視端子
２０ 検出回路
２４ 基準電圧回路
２５ 分圧回路
２６ モニター回路
２７ 第１調整回路
２８ 第２調整回路
３２ 制御回路
３３ 出力回路
７０ 二次電池
８０ 電池保護装置
１００ 電池パック
１０００ 基準電圧源
ＤＮ 第１トランジスタ
ＥＮ 第２トランジスタ
Ｎ１ メイントランジスタ
Ｎ２〜Ｎ５ サブトランジスタ

Claims (11)

  1. 二次電池の状態を監視し、異常状態の検出時に前記二次電池を保護する二次電池保護回路であって、
    デプレッション型の第１トランジスタと、前記第１トランジスタに直列に接続されるエンハンスメント型の第２トランジスタとを用いて、基準電圧を生成する基準電圧回路と、
    前記二次電池の電源電圧を分圧して得られる検出電圧を出力する分圧回路と、
    前記基準電圧と前記検出電圧とに基づいて、前記異常状態を検出する検出回路と、
    前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧とに基づいて、前記第１トランジスタと前記第２トランジスタとのサイズ比を調整する第１調整回路と、
    前記第１調整回路により前記サイズ比が調整された後の前記基準電圧に基づいて、前記検出電圧を所望の電圧に調整する第２調整回路とを備える、二次電池保護回路。
  2. 前記第１調整回路は、前記第２トランジスタのチャネル長を変更することによって、前記サイズ比を調整する、請求項１に記載の二次電池保護回路。
  3. 前記第２トランジスタは、メイントランジスタと、前記メイントランジスタに直列に接続される複数のサブトランジスタとを含み、
    前記第１調整回路は、前記複数のサブトランジスタのそれぞれに並列に接続されるスイッチ回路のいずれかを遮断することによって、前記チャネル長を変更する、請求項２に記載の二次電池保護回路。
  4. 前記スイッチ回路は、前記第２調整回路による前記検出電圧の調整後にカット可能に設けられるヒューズ素子と、前記ヒューズ素子のカット前に前記チャネル長を変更可能に設けられるスイッチ素子とを有する、請求項３に記載の二次電池保護回路。
  5. 前記第１調整回路は、前記第２トランジスタのチャネル幅を変更することによって、前記サイズ比を調整する、請求項１に記載の二次電池保護回路。
  6. 前記第２トランジスタは、メイントランジスタと、前記メイントランジスタに並列に接続される複数のサブトランジスタとを含み、
    前記第１調整回路は、前記複数のサブトランジスタのそれぞれに直列に接続されるスイッチ回路のいずれかを遮断することによって、前記チャネル幅を変更する、請求項５に記載の二次電池保護回路。
  7. 前記スイッチ回路は、前記第２調整回路による前記検出電圧の調整後にカット可能に設けられるヒューズ素子と、前記ヒューズ素子のカット前に前記チャネル幅を変更可能に設けられるスイッチ素子とを有する、請求項６に記載の二次電池保護回路。
  8. 前記第２トランジスタは、メイントランジスタと、前記メイントランジスタに接続される複数のサブトランジスタとを含み、
    前記第１調整回路は、前記複数のサブトランジスタのそれぞれに接続されるスイッチ回路のいずれかを遮断することによって、前記サイズ比を調整する、請求項１に記載の二次電池保護回路。
  9. 前記スイッチ回路は、前記第２調整回路による前記検出電圧の調整後にカット可能に設けられるヒューズ素子と、前記ヒューズ素子のカット前に前記サイズ比を変更可能に設けられるスイッチ素子とを有する、請求項８に記載の二次電池保護回路。
  10. 前記第２調整回路は、前記電源電圧の分圧比を変更することによって、前記検出電圧を調整する、請求項１から９のいずれか一項に記載の二次電池保護回路。
  11. 前記所望の電圧は、前記二次電池の過充電検出電圧又は過放電検出電圧である、請求項１から１０のいずれか一項に記載の二次電池保護回路。
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