以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本発明に係る蓄電システム1000の構成の概要を示す。蓄電システム1000は、発電装置10、負荷15および電力供給回路100を備える。
発電装置10は、屋外光もしくは室内光などの光電変換、またはペルチェなど熱電変換素子等の環境エネルギーに基づいて発電する環境発電装置である。発電装置10は、発電した入力電力Pinを電力供給回路100に出力する。発電装置10は、一般的なシリコンタイプの太陽電池セルの他に、色素増感型太陽電池セルであってよい。また、発電装置10は、1セルの太陽電池等で構成される入力電力Pinの小さな発電装置であってよい。発電装置10の入力電力Pinは、環境光の変化に応じて増加したり減少したりする。なお、発電装置10は、電力供給回路100に入力電力Pinを出力する装置として、環境発電装置以外の一般的な電源を用いることもできる。
電力供給回路100は、入力端子VIに入力された入力電力Pinに応じて、負荷端子VOUTから負荷15に出力電力Poutを出力する。電力供給回路100は、過充電防止回路200、切替制御部300およびコンデンサ500を備える。電力供給回路100は、発電装置10および負荷15を自ら備えてもよい。
過充電防止回路200は、コンデンサ500の電圧を予め定められた範囲に制御して、コンデンサ500の過充電を防止する。過充電防止回路200は、入力端子VIとコンデンサ500との間に設けられる。過充電防止回路200は、入力電力Pinを供給端子VDDCから供給電力Pddcとして出力するか否かを切り替える。また、過充電防止回路200は、コンデンサ端子VOの電圧が予め定められた電圧よりも小さくなると、自動的にコンデンサ500の充電を開始する。過充電防止回路200は、入出力部の一例であり、過充電防止機能以外の他の機能を有してよい。
コンデンサ500は、入力された供給電力Pddcを蓄電して、切替制御部300を介して負荷15に出力する。コンデンサ500は、コンデンサ端子VOを備える。例えば、コンデンサ500は、発電装置10により過充電され得るような、小容量のコンデンサを有する。
切替制御部300は、供給端子VDDCおよびコンデンサ端子VOと、負荷端子VOUTとの接続を切り替える。例えば、切替制御部300は、供給端子VDDCと負荷端子VOUTとを接続するか否かを切り替える。また、切替制御部300は、コンデンサ端子VOと負荷端子VOUTを接続するか否かを切り替える。
負荷15は、切替制御部300が出力した出力電力Poutにより動作する。切替制御部300は、コンデンサ端子VOの電圧に応じてオンオフを切り替える。例えば、切替制御部300は、供給端子VDDCおよびコンデンサ端子VOの電圧が予め定められた電圧を超えた場合に、コンデンサ端子VOに蓄電された電力および供給端子VDDCから出力される供給電力Pddcを負荷15に出力する。また、切替制御部300は、負荷15の動作に必要な電圧以上に出力電力Poutが上昇した場合に、負荷15に出力電力Poutを出力してよい。
図2は、本実施形態に係る電力供給回路100の具体的な構成を示す。本例の過充電防止回路200は、過充電防止切替制御部210、シャント回路220および過充電防止切替部230を備える。
過充電防止切替制御部210は、コンデンサ500の過充電を防止するようにシャント回路220および過充電防止切替部230を制御する。過充電防止切替制御部210は、コンデンサ端子VOの電圧を検出して、コンデンサ端子VOの電圧が過充電防止スキップ開始電圧を超えたか否かに応じた信号を出力する。過充電防止切替制御部210は、出力した信号をシャント回路220および過充電防止切替部230に出力する。過充電防止切替制御部210は、シャント回路220および過充電防止切替部230を相補動作させる。過充電防止切替制御部210の基準端子VSSは、グラウンドに接続される。
シャント回路220は、電力供給回路100の入力端子VIを、発電装置10の出力の電圧よりも低い電位に接続するか否かを切り替える。シャント回路220は、シャントNMOSトランジスタ221およびシャント還流ダイオード222を備える。シャントNMOSトランジスタ221のゲート端子には、過充電防止切替制御部210の出力端子VOUが接続される。シャントNMOSトランジスタ221のドレイン端子は、電力供給回路100の入力端子VIに接続されて、ソース端子はグラウンドに接続される。シャント還流ダイオード222は、発電装置10の出力を遮断する向きに設けられる。
過充電防止切替部230は、電力供給回路100の入力端子VIとコンデンサ端子VOとを接続するか否かを切り替える。過充電防止切替部230は、上流PMOSトランジスタ231、下流PMOSトランジスタ232、上流還流ダイオード233および下流還流ダイオード234を備える。上流PMOSトランジスタ231および下流PMOSトランジスタ232は、それぞれ直列に接続される。
上流PMOSトランジスタ231は、上流還流ダイオード233が並列に設けられる。上流PMOSトランジスタ231は、過充電防止切替制御部210の出力端子VOUに接続されたゲート端子を備える。上流PMOSトランジスタ231は、入力端子VIに接続されるソース端子および下流PMOSトランジスタ232のソース端子に接続されるドレイン端子を備える。
下流PMOSトランジスタ232は、下流還流ダイオード234が並列に設けられる。下流PMOSトランジスタ232は、過充電防止切替制御部210の出力端子VOUに接続されたゲート端子を備える。下流PMOSトランジスタ232は、供給端子VDDCを介してコンデンサ端子VOに接続されたドレイン端子を備える。
上流還流ダイオード233および下流還流ダイオード234は、互いに逆向きとなるように配置される。本例の上流還流ダイオード233は、コンデンサ500の過充電が防止する向きに設けられる。下流還流ダイオード234は、コンデンサ500から発電装置10への電流の逆流を防止する向きに設けられる。なお、上流還流ダイオード233および下流還流ダイオード234は、互いに逆向きとなるように配置されていれば、それぞれ入れ替えて配置されてもよい。
例えば、過充電防止切替制御部210は、コンデンサ端子VOが過充電防止スキップ開始電圧を超えた場合(過充電検出時)、ハイを出力する。そして、シャントNMOSトランジスタ221がオンされて、上流PMOSトランジスタ231および下流PMOSトランジスタ232がオフされる。これにより、コンデンサ500の過充電が防止され、発電装置10の出力が低下する。
過充電防止切替部230がオフされる場合、シャント回路220は、上流PMOSトランジスタ231のソース端子をグラウンドに接続する。即ち、発電装置10の出力が上昇した場合にも、過充電防止切替部230のソース端子の電圧が一定に保持されるので、過充電防止切替部230のゲート電圧が不足することなく、過充電防止切替部230が確実にオフされる。
その後、コンデンサ500の容量が低下して過充電防止スキップ開始電圧よりも小さくなった場合、過充電防止切替制御部210は、ローを出力する。そして、シャントNMOSトランジスタ221がオフされて、上流PMOSトランジスタ231および下流PMOSトランジスタ232がオンされる。これにより、コンデンサ500の充電が開始される。
このように、過充電防止回路200は、過充電検出時にコンデンサ500の過充電を防止する過充電防止機能を有する。また、過充電防止回路200は、コンデンサ端子VOの電圧が低下した場合に、自動的にコンデンサ500の充電を開始する自動充電開始機能を有する。さらに、過充電防止切替部230は、ゲート電圧が補償されるので、入力電力Pinが変動した場合にも確実にオフすることができる。
例えば、過充電防止切替制御部210は、コンデンサ端子VOの電圧が3.4Vを超えた場合にハイを出力することにより、シャント回路220をオンして、過充電防止切替部230をオフする。その後、コンデンサ端子VOの電圧が3.3Vよりも小さい場合にローを出力することにより、シャント回路220をオフして、過充電防止切替部230をオンする。このようなヒステリシス動作を繰り返すことにより、コンデンサ端子VOの電圧を3.3Vから3.4Vの範囲に制御して、コンデンサ端子VOの過充電を防止する。以上の通り、過充電防止回路200は、過充電防止回路200よりも出力側に配置されたコンデンサ端子VOの電圧に応じて、発電装置10の出力を一定の範囲に制御できる。
図3は、切替制御回路340の構成の概要を示す。切替制御回路340は、CMOSインバータコンパレータ方式の切替回路である。CMOSインバータコンパレータ方式の切替回路は、低消費電力で動作する。切替制御回路340は、基準電圧生成部20、インバータ30、電圧選択部40、コンパレータ50、電源端子VDDおよび出力端子VOUを備える。例えば、過充電防止切替制御部210は、切替制御回路340の一例である。
切替制御回路340は、ヒステリシスに動作して、電源端子VDDに入力された入力電圧Vinに応じた信号を、出力端子VOUから出力する。切替制御回路340は、入力電圧Vinが、予め定められた動作閾値電圧を超えたか否かによって、出力端子VOUからハイを出力するかローを出力するかを制御する。動作閾値電圧は、上側動作閾値電圧および下側動作閾値電圧の異なる2種類の値を有する。切替制御回路340は、動作閾値電圧の値を上側動作閾値電圧および下側動作閾値電圧に変更することにより、ヒステリシス動作を実現する。
基準電圧生成部20は、動作閾値電圧(目標電圧)に対応する予め定められた基準電圧を生成する。本例の基準電圧生成部20は、不揮発性記憶素子を有する上側基準電圧生成部25および下側基準電圧生成部26を備える。基準電圧生成部20は、不揮発性記憶素子を調整することで、上側基準電圧生成部25および下側基準電圧生成部26が生成する基準電圧を調整する。
上側基準電圧生成部25は、上側動作閾値電圧に対応する予め定められた上側基準電圧VrefHを生成して、電圧選択部40に出力する。下側基準電圧生成部26は、下側動作閾値電圧に対応する予め定められた下側基準電圧VrefLを生成して、電圧選択部40に出力する。下側基準電圧VrefLは、上側基準電圧VrefHより小さくてよい。
電圧選択部40は、上側基準電圧VrefHおよび下側基準電圧VrefLのいずれかを選択して、コンパレータ50に出力する。具体的には、電圧選択部40は、入力電圧Vinが上側基準電圧VrefHにより定まる閾値電圧を超えた場合に、下側基準電圧VrefLを選択する。また、電圧選択部40は、入力電圧Vinが下側基準電圧VrefLにより定まる閾値電圧以下となった場合に、上側基準電圧VrefHを選択する。これにより、切替制御回路340は、上側動作閾値電圧および下側動作閾値電圧の間の電圧でヒステリシスに動作する。
コンパレータ50の出力は、入力電圧Vinが動作閾値電圧を超えたか否かにより遷移する。本例では、入力電圧Vinが動作閾値電圧以下の場合に、コンパレータ50の出力は、接地電位等の基準電位となる。また、入力電圧Vinが動作閾値電圧を超えた場合に、コンパレータ50の出力は、電源端子VDDに入力される電圧と略等しい電圧となる。コンパレータ50は、出力が反転したか否かに基づいて、電源端子VDDに入力される電圧が動作閾値電圧を超えたか否かを判定する。本明細書では、コンパレータ50の出力が、基準電位から電源端子VDDに入力される電圧に変化すること、および、電源端子VDDに入力される電圧から基準電位に変化することを、コンパレータ50の出力が「反転する」と称する。
インバータ30は、コンパレータ50の出力信号に応じてオンオフを切り替える。切替制御回路340において、インバータ30は、入力電圧Vinが動作閾値電圧を超えた場合に、入力電圧Vinを出力端子VOUから出力する。一方、インバータ30は、入力電圧Vinが動作閾値電圧以下の場合に、入力電圧Vinが出力端子VOUから出力されるのを遮断する。
なお、本例の切替制御回路340の構成は、過充電防止切替制御部210の場合にも同様に適用できる。その場合、動作閾値電圧は、任意の値に設定されてよい。例えば、切替制御回路340の動作閾値電圧は、過充電防止切替制御部210の過充電防止スキップ開始電圧と読み替えることができる。
図4は、1段構成切替制御部350の構成の一例を示す。1段構成切替制御部350は、基準電圧生成部20、第1電圧選択部41および第1コンパレータ51を備える。第1電圧選択部41は、スイッチSWH、SWLおよびNOT回路を備える。図2で示された電力供給回路100において、過充電防止切替制御部210は、1段構成切替制御部350を用いて構成される。
スイッチSWHには、上側基準電圧生成部25が出力した上側基準電圧VrefHが入力される。一方、スイッチSWLには、下側基準電圧生成部26が出力した下側基準電圧VrefLが入力される。スイッチSWHおよびSWLは、入力された基準電圧を第1コンパレータ51の正側入力端子に出力する。
また、スイッチSWHは、第1コンパレータ51の出力をNOT回路により反転した信号に応じてオンオフされる。一方、スイッチSWLは、第1コンパレータ51が出力した信号に応じてオンオフされる。本例のスイッチSWHおよびSWLは、それぞれオンオフが逆となるように制御される。例えば、第1コンパレータ51の出力がハイの時にSWHがオフされて、SWLはオンされる。一方、第1コンパレータ51の出力がローの時にSWHがオンされて、SWLはオフされる。
第1インバータ53は、電源端子VDDと出力端子VOUの間に設けられる。第1インバータ53は、第1コンパレータ51の出力を反転して、出力端子VOUに出力する。第1インバータ53は、PMOSトランジスタおよびNMOSトランジスタからなる1段のCMOSインバータ回路を備え、各トランジスタには還流ダイオードが並列に設けられる。第1インバータ53のCMOSインバータ回路の正側電源端子は、電源端子VDDに接続されて、負側電源端子はグラウンドに接続される。第1インバータ53の還流ダイオードは、第1インバータ53のトランジスタがオフされた場合に、電源端子VDDから流れる電流を遮断する向きに設けられる。
例えば、第1コンパレータ51がハイを出力した場合、1段構成切替制御部350は、基準端子VSSに入力される信号を出力する。基準端子VSSに入力される信号は、グラウンド電圧であってよい。また、第1コンパレータ51はローを出力した場合、1段構成切替制御部350は、電源端子VDDに入力された信号を出力する。つまり、1段構成切替制御部350は、第1コンパレータ51が出力する信号とハイとローが逆の信号を出力する。
図5は、過充電防止回路200の構成の一例を示す。本例の過充電防止切替制御部210は、切替制御回路340の一例である。なお、過充電防止切替制御部210は、低消費電力用のCMOSインバータコンパレータ方式の切替制御回路340の構成に限られず、一般的なコンパレータで構成されてよい。
例えば、コンデンサ端子VOの電圧が、上側過充電防止スキップ開始電圧を超えた場合、第1コンパレータ51は、ローを出力する。第1インバータ53の入力端子にローが出力されると、上側のPMOSトランジスタがオンされて、下側のNMOSトランジスタがオフされるので、過充電防止切替制御部210の出力端子VOUからはハイが出力される。過充電防止切替制御部210がハイを出力する場合、シャント回路220はオンされ、過充電防止切替部230はオフされる。これにより、発電装置10からコンデンサ500への蓄電を遮断する。
一方、コンデンサ端子VOの電圧が、下側過充電防止スキップ開始電圧よりも小さい場合、第1コンパレータ51は、ハイを出力する。第1インバータ53の入力端子にハイが出力されると、上側のPMOSトランジスタがオフされて、下側のNMOSトランジスタがオンされるので、過充電防止切替制御部210の出力端子VOUからはローが出力される。過充電防止切替制御部210がローを出力する場合、シャント回路220はオフされ、過充電防止切替部230はオンされる。これにより、発電装置10からコンデンサ500への蓄電を開始する。
以上の通り、本実施形態に係る過充電防止回路200は、過充電防止機能および自動充電開始機能を有する。また、過充電防止切替部230は、ゲート電圧が補償されるので、入力電力Pinが変動した場合にも確実にオフすることができる。さらに、過充電防止回路200は、オン時に、入力電力Pinをコンデンサ500に直接出力できるので、電力のロスが少ない。過充電防止回路200は、過充電防止切替制御部210として、図5および図6に記載のCMOSインバータコンパレータ方式を用いると、少ない発電量でも動作できる。
図6は、過充電防止回路200の構成の一例を示す。本例の過充電防止回路200は、インバータ回路280をさらに備える。また、シャント回路220がPMOSトランジスタを備え、過充電防止切替部230がNMOSトランジスタを備える点で図5に記載の構成と異なる。
インバータ回路280は、直列に接続されたPMOSトランジスタおよびNMOSトランジスタを備える。インバータ回路280のPMOSトランジスタおよびNMOSトランジスタのゲート端子はそれぞれ、過充電防止切替制御部210の出力端子VOUに接続される。
本例の過充電防止回路200は、互いに直列に接続された上流NMOSトランジスタ235および下流NMOSトランジスタ236を備える。上流NMOSトランジスタ235および下流NMOSトランジスタ236のゲート端子は、インバータ回路280の出力端子に接続される。
上流NMOSトランジスタ235は、上流還流ダイオード233が並列に設けられる。上流NMOSトランジスタ235は、グラウンドに接続されるドレイン端子および下流還流ダイオード234のドレイン端子に接続されるソース端子を備える。
下流NMOSトランジスタ236は、下流還流ダイオード234が並列に設けられる。下流NMOSトランジスタ236は、発電装置10に接続されたソース端子を備える。
本実施形態に係る上流還流ダイオード233および下流還流ダイオード234は、互いに逆向きとなるように配置される。本例の上流還流ダイオード233は、コンデンサ500の過充電を防止する向きに設けられる。下流還流ダイオード234は、コンデンサ500から発電装置10への電流の逆流を防止する向きに設けられる。なお、上流還流ダイオード233および下流還流ダイオード234は、互いに逆向きとなるように配置されていれば、それぞれ入れ替えて配置されてもよい。
上記の通り、図6に記載のシャント回路220および過充電防止切替部230は、図5で示された実施形態と構成および配置が異なるものの、図5に記載の構成と同様に機能する。即ち、本例の過充電防止回路200は、図5に記載された過充電防止回路200と同様に動作する。
以上の通り、本実施形態に係る過充電防止回路200は、過充電防止機能および自動充電開始機能を有する。また、過充電防止切替部230は、ゲート電圧が補償されるので、入力電力Pinが変動した場合にも確実にオフすることができる。
次に、発電装置10の特性に応じた、切替制御回路340の基準電圧の設定方法について説明する。以下では、超低消費電力制御回路の基準電圧の設定方法の一例として、切替制御回路340の設定方法について説明するが、過充電防止切替制御部210も同様の方法で基準電圧が設定される。基準電圧の値は、発電装置10の特性等に応じて適宜変更されてよい。
図7は、切替制御回路340の動作の一例を示す。横軸は切替制御回路340に入力される入力電圧Vin[V]を、縦軸は切替制御回路340の出力電圧Vout[V]を示す。
上述したように、切替制御回路340は、動作閾値電圧の各閾値においてヒステリシスに動作する。つまり、目標電圧(上側目標電圧VTGT、下側目標電圧VTGT−ζ)は、コンパレータ50の出力の状態に応じて異なる。具体的には、コンパレータ50が基準電位を出力している場合の第1目標電圧はV1に、コンパレータ50が入力電圧Vinと略等しい電圧を出力している場合の第2目標電圧はV2に設定される。目標電圧は、切替制御回路340の要求される仕様に応じて適宜変更されてよい。
切替制御回路340の出力電圧Voutが基準電位の状態で、入力電圧Vinが増加して第1目標電圧V1になると、切替制御回路340の出力電圧Voutとして、入力電圧Vinと略等しい電圧が出力される。また、切替制御回路340の出力電圧Voutが入力電圧Vinと略等しい状態で、入力電圧Vinが低下して第2目標電圧V2になると、コンパレータ50の出力電圧VOUTは基準電位となる。
図8は、コンパレータ50の構成の一例を示す。コンパレータ50は、CMOSインバータ55および出力回路56を備える。
CMOSインバータ55の電源入力端子にはコンパレータ50に入力された入力電圧Vinが入力される。CMOSインバータ55の入力端子には、コンパレータ50に入力された基準電圧が入力される。コンパレータ50は、電源端子に入力された入力電圧Vinおよび入力端子に入力された基準電圧に応じてスイッチング動作する。なお、電源端子とは、CMOSインバータ55のソース端子に接続される端子を指し、入力端子とは、CMOSインバータ55のゲート端子に接続される端子を指す。
CMOSインバータ55は、CMOSトランジスタ(Mp、Mn)を有する。CMOSインバータ55は、電源端子入力型のCMOSインバータであり、正側電源端子に入力電圧Vinが入力され、負側電源端子にGNDが接続される。本例のCMOSインバータ55の正側電源端子とは、CMOSトランジスタMpのソースに接続される端子であり、負側電源端子とは、CMOSトランジスタMnのソースに接続される端子である。本例のCMOSインバータ55の正側電源端子は、入力電圧Vinが入力される入力電圧端子として機能する。また、CMOSインバータ55の入力端子には、上側基準電圧VrefHおよび下側基準電圧VrefLが入力される。上述したように、CMOSインバータ55の入力端子とは、CMOSトランジスタ(Mp、Mn)の各ゲートに接続される端子を指す。本例のCMOSインバータ55の入力端子は、基準電圧が入力される基準電圧端子として機能する。
出力回路56は、CMOSインバータ55が出力した出力電圧Voutiに応じた電圧Voutcを出力する。例えば出力回路56は、CMOSインバータ55と多段接続されるCMOSインバータ回路を有してよく、その他の一般的な出力用回路を有してもよい。例えば出力回路56は、CMOSインバータ55の出力電圧Voutiを出力するか否かを切り替えるPMOSスイッチを有してよく、CMOSインバータ55の出力電圧Voutiに応じて動作するソースを接地電位に接続したNMOS回路を有してもよい。また、出力回路56は、複数種類の出力用回路、および、それぞれの出力用回路に対応する出力端子を有してよい。
CMOSインバータ55が接地電位を出力するか、または、入力電圧Vinに略等しい電圧を出力するかは、入力電圧Vinおよび基準電圧との差分が、CMOSインバータ55におけるPMOSトランジスタMpの閾値以上か否かにより定まる。CMOSインバータ55の出力が反転する動作点(目標電圧)は、基準電圧により調整することができる。本例では、出力回路56の出力に応じて、電圧選択部40が基準電圧VrefHおよびVrefLのいずれかを選択することで、出力回路56の出力に応じて目標電圧を変更することができる。これにより、切替制御回路340は、図7に示したようにヒステリシス動作する。
切替制御回路340が動作すべき目標電圧に対して、どのような基準電圧をコンパレータ50に入力すべきかは、コンパレータ50に含まれるCMOSインバータ55の特性により定まる。ただし、CMOSインバータ55の特性はばらつきを有するので、切替制御回路340が目標電圧で精度よく動作するためには、CMOSインバータ55の特性のばらつき等を考慮した基準電圧を用いることが好ましい。
図9は、切替制御回路340の基準電圧を設定する構成の一例を示す。本例の切替制御回路340は、設定される目標電圧でコンパレータ50を動作させるための基準電圧を検出する基準電圧検出モード、検出した基準電圧を基準電圧生成部20に出力させるべく基準電圧生成部20を設定する基準電圧設定モード、および、設定した基準電圧を用いて入力電圧Vinと目標電圧とを比較する実動作モードの3つの動作モードを有する。
また、切替制御回路340は、図3に示した構成に加え、モード選択部80、テスト回路70および電圧計75を更に備える。また、切替制御回路340は、切替制御回路340の内部と外部とを電気的に接続する各端子VPP、DATA、SCLK、PULSE、GND、VIN、VREF、IREF、VMON、OUTを有する。なお、Vref端子およびIREF端子は同一端子であってよい。
モード選択部80は、切替制御回路340の動作モードを選択する。モード選択部80は、VPP端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部80は、選択した動作モードに応じて、電圧選択部40、上側基準電圧生成部25および下側基準電圧生成部26を制御する。
実動作モードにおいて、モード選択部80は、コンパレータ50の出力状態を示す信号に基づいて電圧選択部40に基準電圧を選択させる。これにより、図7に示したヒステリシス動作を実現する。テスト回路70は、カレントミラー71およびアンプ回路72を有する。テスト回路70は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部40は、上側基準電圧生成部25が出力する上側基準電圧VrefH、下側基準電圧生成部26が出力する下側基準電圧VrefL、および、VREF端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択して、コンパレータ50に入力する。
まず、基準電圧検出モードにおける切替制御回路340の動作を説明する。図9において、主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部80は、基準電圧検出モードを選択した場合、電圧選択部40にVREF端子から出力される設定電圧Vrefを選択させる。基準電圧検出モードにおいては、VREF端子には、徐々にレベルが変化する設定電圧が入力される。電圧選択部40は、徐々に変化する設定電圧Vrefを選択して、CMOSインバータ55の入力端子に入力する。
また、基準電圧検出モードにおいては、VIN端子からコンパレータ50に、切替制御回路340が動作する目標電圧が入力される。本例では、ヒステリシス動作すべく、切替制御回路340は第1目標電圧V1および第2目標電圧V2の2つの目標電圧で動作する。この場合、VIN端子には、第1目標電圧V1および第2目標電圧V2が順番に入力される。VIN端子は、コンパレータ50の電源端子に接続される。
コンパレータ50は、入力された設定電圧Vrefおよび目標電圧に応じて動作する。設定電圧Vrefが徐々に変化するので、設定電圧Vrefおよび目標電圧の差分が所定値以上となった場合に、コンパレータ50の出力状態が遷移する。コンパレータ50の出力端子は、OUT端子に接続される。コンパレータの出力状態が遷移したときの設定電圧Vrefのレベルが、当該目標電圧に対応する基準電圧のレベルとなる。コンパレータ50の出力状態は、OUT端子に接続される外部機器が監視してよく、電圧計75等の切替制御回路340の内部回路が監視してもよい。
図10は、基準電圧検出モードにおける基準電圧(VrefH、VrefL)の検出方法の概要を示す。縦軸は、VIN端子から入力される入力電圧Vin、CMOSインバータ55の入力端子に入力される設定電圧Vrefおよび基準電圧(VrefH、VrefL)の電圧レベル[V]を示しており、横軸は時刻tを示す。
VIN端子に入力される目標電圧は、時刻の経過に伴い徐々に増加して、予め定められた目標電圧に到達すると一定に保持される。設定電圧Vrefは、予測される上側基準電圧VrefHよりも予め定められた値だけ大きい初期値まで、目標電圧と共に増加する。設定電圧Vrefが初期値になった後、設定電圧Vrefを徐々に変化(本例では減少)させて、CMOSインバータ55の出力が反転するときの設定電圧Vrefを検出する。検出された設定電圧Vrefは、入力されている目標電圧に対する基準電圧となる。このような処理を、第1目標電圧V1および第2目標電圧V2の双方に対して行い、それぞれに対応する基準電圧VrefHおよびVrefLを検出する。モード選択部80は、検出した設定電圧に基づいて、基準電圧生成部20を設定する。なお、入力電圧Vinおよび設定電圧の変化の態様は、図10に示した例に限定されない。入力電圧Vinが目標電圧に達した後で、コンパレータ50の出力状態が遷移するように設定電圧を変化させればよい。
図11は、本実施形態に係る基準電圧生成部20の備える基本回路を示す。上側基準電圧生成部25および下側基準電圧生成部26は、それぞれ基準電圧生成部20と同一の回路を有してよい。本実施形態に係る基準電圧生成部20は、図11(b)に示すように、エンハンスメント状態とディプレッション状態の2状態にすることができる素子を利用して、基準電圧を生成する。
図11(a)は、ディプレッション型MOSトランジスタM1とエンハンスメント型MOSトランジスタM2で構成される基準電圧生成部20を示す。図11(a)の各MOSトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型およびエンハンスメント型として機能する。
図11(b)は、ディプレッション型として機能させる第1MOSトランジスタM1と、エンハンスメント型として機能させる第2MOSトランジスタM2とを有する基準電圧生成部20を示す。第1MOSトランジスタM1と第2MOSトランジスタM2は、フローティングゲートおよびコントロールゲートをそれぞれ有する。本例の第1MOSトランジスタM1および第2MOSトランジスタM2は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負および電荷量を指す。本例では、第1MOSトランジスタM1および第2MOSトランジスタM2の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのMOSトランジスタは、ディプレッション型またはエンハンスメント型として機能する。
第1MOSトランジスタM1は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第1MOSトランジスタM1は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。
第2MOSトランジスタM2は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第2MOSトランジスタM2のドレイン端子は、第1MOSトランジスタM1のソース端子に接続される。第2MOSトランジスタM2は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部20は、第1MOSトランジスタM1および第2MOSトランジスタM2の接続点から基準電圧を出力する。
図11(b)に示した基準電圧生成部20は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部20は、第1MOSトランジスタM1および第2MOSトランジスタM2の接続点から出力される基準電圧を調整できる。モード選択部80は、第1MOSトランジスタM1および第2MOSトランジスタM2のフローティングゲートが保存する電荷の状態を制御することで、基準電圧を調整する。
図12は、トンネル酸化膜を備える不揮発性記憶素子90を示す。不揮発性記憶素子90は、基板91、トンネル酸化膜94、フローティングゲート95、絶縁膜96およびコントロールゲート97を備える。
不揮発性記憶素子90は、フローティングゲート95を有することにより、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子である。本例の基板91は、p型基板で構成される。基板91は、ソース領域92およびドレイン領域93を有する。ソース領域92およびドレイン領域93は、イオン注入等の一般的なCMOSプロセスを用いて形成される。基板91上には、トンネル酸化膜94、フローティングゲート95、絶縁膜96およびコントロールゲート97の順に積層して形成される。
コントロールゲート97は、不揮発性記憶素子90のゲート端子に印加された電圧により、ソース領域92とドレイン領域93との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子90は、ソース領域92とドレイン領域93との間に流れる電流をオンオフする。
絶縁膜96は、フローティングゲート95とコントロールゲート97との間を絶縁する。絶縁膜96は、CMOSプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート95に蓄積された電荷の状態は、コントロールゲート97に印加された電圧に応じて変化する。例えば、コントロールゲート97に印加された電圧に応じて、フローティングゲート95に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子90の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。
トンネル酸化膜94は、通常、基板91とフローティングゲート95との間を絶縁する。しかし、トンネル酸化膜94は、コントロールゲート97に予め定められた値以上の電圧が印加されると、FNトンネリング(ファウラーノルドハイム トンネリング)により導通状態となる。FNトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート95は、FNトンネリングによりソース領域92から電子が注入され、または、電子を放出する。これにより、フローティングゲート95が保存する電荷の状態が制御される。
図13は、基準電圧生成部20の回路構成の一例を示す。基準電圧生成部20が、基準電圧を出力している状態において、スイッチ(SW)は以下のように制御される。
SWl:VDD(VIN)
SW2:VSS
SW3、SW4:OPEN
SW5、SW6、SW7、SW8:SHORT(接続)
SW9、SW10:任意
基準電圧生成部20は、スイッチが図13のように制御された状態において、第1MOSトランジスタMlがディプレッション状態、第2MOSトランジスタM2がエンハンスメント状態のとき、基準電圧が生成される。なお、VDD端子は、上側基準電圧生成部25および下側基準電圧生成部26としては、電源電圧を印加する端子として機能する。一方で、VDD端子には、切替制御回路340のVIN端子から入力される電圧が入力されるので、切替制御回路340のVIN端子に対応する。
より具体的には、基準電圧生成部20は、コントロールゲートおよびフローティングゲートを有して、ディプレッション型として機能する第1MOSトランジスタMlを備える。また、基準電圧生成部20は、コントロールゲートおよびフローティングゲートを有して、エンハンスメント型として機能する第2書込MOSトランジスタM2を備える。第2書込MOSトランジスタM2は、第1MOSトランジスタMlと直列に接続される。第1MOSトランジスタMlおよび第2書込MOSトランジスタM2は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部20は、第1MOSトランジスタMlおよび第2書込MOSトランジスタM2の接続点から基準電圧を出力する。
図14は、基準電圧生成部20の回路構成の一例を示す。上側基準電圧生成部25および下側基準電圧生成部26は、それぞれ図14に示す基準電圧生成部20と同一の回路を有してよい。基準電圧生成部20は、トンネル酸化膜を有する第1書込MOSトランジスタM1wおよびトンネル酸化膜を有さない第1出力MOSトランジスタM1r、ならびに、トンネル酸化膜を有する第2書込MOSトランジスタM2wおよびトンネル酸化膜を有さない第2出力MOSトランジスタM2rを含む。
第1書込MOSトランジスタM1w、および、第1出力MOSトランジスタM1rは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第1書込MOSトランジスタM1wのフローティングゲートおよびコントロールゲートは、第1出力MOSトランジスタM1rのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
第1書込MOSトランジスタM1wのソース端子は、第2書込MOSトランジスタM2wのドレイン端子に接続される。図13に示した構成と同様に、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチSW1は、第1書込MOSトランジスタM1wのドレイン端子に、電圧VPPを印加するか、接地電位等の電圧VSSを印加するかを選択する。スイッチSW2は、第2書込MOSトランジスタM2wのソース端子に、電圧VPPを印加するか、接地電位等の電圧VSSを印加するかを選択する。
第1出力MOSトランジスタM1rのドレイン端子には、所定の電圧VDDが印加される。第1出力MOSトランジスタM1rのソース端子は、第2出力MOSトランジスタM2rのドレイン端子に接続される。当該接続点における電圧が、基準電圧として出力される。第2出力MOSトランジスタM2rのソース端子には、電圧VSSが印加される。
第2書込MOSトランジスタM2wおよび第2出力MOSトランジスタM2rは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第2書込MOSトランジスタM2wのフローティングゲートおよびコントロールゲートは、第2出力MOSトランジスタM2rのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Vthを制御することができる。そして、上述したように、2つの第1MOSトランジスタM1w、rのフローティングゲートおよびコントロールゲートが互いに電気的に接続されるので、第1出力MOSトランジスタM1rは、第1書込MOSトランジスタM1wと同一の閾値電圧Vthを有する。また、第2出力MOSトランジスタM2rも同様に、第2書込MOSトランジスタM2wと同一の閾値電圧Vthを有する。
なお、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rは、トンネル酸化膜を有していないので、電源電圧VDDを印加し続けた場合においても、不揮発性記憶素子のトンネル酸化膜から電子がリークするディスターブによる閾値電圧Vthの変動がない。このため、基準電圧を精度よく生成できる。また、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rは、基準電圧生成部20において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧に影響せず、基準電圧を精度よく生成できる。
図15は、基準電圧の設定方法の一例を示すフロー図である。ステップS100において、CMOSインバータ55の電源端子に入力される目標電圧を予め定められた値に設定する。
基準電圧検出モードでは、コンパレータ50が目標電圧に応じて動作するためにCMOSインバータ55の入力端子に入力されるべき電圧を検出する。ステップS200において、図10において説明したように、ステップS100で設定した目標電圧に対応する基準電圧(VrefH、VrefL)を検出する。検出された基準電圧(VrefH、VrefL)は、切替制御回路340の外部機器に記憶される。検出された基準電圧(VrefH、VrefL)は、切替制御回路340の内部に記憶されてもよい。
基準電圧設定モードでは、ステップS200において検出した基準電圧(VrefH、VrefL)を基準電圧生成部20に設定する。基準電圧設定モードを実行するステップS300は、ステップS310〜ステップS330を有する。なお、それぞれの目標電圧に対してステップS300の処理を行う。設定された目標電圧は、CMOSインバータ55の電源端子に入力される。
ステップS310において、第1書込MOSトランジスタM1wのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップS310における基準状態は、第1MOSトランジスタM1w、rの閾値電圧を十分高くして、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態(すなわち、フローティングゲートにおける電荷量が略零の状態)を指してもよい。ステップS310では、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする。
ステップS320において、第2出力MOSトランジスタM2rにカレントミラー71が生成した調整用電流を印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第2書込MOSトランジスタM2wの閾値電圧を正方向に変動させる。これにより、2つの第2MOSトランジスタM2を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第2出力MOSトランジスタM2rに流れるべき電流と略等しい電流が与えられてよい。ステップS320においては、基準電圧生成部20から出力される基準電圧が、目標電圧に対してステップS200で検出した基準電圧と略等しくなるまで、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。
次に、ステップS330において、第2出力MOSトランジスタM2rにカレントミラー71が生成した調整用電流を印加しない状態で、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第1書込MOSトランジスタM1wの閾値電圧を負方向に変動させる。これにより、2つの第1MOSトランジスタM1を所定のディプレッション状態に設定する。ステップS330においても、基準電圧生成部20から出力される基準電圧が、目標電圧に対してステップS200で検出した基準電圧と略等しくなるまで、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。このような処理を、上側基準電圧生成部25および下側基準電圧生成部26に対して行う。これにより、ステップS200で検出した基準電圧と等しい電圧を、上側基準電圧生成部25および下側基準電圧生成部26に出力させることができる。ステップS300では、上側基準電圧VrefHを下側基準電圧VrefLよりも先に設定しても、下側基準電圧VrefLを先に設定してもどちらでも構わない。
図16は、基準電圧の設定方法を説明するための図である。図16(a)は、エンハンスメント型として機能させる第2MOSトランジスタM2w、rの設定方法を示す。初めに、第1書込MOSトランジスタMlwのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第1書込MOSトランジスタMlwの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチSW1およびSW9を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第2MOSトランジスタM2w、rを設定するときに、第1MOSトランジスタMlw、rに電流が流れないようにする。
次に、第2出力MOSトランジスタM2rに、調整用電流Irefを印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部20が出力する基準電圧が所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
図16(b)は、ディプレッション型として機能させる第1MOSトランジスタM1w、rの設定方法を示す。第1MOSトランジスタM1w、rを設定する場合、調整用電流Irefを止める。そして、第2出力MOSトランジスタM2rに流れる電流が、調整用電流Irefと略同一となるように、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第2出力MOSトランジスタM2rに流れる電流を検出する代わりに、基準電圧生成部20が出力する基準電圧が、上述した所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
図17は、不揮発性記憶素子90の設定方法を示す。不揮発性記憶素子90は、上述した第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wに対応する。不揮発性記憶素子90は、コントロールゲートおよびフローティングゲートを有するNMOSタイプの素子である。不揮発性記憶素子90は、FNトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。
図17(a)は、不揮発性記憶素子90の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図17(b)は、不揮発性記憶素子90の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子90の閾値電圧を制御する。
閾値電圧を正方向に変動させる場合、図17(a)に示すように、コントロールゲート端子に電圧VPPを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子90のフローティングゲートには、FNトンネリングにより電子が注入され、不揮発性記憶素子90の閾値電圧Vthが上がる。なお、電圧VPPは、不揮発性記憶素子90のトンネル酸化膜においてFNトンネリングするために必要な電圧である。
閾値電圧を正方向に変動させる場合、図17(b)に示すように、コントロールゲート端子を接地して、ソース端子に電圧VPPを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子90は、FNトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子90の閾値電圧Vthが下がる。図17(a)および(b)において説明した動作を組み合わせることで、不揮発性記憶素子90の閾値電圧を所定の電圧に調整することができる。上述したように、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wの閾値電圧を調整すれば、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rの閾値電圧も同様に調整される。
図18は、基準電圧設定モードにおける切替制御回路340の動作の一例を示す。本例の切替制御回路340は、上側基準電圧生成部25の第2書込MOSトランジスタM2wへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。
モード選択部80は、上側基準電圧生成部25の第2書込MOSトランジスタM2wに制御パルスを印加する。モード選択部80は、電圧選択部40に、Vref端子を選択させる。この場合、Vref端子には、外部から電圧が入力されない。カレントミラー71は、外部電流IREFに基づいて、外部電流IREFよりも小さな調整用電流Irefを生成して、上側基準電圧生成部25に出力する。例えばカレントミラー71は、外部電流IREFの1/n倍(ただしn>1)の大きさの調整用電流Irefを生成する。これにより、微小な調整用電流Irefを精度よく生成できる。なお、切替制御回路340がカレントミラー71を有さない場合、切替制御回路340の外部から微小な調整用電流Irefを入力してもよい。
アンプ回路72は、電圧選択部40を介して上側基準電圧生成部25の出力を受け取り、当該出力を増幅した信号をVMON端子に出力する。電圧計75には、アンプ回路72が出力した増幅信号が入力される。これにより、VMON端子に接続される計測機器における信号対雑音比を向上させる。電圧計75は、アンプ回路72が出力した増幅信号の電圧を検出する。また、切替制御回路340の外部に電圧計75が設けられてもよい。モード選択部80は、アンプ回路72が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、上側基準電圧生成部25の第2書込MOSトランジスタM2wに制御パルスを印加する。
本例の上側基準電圧生成部25は、後述する調整シーケンス(1)から(5)を用いて、上側基準電圧VrefHが設定される。また、下側基準電圧生成部26に基準電圧VrefLが設定される場合も本例の上側基準電圧生成部25と同様の構成で設定される。
図19は、第2書込MOSトランジスタM2wへの書き込み動作の一例を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第2書込MOSトランジスタM2wには、モード選択部80から制御パルスが入力される。
まず、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20が出力する電圧をモニターしたモニター電圧Vmonは増加する。制御パルスは、基準電圧生成部20のモニター電圧Vmonが、設定すべき終了電圧よりも十分大きくなるまで第2書込MOSトランジスタM2wのコントロールゲートに印加される。
次に、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは低下する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧に徐々に近づくように印加される。
制御パルスは、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス1回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部80は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。なお、モード選択部80は、第2制御パルスが印加されて、モニター電圧Vmonが終了電圧よりも小さくなった場合、第1制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Vmonを終了電圧に近づけられる。このような処理を、モニター電圧Vmonと終了電圧との差が許容範囲となるまで続行する。
なお、モード選択部80は、VPP端子、DATA端子、SCLK端子およびPULSE端子に接続される。モード選択部80は、VPP端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部80は、PULSE端子から入力される周期信号により、制御パルスのパルス幅を制御する。SCLK端子は、モード選択部80の動作クロックとなるクロック信号をモード選択部80に出力する。DATA端子は、テストモードに関するデータ信号をモード選択部80に出力する。
図20は、基準電圧設定モードにおける切替制御回路340の動作の一例を示す。本例の切替制御回路340は、上側基準電圧生成部25の第1書込MOSトランジスタM1wへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。
第1書込MOSトランジスタM1wへの書き込みは、図18で示した第2書込MOSトランジスタM2wへの書き込みを行う場合と、上側基準電圧生成部25にカレントミラー71の出力が入力されない点で異なる。その他の構成は、基本的に図18の場合と同一である。
図21は、第1書込MOSトランジスタM1wへの書き込み動作を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第1書込MOSトランジスタM1wには、モード選択部80から制御パルスが入力される。
まず、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20のモニター電圧Vmonは低下する。第1制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧よりも十分小さくなるまで第1書込MOSトランジスタM1wのコントロールゲートに印加される。
次に、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは増加する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonを終了電圧に徐々に近づくように調整される。
第1書込MOSトランジスタM1wへの書き込み動作の場合も、モード選択部80は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Vmonが終了電圧と略一致した場合に終了する。モニター電圧Vmonが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。
図22は、本実施形態に係る基準電圧生成部20の回路構成の一例を示す。各構成は、図14に示した基準電圧生成部20の回路構成と同一である。実動作モードにおいて基準電圧生成部20が基準電圧を出力している状態では、図22に示すようにスイッチは以下のように制御される。
SWl:VSS
SW2:VSS
SW3、SW4:OPEN
SW5、SW7:SHORT(接続)
SW9、SW10:任意
基準電圧生成部20は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第1MOSトランジスタM1w、r、および、エンハンスメント状態に設定された第2MOSトランジスタM2w、rを用いて、基準電圧を生成する。
基準電圧生成部20の出力する基準電圧は、調整シーケンス(1)から(5)を用いて調整される。
<調整シーケンス(1)>
図23は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第1MOSトランジスタM1wのコントロールゲートに制御パルスを印加することで、第1MOSトランジスタM1w、rのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第1MOSトランジスタM1w、rの閾値電圧が、基準電圧生成部20に設定すべき基準電圧よりも十分高くなるように制御する。調整シーケンス(1)において、スイッチは以下のように制御される。これにより、第1MOSトランジスタM1から第2MOSトランジスタM2に電流が流れない状態にする。
SWl:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5、SW7:OPEN
SW9:VPP
SW10:任意
<調整シーケンス(2)>
図24は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加することで、第2MOSトランジスタM2w、rを、図19において説明した初期状態に設定する。調整シーケンス(2)において、スイッチは以下のように制御される。
SWl:VSS
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:VPP
<確認シーケンス>
なお、調整シーケンス(2)および後述する調整シーケンス(3)における第2MOSトランジスタM2w、rの状態は、基準電圧生成部20が出力する基準電圧をモニタすることで判別できる。
図25は、基準電圧生成部20の回路構成の一例を示す。本例の切替制御回路340は、第2出力MOSトランジスタM2rに調整用電流Irefを流すことにより、基準電圧生成部20が出力する基準電圧を確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
SWl、SW2:VSS
SW3、SW4、SW5:OPEN
SW7:SHORT
SW9、SW10:任意
図26は、調整シーケンス(2)における、第1制御パルスの書き込み時間に対する閾値電圧Vthの変化量を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は第2MOSトランジスタM2w、rに対する第1制御パルスの書き込み時間を示す。
第2MOSトランジスタM2w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図26に示すように経時的に変化する。モード選択部80は、図19において説明した初期状態になるまで、第1制御パルスを生成する。
<調整シーケンス(3)>
図27は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加することで、図19において説明したように、基準電圧生成部20が出力する基準電圧を所定の終了電圧に近づける。調整シーケンス(3)においては、調整用電流Irefを第2出力MOSトランジスタM2rに流しながら、第2制御パルスを印加する。調整シーケンス(3)において、スイッチは以下のように制御される。基準電圧が予め定められた電圧より下がりすぎた場合は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、基準電圧を増大させてよい。
SWl:VSS
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:VSS
図28は、調整シーケンス(2)および(3)における閾値電圧Vthの変化を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は時間を示す。
図27に係る構成では、第2MOSトランジスタM2w、rの閾値電圧Vthが、図28の調整シーケンス(3)に示すように、第2制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第2MOSトランジスタM2w、rの閾値電圧Vthを基準電圧となるように調整する。
図29は、調整シーケンス(3)と確認シーケンスを交互に行う場合の、閾値電圧Vthの変化を示す。確認シーケンスでは、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部80は、調整シーケンス(3)において生成する第2制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。
調整シーケンス(3)は、基準電圧生成部20が出力する基準電圧が予め定められた値になると終了する。これにより、第2MOSトランジスタM2w、rの調整は終了する。次に、第1MOSトランジスタM1w、rを調整する。
<調整シーケンス(4)>
図30は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加することで、第1MOSトランジスタM1w、rを、図21において説明した初期状態に設定する。調整シーケンス(4)において、スイッチは以下のように制御される。
SWl:VPP
SW2:VSS
SW3:SHORT
SW4、SW5、SW7:OPEN
SW9:VSS
SW10:任意
<調整シーケンス(5)>
図31は、基準電圧生成部20の回路構成の一例を示す。モード選択部80は、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加することで、図29において説明したように、基準電圧生成部20が出力する基準電圧を所定の終了電圧に近づける。なお、調整シーケンス(4)および(5)においては、外部から調整用電流Irefが印加されない。ただし、第1MOSトランジスタM1w、rが、調整用電流Irefに対応する電流を生成する。調整シーケンス(5)において、スイッチは以下のように制御される。
SWl、SW2:VSS
SW3、SW4:OPEN
SW5、SW7:SHORT
SW9、SW10:任意
図32は、調整シーケンス(4)および(5)における閾値電圧Vthの変化を示す。縦軸は第1MOSトランジスタM1w、rの閾値電圧Vthを、横軸は時間を示す。調整シーケンス(4)において、第1MOSトランジスタM1w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図32に示すように経時的に減少する。モード選択部80は、図21において説明した初期状態になるまで、第1制御パルスを生成する。
調整シーケンス(5)では、第1MOSトランジスタM1w、rの閾値電圧Vthが、第2制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第1MOSトランジスタM1w、rの閾値電圧Vthを基準電圧となるように調整する。確認シーケンスでは、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部80は、調整シーケンス(5)において生成する第2制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。
調整シーケンス(5)は、基準電圧生成部20が出力する基準電圧が予め定められた値になると終了する。これにより、第1MOSトランジスタM1w、rの調整は終了し、基準電圧生成部20の調整が終了する。なお、調整シーケンス(4)および(5)における基準電圧を確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図14に示した例と同様に制御される。
図33は、カレントミラー71の接続例を示す図である。本例のモード選択部80は、ゲート制御部として動作する書き込み回路85を備える。書き込み回路85は、図13から図32に関連して説明したスイッチSW1からSW10を制御することで、基準電圧生成部20の第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを入力する。
カレントミラー71は、基準電圧設定モードにおいて、切替制御回路340の外部から入力された外部電流IREFに基づいて、外部電流IREFよりも小さい調整用電流Irefを生成する。例えば、カレントミラー71は、切替制御回路340の外部から入力された外部電流IREFに基づいて、n分の1の大きさの調整用電流Irefを生成する。本例のカレントミラー71は、第1出力MOSトランジスタM1rと共通の外部端子に接続される。カレントミラー71は、当該外部端子から入力される外部電流IREFに基づいて、外部電流IREFより小さい微小な調整用電流Irefを生成する。
また、カレントミラー71と、基準電圧生成部20の出力端子との間には、スイッチSW0が設けられる。各調整シーケンスに応じて、モード選択部80は、スイッチSW0を制御する。例えば、調整シーケンス(3)においては、モード選択部80は、スイッチSW0をオンにする。また、調整シーケンス(4)、(5)においては、モード選択部80は、スイッチSW0をオフにして、第2出力MOSトランジスタM2rに流れる調整用電流Irefを遮断する。
本例の基準電圧の設定方法は、調整シーケンス(1)において第1MOSトランジスタM1w、rのフローティングゲートに蓄積された電荷が基準状態で、調整シーケンス(3)において第2出力MOSトランジスタM2rに調整用電流Irefが入力される。そのため、第2出力MOSトランジスタM2rに調整用電流Irefが流れる場合に、第1出力MOSトランジスタM1rから第2出力MOSトランジスタM2rに電流が流れない。このため、第2MOSトランジスタM2w、rの設定精度が向上する。よって、第1出力MOSトランジスタM1rのドレイン端に、ディプレッション型MOSトランジスタM1rに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。
図34は、実動作モードにおける切替制御回路340の構成の一例を示す。切替制御回路340は、モード選択部80が実動作モードを選択した場合、VIN端子、OUT端子、GND端子を使用する。切替制御回路340は、VIN端子から入力された電圧が予め定められた目標電圧以上か否かを検出して、OUT端子に出力する。
上側基準電圧生成部25は、上側基準電圧VrefHを出力する。また、下側基準電圧生成部26は、下側基準電圧VrefLを出力する。コンパレータ50には、基準電圧(VrefH、VrefL)および入力電圧Vinが入力される。コンパレータ50は、OUT端子に基準電圧(VrefH、VrefL)および入力電圧Vinに応じた信号を出力する。
電圧選択部40は、コンパレータ50の出力に応じて、基準電圧(VrefH、VrefL)を選択する。電圧選択部40は、選択した基準電圧(VrefH、VrefL)をコンパレータ50に入力する。これにより、CMOSインバータ55の目標電圧は、ヒステリシス動作すべくコンパレータ50の出力に応じて変更される。
図35は、基準電圧生成部20における第1MOSトランジスタM1および第2MOSトランジスタM2の他の接続例を示す。なお、図35(a)の第1MOSトランジスタM1および第2MOSトランジスタM2は、図11(a)の第1MOSトランジスタM1および第2MOSトランジスタM2と同様の素子である。図35(b)の第1MOSトランジスタM1および第2MOSトランジスタM2は、図11(b)の第1MOSトランジスタM1および第2MOSトランジスタM2と同様の不揮発性記憶素子である。
本例においては、第1MOSトランジスタM1のゲートが第2MOSトランジスタM2のソースに接続される。また、第1MOSトランジスタM1のソース、第2MOSトランジスタM2のドレイン、および、第2MOSトランジスタM2のゲートは互いに接続される。基準電圧生成部20は、当該接続点から、基準電圧を出力する。
図14に示した構成において、書込側および出力側の第1MOSトランジスタM1および第2MOSトランジスタM2は、図35における第1MOSトランジスタM1および第2MOSトランジスタM2と同一の接続を有してよい。この場合であっても、図9から図34において説明した方法と同様の方法で、書込側および出力側の第1MOSトランジスタM1および第2MOSトランジスタM2を設定することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。