JP3783910B2 - 基準電圧源用半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、トランジスタで構成される基準電圧源に関し、特に、PDA(Personal Digital Assistant)等の携帯情報機器、PDC(Personal Digital Cellular)やPHS(Personal Handyphone System)等の携帯電話、もしくはMD(Mini Disc)プレーヤ等の携帯型オーディオ機器に代表される携帯機器に実装される基準電圧源用半導体装置、または携帯機器に利用されているリチウムイオン電池を過充電、過放電、過電流から保護する保護IC(集積回路)に内蔵される過充電、過放電、過電流を検知する回路に用いられる基準電圧を発生するための基準電圧源用半導体装置に関する。
【0002】
【従来の技術】
従来この種の基準電圧源用半導体装置としては、例えば、特開平1−217611号公報(第1従来技術、図8参照)に示すようなものがある。
【0003】
すなわち、第1従来技術は、複数のMOSトランジスタ3A〜14Aの直列回路を高抵抗2Aを介して直流電源1Aに接続し、その直列回路の両端に生じる電圧降下から定電圧を得るように構成され、更に、開閉動作がプログラミング可能な複数の開閉素子15A〜19Aを備え、その開閉素子15A〜19Aの一端がMOSトランジスタ3A〜7Aの各接続点に各々接続されると共に、他端が相互に短絡され、その短絡部から定電圧出力を得るように構成されていた。
【0004】
また他の基準電圧源用半導体装置としては、例えば、特開平6−230836号公報(第2従来技術、図9参照)に示すようなものがある。
【0005】
すなわち、第2従来技術は、コレクタおよびベースが電流源1Bに接続された第1のトランジスタ2Bと、コレクタが第1のトランジスタ2Bのエミッタに接続された第2のトランジスタ3Bと、第1のトランジスタ2Bのベースと第2のトランジスタ3Bのベースとの間に接続された第1の抵抗素子4Bと、第2のトランジスタ3Bのベースおよびエミッタ間に接続された第2の抵抗素子5Bとにより構成し、第1および第2のトランジスタ2B,3Bのエミッタサイズと第1および第2の抵抗素子4B,5Bの抵抗値を適切な値に設定することにより、出力電圧V0の温度依存性をなくすように構成されていた。これにより、簡単な構成で、設定電圧に対して温度による変動が小さく、多少の電流変動に対しても安定な定電圧回路を実現している。
【0006】
【発明が解決しようとする課題】
しかしながら、このような第1従来技術または第2従来技術の基準電圧源用半導体装置では、製造プロセスバラツキ、特にゲートの膜厚やドーズ量のバラツキに起因して、基準電圧の温度特性のバラツキが大きくなってしまうという問題点があった。このため、基準電圧源用半導体装置の出力電圧(基準電圧)を利用するような電圧検出器、レギュレータなどでも、基準電圧に関する温度特性補償が難しいという技術的課題があった。
【0007】
また、温度補償範囲で良好な動作を確保できる基準電圧源用半導体装置の歩留まりは、前述の製造プロセスバラツキに起因して低下してしまう可能性があるという問題点もあった。
【0008】
本発明は、このような従来の問題点を解決することを課題としており、特に、後工程としてのレーザートリミングによって簡単に基準電圧源を構成するトランジスタのゲートサイズ(ゲート幅もしくはゲート長)を微調整することにより、基準電圧の温度特性補償の向上を図り、更に、基準電圧源用半導体装置の歩留まり向上を図ることを目的としている。
【0009】
【課題を解決するための手段】
上記課題を解決するためになされた請求項1に記載の発明は、ドレインが負荷回路を介して第1電源電圧入力端子(V DD )に接続され、ソースが共通接続されて定電流回路を介して第2電源電圧入力端子(V SS )に接続されたデプレッション型Nチャネル電界効果トランジスタ(Q 3 )とエンハンスメント型Nチャネル電界効果トランジスタ(Q 4 )を具備し、前記デプレッション型Nチャネル電界効果トランジスタと前記エンハンスメント型Nチャネル電界効果トランジスタのそれぞれのドレインから取り出した電位に基づいて基準電圧(V ref )を生成して基準電圧出力ラインを介して出力する基準電圧源用半導体装置であって、前記デプレッション型Nチャネル電界効果トランジスタのドレイン側に、該デプレッション型Nチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第1の温度特性補正回路(22)を設け、前記エンハンスメント型Nチャネル電界効果トランジスタのドレイン側に、該エンハンスメント型Nチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第2の温度特性補正回路(24)を設けたことを特徴とする基準電圧源用半導体装置である。
【0011】
請求項1記載の発明によれば、デプレッション型Nチャネル電界効果トランジスタの実効的なゲートサイズを調整でき、デプレッション型Nチャネル電界効果トランジスタの閾値電圧の温度特性を調節することができる。
【0012】
また、エンハンスメント型Nチャネル電界効果トランジスタの実効的なゲートサイズを調整でき、エンハンスメント型Nチャネル電界効果トランジスタの閾値電圧の温度特性を調節することができる。
【0013】
このように、デプレッション型Nチャネル電界効果トランジスタの閾値電圧の温度特性とエンハンスメント型Nチャネル電界効果トランジスタの閾値電圧の温度特性とを各々独立に調整することにより、これらの線形関数で定義される基準電圧の温度特性を所定の基準範囲内に調整することができるようになる。
【0014】
請求項2記載の発明は、請求項1記載の基準電圧源用半導体装置において、第1の温度特性補正回路(12,22)は、少なくとも1つ以上の温度調整用デプレッション型Nチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも1段以上直列に接続されて構成される。
【0015】
また、第2の温度特性補正回路(14,24)は、少なくとも1つ以上の温度調整用エンハンスメント型Nチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも1段以上直列に接続されて構成され、前記レーザートリミング用のヒューズが選択的にレーザトリミング(切断)されることを特徴とする基準電圧源用半導体装置である。
【0016】
基準電圧源用半導体装置から出力される基準電圧の温度特性は、デプレッション型Nチャネル電界効果トランジスタの閾値電圧とエンハンスメント型Nチャネル電界効果トランジスタの閾値電圧との線形関数で定義できる。
【0017】
このため、後工程のレーザートリミングにおいて、第1の温度特性補正回路内の各段のヒューズを選択的にレーザートリミングし、また第2の温度特性補正回路内の各段のヒューズを選択的に後工程でレーザートリミングすることにより、簡単に基準電圧源用半導体装置の実効的なゲートサイズ(ゲート幅もしくはゲート長)を微調整できるようになる。
【0018】
その結果、デプレッション型Nチャネル電界効果トランジスタやエンハンスメント型Nチャネル電界効果トランジスタの製造プロセスバラツキを補正できるようになり、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【0019】
請求項3記載の発明は、請求項2記載の基準電圧源用半導体装置において、前記直列に接続された各調整回路を構成する温度調整用デプレッション型Nチャネル電界効果トランジスタの個数を2n個(但し、nは各段ごとに異なる整数0,1,2,3,・・)とし、また、前記直列に接続された各調整回路を構成する温度調整用エンハンスメント型Nチャネル電界効果トランジスタの個数を2m個(但し、mは各段ごとに異なる整数0,1,2,3,・・)としたことを特徴とする基準電圧源用半導体装置である。
【0020】
請求項3記載の発明によれば、温度調整用のトランジスタの数を各段毎に異なる2のべき乗にしたため、各段温度特性補正回路内の各段ヒューズを選択的に後工程でレーザートリミングすることにより温度特性の補正を系統的にかつ正確に行なうことが可能になる。
【0021】
【発明の実施の形態】
以下、図面に基づき、本発明の一実施形態を説明する。
【0022】
初めに、基準電圧源用半導体装置の回路構成を説明する。図2は、図1の基準電圧源用半導体装置10の動作原理を説明するための回路図である。
【0023】
図2に示す基準電圧源用半導体装置20は、後述する基準電圧源用半導体装置10(図1参照)の基本回路であって、第1電源電圧VDDの入力端子と第2電源電圧VSSの入力端子との間にデプレッション型NチャネルMOSトランジスタQ1とエンハンスメント型NチャネルMOSトランジスタQ2とが直列に接続され、デプレッション型NチャネルMOSトランジスタQ1のゲートとエンハンスメント型NチャネルMOSトランジスタQ2のゲートとがこの基準電圧出力点に共通接続されて構成され、この基準電圧出力点から基準電圧Vrefを出力する回路構成となっている。
【0024】
具体的には、基準電圧源用半導体装置20は、第1電源の電圧VDDにデプレッション型NチャネルMOSトランジスタQ1のドレイン端子に接続され、デプレッション型NチャネルMOSトランジスタQ1のソース端子及びゲート端子とエンハンスメント型NチャネルMOSトランジスタQ2のドレイン端子及びゲート端子とが基準電圧出力点に共通接続され、エンハンスメント型NチャネルMOSトランジスタQ2のソース端子が第2電源電圧入力端子VSSに接続され、この基準電圧出力点から基準電圧Vrefを出力する回路構成となっている。
【0025】
図1は、本発明の基準電圧源用半導体装置10の基本構成を示す回路図である。
【0026】
図1に示す基準電圧源用半導体装置10は、前述の基準電圧源用半導体装置20の回路構成に、基準電圧Vrefのラインと第1電源電圧VDDの入力端子との間に上段温度特性補正回路12が付加され、基準電圧Vrefのラインと第2電源電圧VSSの入力端子との間に下段温度特性補正回路14が付加されている点に特徴を有している。
【0027】
デプレッション型NチャネルMOSトランジスタQ1のソース端子は、スイッチング用のエンハンスメント型NチャネルMOSトランジスタM18のドレイン端子に接続されている。エンハンスメント型NチャネルMOSトランジスタQ2のソース端子は、第2電源電圧入力端子VSSに接続されている。
【0028】
スイッチング用のエンハンスメント型NチャネルMOSトランジスタM18は、スタンバイ時にOFFになり、前述の基準電圧源用半導体装置10を非動作とする役目をする素子である。
【0029】
上段温度特性補正回路12は、第1電源の電圧VDDと基準電圧Vref間に、上段第1段目(M20,F3)と上段第2段目(M19,M22,F2)と上段第3段目(M15,M23,M24,M25,F1)とが直列に接続された回路構成となっている。
【0030】
まず、上段第1段目の構成について説明する。
上段第1段目(M20,F3)は、1(=20)つのデプレッション型Nチャネル電界効果トランジスタM20と、ヒューズF3とが並列に接続された回路構成となっている。
【0031】
デプレッション型Nチャネル電界効果トランジスタM20は、ゲート端子が前述の基準電圧出力点Vrefに共通接続され、ソース端子がデプレッション型NチャネルMOSトランジスタQ1のドレイン端子に接続され、ウェル(サブストレート)がデプレッション型NチャネルMOSトランジスタQ1のソース端子(=基準電圧Vrefを出力する端子)に接続されている。ヒューズF3は、デプレッション型Nチャネル電界効果トランジスタM20のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【0032】
次に、上段第2段目の構成について説明する。
上段第2段目(M19,M22,F2)は、2(=21)つのデプレッション型NチャネルMOSトランジスタM19,M20と、ヒューズF2とが並列に接続された回路構成となっている。
【0033】
デプレッション型NチャネルMOSトランジスタM19とデプレッション型NチャネルMOSトランジスタM22のドレイン端子及びヒューズF2の一端は、デプレッション型NチャネルMOSトランジスタM15のソース端子に共通接続されている。デプレッション型NチャネルMOSトランジスタM19とデプレッション型NチャネルMOSトランジスタM22のソース端子及びヒューズF2の他端は、デプレッション型NチャネルMOSトランジスタM20のドレイン端子に共通接続されている。
【0034】
デプレッション型NチャネルMOSトランジスタM19とデプレッション型NチャネルMOSトランジスタM22のゲート端子は、デプレッション型NチャネルMOSトランジスタQ1のゲート端子に共通接続されている。デプレッション型NチャネルMOSトランジスタM19とデプレッション型NチャネルMOSトランジスタM22のウェル(サブストレート)は、デプレッション型NチャネルMOSトランジスタQ1のソース端子(=基準電圧Vrefを出力する端子)に接続されている。
【0035】
上段第2段目のヒューズF2は、デプレッション型NチャネルMOSトランジスタM19とデプレッション型NチャネルMOSトランジスタM22のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【0036】
次に、上段第3段目の構成について説明する。
上段第3段目(M15,M23,M24,M25,F1)は、4(=22)つのデプレッション型NチャネルMOSトランジスタM15,M23,M24,M25と、ヒューズF1とが並列に接続され各々のゲートが基準電圧出力点に共通接続された回路構成となっている。
【0037】
4つのデプレッション型NチャネルMOSトランジスタM15,M23,M24,M25のドレイン端子、及びヒューズF1の一端は、第1電源電圧入力端子VDDに共通接続されている。デプレッション型NチャネルMOSトランジスタM15,M23,M24,M25のソース端子、及びヒューズF1の他端は、デプレッション型NチャネルMOSトランジスタM19(及びデプレッション型NチャネルMOSトランジスタM22)のドレイン端子に共通接続されている。デプレッション型NチャネルMOSトランジスタM15,M23,M24,M25のゲート端子は、デプレッション型NチャネルMOSトランジスタQ1のゲート端子に共通接続されている。
【0038】
デプレッション型NチャネルMOSトランジスタM15,M23,M24,M25のウェル(サブストレート)は、デプレッション型NチャネルMOSトランジスタQ1のソース端子(=基準電圧Vrefを出力する端子)に接続されている。
【0039】
上段第3段目のヒューズF1は、デプレッション型NチャネルMOSトランジスタM15,M23,M24,M25のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【0040】
このような回路構成の上段温度特性補正回路12によれば、1(=20)つのデプレッション型NチャネルMOSトランジスタM20と並列に接続されたヒューズF3、2(=21)つのデプレッション型NチャネルMOSトランジスタM19,M22と並列に接続されたヒューズF2、または4(=22)つのデプレッション型NチャネルMOSトランジスタM15,M23,M24,M25と並列に接続されたヒューズF1を選択的に後工程でレーザートリミングすることにより、デプレッション型NチャネルMOSトランジスタQ1の実効的なゲート幅Wとゲート長Lの比率(W/L)を調整する。これにより、デプレッション型NチャネルMOSトランジスタQ1の閾値電圧Vtndの温度特性を調節できるようになる。
【0041】
このため、後工程のレーザートリミングにおいて、上段温度特性補正回路12内のヒューズF3、ヒューズF2、またはヒューズF1を選択的に後工程でレーザートリミングすることによりデプレッション型NチャネルMOSトランジスタQ1の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整でき、簡単に基準電圧源用半導体装置10の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整できるようになる。その結果、デプレッション型NチャネルMOSトランジスタQ1の製造プロセスバラツキを補正できるようになり、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【0042】
一方、下段温度特性補正回路14は、下段第1段目(M17,F5)と、下段第2段目(M16,M27,F4)とから構成されている。
【0043】
下段第1段目(M17,F5)と下段第2段目(M16,M27,F4)とは、エンハンスメント型NチャネルMOSトランジスタQ2のドレイン端子とスイッチング用のエンハンス型NチャネルMOSトランジスタM18のソース端子間に直列に接続されている。
【0044】
次に、下段第1段目の構成について説明する。
下段第1段目(M17,F5)は、1(=20)つのエンハンスメント型NチャネルMOSトランジスタM17と、ヒューズF5とが並列に接続された回路構成となっている。
【0045】
エンハンスメント型NチャネルMOSトランジスタM17は、ドレイン端子がヒューズF5の一端と共通接続され、ソース端子がエンハンスメント型NチャネルMOSトランジスタQ2のドレイン端子とヒューズF5の他端とに共通接続され、ゲート端子がエンハンスメント型NチャネルMOSトランジスタQ2のゲート端子に共通接続されている。エンハンスメント型NチャネルMOSトランジスタM17のウェル(サブストレート)は、エンハンスメント型NチャネルMOSトランジスタQ2のソース端子(=第2電源電圧入力端子VSS)に接続されている。
【0046】
ヒューズF5は、エンハンスメント型NチャネルMOSトランジスタM17のソース−ドレイン端子間に並列接続されて、これらのソース−ドレイン端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【0047】
次に、下段第2段目の構成について説明する。
下段第2段目(M16,M27,F4)は、2(=21)つのエンハンスメント型NチャネルMOSトランジスタM16,M27と、ヒューズF4とが並列に接続された回路構成となっている。
【0048】
エンハンスメント型NチャネルMOSトランジスタM16,M27は、各々のドレイン端子がスイッチング用のエンハンス型NチャネルMOSトランジスタM18のソース領域に共通接続され、各々のソース端子がエンハンスメント型NチャネルMOSトランジスタM17のドレイン端子に共通接続され、各々のゲート端子がエンハンスメント型NチャネルMOSトランジスタQ2のゲート端子に共通接続されている。
【0049】
ヒューズF4は、その一端がエンハンスメント型NチャネルMOSトランジスタM16,M27のドレイン端子に共通接続され、他端がエンハンスメント型NチャネルMOSトランジスタM16,M27のソース端子に共通接続されている。
【0050】
ヒューズF4は、エンハンスメント型NチャネルMOSトランジスタM16,M27のソース−ドレイン端子間に並列接続されて、これらの端子間を短絡しており、これは後工程でレーザートリミングにより選択的に切断される。
【0051】
このような回路構成の下段温度特性補正回路14によれば、1(=20,LSB)つのエンハンスメント型NチャネルMOSトランジスタM17と並列に接続されたヒューズF5、または2(=21)つのエンハンスメント型NチャネルMOSトランジスタM16,M27と並列に接続されたヒューズF4を選択的に後工程でレーザートリミングすることにより、エンハンスメント型NチャネルMOSトランジスタQ2の実効的なゲート幅Wとゲート長Lの比率(W/L)を調整する。これにより、エンハンスメント型NチャネルMOSトランジスタQ2の閾値電圧Vtneの温度特性を調節できるようになる。
【0052】
このため、後工程のレーザートリミングにおいて、下段温度特性補正回路14内の下段第1段目のヒューズF5または下段第2段目のヒューズF4を選択的に後工程でレーザートリミングすることによりエンハンスメント型NチャネルMOSトランジスタQ2の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整できるようになり、簡単に基準電圧源用半導体装置10の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整できるようになる。その結果、エンハンスメント型NチャネルMOSトランジスタQ2の製造プロセスバラツキを補正できるようになり、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【0053】
次に、基準電圧源用半導体装置10における、基準電圧Vrefの温度特性の補正方法を説明する。
【0054】
基準電圧源用半導体装置20を2種以上の異なる温度特性を持つトランジスタ(デプレッション型NチャネルMOSトランジスタQ1とエンハンスメント型NチャネルMOSトランジスタQ2)で構成するとき、それぞれのトランジスタのしきい値がほぼ標準値である場合は、基準電圧源用半導体装置20の温度特性がフラットになるように(温度依存性がないように)、デプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2の実効的なゲート幅Wとゲート長Lの比率(W/L)を設定している。
【0055】
ここで、デプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2のしきい値が、製造バラツキに起因して標準値から外れると、基準電圧源用半導体装置20の温度特性がフラットでなくなる。
【0056】
そこで本実施形態の基準電圧源用半導体装置10では、上段温度特性補正回路12内の上段第1段目のヒューズF3、上段第2段目のヒューズF2、または上段第3段目のヒューズF1を選択的にレーザートリミングしてデプレッション型NチャネルMOSトランジスタQ1のゲート幅Wとゲート長Lの比率(W/L)を調整し、また、下段温度特性補正回路14内の下段第1段目のヒューズF5または下段第2段目のヒューズF4を選択的にレーザートリミングしてエンハンスメント型NチャネルMOSトランジスタQ2のゲート幅Wとゲート長Lの比率(W/L)を調整し、デプレッション型NチャネルMOSトランジスタQ1の温度特性とエンハンスメント型NチャネルMOSトランジスタQ2の温度特性とを調整する。これによって、基準電圧Vrefの温度特性を所定の基準範囲内に調整している。
【0057】
具体的には、あらかじめデプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2の製造プロセスバラツキを考慮し、デプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2のゲート幅Wもしくはゲート長Lを微調整できるように、デプレッション型NチャネルMOSトランジスタM15,M19,M20,M22,M23,M24,M25やエンハンスメント型NチャネルMOSトランジスタM16,M17,M27とレーザートリミング用の上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、あるいは下段第1段目のヒューズF5を挿入しておくことにより、デプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2の製造プロセスバラツキによる基準電圧源用半導体装置20の温度特性バラツキを抑えることができる。
【0058】
図2に示すように、デプレッション型NチャネルMOSトランジスタQ1とエンハンスメント型NチャネルMOSトランジスタQ2で、ウエハテスト時の基準電圧Vrefを発生する基準電圧源用半導体装置20の基本回路を構成している。
【0059】
デプレッション型NチャネルMOSトランジスタQ1,エンハンスメント型NチャネルMOSトランジスタQ2の温度特性傾斜が同一のときは、上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、あるいは下段第1段目のヒューズF5を切断することなく基準電圧源用半導体装置20の温度特性がフラットとなるようにデプレッション型NチャネルMOSトランジスタQ1,エンハンスメント型NチャネルMOSトランジスタQ2のゲート長L、ゲート幅Wを調整してある。
【0060】
デプレッション型NチャネルMOSトランジスタQ1,エンハンスメント型NチャネルMOSトランジスタQ2の温度特性傾斜が、プロセスのバラツキに起因してずれてくると、基準電圧源用半導体装置20の温度特性は傾斜を持ってくる。
【0061】
そこで、この傾斜分を標準品と同等に戻すため、デプレッション型NチャネルMOSトランジスタM15,M23,M24,M25と並列接続関係にある上段第3段目のヒューズF1、デプレッション型NチャネルMOSトランジスタM19,M22と並列接続関係にある上段第2段目のヒューズF2、デプレッション型NチャネルMOSトランジスタM20と並列接続関係にある上段第1段目のヒューズF3を選択的に切断して温度傾斜を相殺する。
【0062】
同様の主旨で、エンハンスメント型NチャネルMOSトランジスタM16,M27と並列接続関係にあると下段第2段目のヒューズF4、エンハンスメント型NチャネルMOSトランジスタM17と並列接続関係にある下段第1段目のヒューズF5を選択的に切断して温度傾斜を相殺する。
【0063】
これらデプレッション型NチャネルMOSトランジスタQ1,エンハンスメント型NチャネルMOSトランジスタQ2の温度特性傾斜はそれぞれの閾値電圧Vthに最も依存性が高いので、チップ検査時に測定してディスクなどに保存していたチップ毎の閾値電圧Vthに相当するデータを取り込み、そのデータとあらかじめ別途保存していた上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、あるいは下段第1段目のヒューズF5を切断した時の温度特性傾斜率のデータを参照して、温度特性をフラットにする段が決定される。
【0064】
すなわち、図4に示すように、通常、エンハンスメント型NチャネルMOSトランジスタの閾値電圧Vtneの温度特性曲線L1,L2,L3の温度傾斜が同一であるので、デプレッション型NチャネルMOSトランジスタQ1に製造プロセスバラツキがなければ、基準電圧値Vrefの温度特性は一定となるが、デプレッション型NチャネルMOSトランジスタQ1には通常製造プロセスバラツキがあり、図5に示すように、閾値電圧Vtndの温度特性曲線L4,L5,L6が異なる温度傾斜を有する。そこで、本例では、前述したヒューズF1、F2、F3を選択的に切断することにより、図6の破線で示すように温度傾斜をフラットになるように、すなわち、基準電圧値Vrefの温度特性が一定となるようにする。
【0065】
更に詳しく、基準電圧Vrefの温度特性の補正方法を説明する。
【0066】
図2において、飽和の条件を満たしているので基準電圧源用半導体装置20の基準電圧値Vrefは次式で表される。
【0067】
Vref=Vtne−SQRT[KD1/KE1]・Vtnd …式(1)
ここで、SQRT[]は平方根演算を意味している。また、KD1およびKE1は、デプレッション型NチャネルMOSトランジスタおよびエンハンスメント型NチャネルMOSトランジスタの導電係数にそれらの実効的なゲート幅Wとゲート長Lの比率(W/L)を乗じたものである。
【0068】
図3は、図1の基準電圧源用半導体装置10における温度特性補正回路を用いたゲート長L/ゲート幅Wの微調整動作を説明するための図である。図5は、デプレッション型NチャネルMOSトランジスタの閾値電圧Vtndの温度に対する変化(温度特性)を表す図である。また、図6は、基準電圧Vref値の温度特性を表す図である。
【0069】
製造プロセスバラツキに起因して、エンハンスメント型NチャネルMOSトランジスタQ2の閾値電圧Vtneの温度特性曲線L1,L3がエンハンスメント型NチャネルMOSトランジスタQ2の閾値電圧Vtneの標準温度特性曲線L2から0.1Vずれた場合(図4)、あるいは、デプレッション型NチャネルMOSトランジスタQ1の閾値電圧Vtndの温度特性曲線L4,L6がデプレッション型NチャネルMOSトランジスタQ1の閾値電圧Vtndの標準温度特性曲線L5から0.1Vずれた場合(図5)、閾値電圧Vtneの温度に対する閾値電圧Vthの変化量はほぼ一定であるのに対し、閾値電圧Vtndの温度に対する閾値電圧Vthの変化量は、大きくばらついている。
【0070】
従って、閾値電圧Vtndの製造プロセスバラツキが、基準電圧値Vrefの温度特性に最も大きな影響を与えることとなる。よって、基準電圧値Vrefの温度特性(基準電圧Vref値の温度特性曲線L7,L8,L9)は図6の実線のようになる。
【0071】
一方基準電圧値Vrefの温度変化量は、式(1)から式(2)のように表せる。
【0072】
ΔVref=ΔVtne−SQRT(ΔKD1/ΔKE1)・ΔVtnd) …式(2)
ここで、ΔVrefは基準電圧温度変化量、ΔVtneは閾値電圧変化量、ΔVtndは閾値電圧変化量である。
【0073】
式(2)において、閾値電圧変化量ΔVtneと閾値電圧変化量ΔVtndは、温度に対して負の温度特性を持っており、閾値電圧Vtndの絶対値|Vtnd|が最大のとき、
|閾値電圧変化量ΔVtnd|>|閾値電圧変化量ΔVtne|
が成り立ち、逆に閾値電圧Vtndの絶対値|Vtnd|が最小のとき、
|閾値電圧変化量ΔVtnd|≦|閾値電圧変化量ΔVtne|
となることが、図4、図5から分かる。
【0074】
ここで、図1のように、図2の基準電圧源用半導体装置20を構成するデプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2に対して直列に同一の種類のトランジスタ(具体的には、デプレッション型NチャネルMOSトランジスタ)M15,M19,M20,M22,M23,M24,M25や、エンハンスメント型NチャネルMOSトランジスタM16,M17,M27)を複数段挿入し、その挿入した各トランジスタに対し並列にレーザートリミング用上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、あるいは下段第1段目のヒューズF5を配列する。
【0075】
図3は、図1の基準電圧源用半導体装置10における温度特性補正回路を用いたゲート長L/ゲート幅Wの微調整動作を説明するための図である。
【0076】
上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、および下段第1段目のヒューズF5を切断していない(レーザートリミングしていない)時は、第1電源電圧入力端子VDDとQ1のドレインはショートされ、また、基準電圧値VrefとQ2のドレインもショートされているので、図2と同一の回路構成となる。
【0077】
また上段第3段目のヒューズF1の両端には、上段第1段目のヒューズF3の両端に対し、並列に配置されたトランジスタを4個並列に配置する。同様に上段第2段目のヒューズF2の両端には、上段第1段目のヒューズF3の両端に対し、並列に配置されたトランジスタを2個並列に配置する。このように配置し、ヒューズを切断することにより、デプレッション型NチャネルMOSトランジスタQ1のゲート長Lを最大で3段分長くすること(図3に示すように、ゲートサイズ比を、L/8W,L/4W,3L/8W,1L/2W,5L/8W,3L/4W,7L/8W,L/Wに変更すること)が可能となる(図3参照)。
【0078】
また、下段第2段目のヒューズF4の両端には、下段第1段目のヒューズF5の両端に対し、並列に配置されたトランジスタを2個並列に配置することにより、エンハンスメント型NチャネルMOSトランジスタQ2のゲート長Lを最大2段分長くすることが可能となる。
【0079】
ここで、Q1やQ2に対する補正用トランジスタのサイズは、図4、図5のようなトランジスタの特性により異なるが、通常、実効ゲート長Leffに対して1/10程度以下のサイズ比となる。このサイズ比を最適にすることにより、図6の温度傾斜をトリミングによりどの程度の温度傾斜にするかが選択可能となる。
【0080】
前述の式(2)において、閾値電圧Vtndの絶対値|Vtnd|が標準値のとき、第1項と第2項がほぼ等しくなるように、Q1とQ2のゲートサイズ比(ゲート長Lとゲート幅Wとの比率)を調整してあるので、ゲート長Lの微調整を必要としない。
【0081】
また式(2)において、製造プロセスバラツキに起因して閾値電圧Vtndの絶対値|Vtnd|が最大のとき、第2項の方が第1項より大であり、基準電圧温度変化量ΔVrefは正の温度特性となる。従って、デプレッション型Nチャネルトランジスタのゲート長Lを大きくすることにより、第1項と第2項を等しくなるように微調整し、基準電圧温度変化量ΔVrefの絶対値|ΔVref|を小さく抑えられる。
【0082】
一方、式(2)で閾値電圧Vtndの絶対値|Vtnd|が最小のとき、第1項の方が第2項より大であり、基準電圧温度変化量ΔVrefは負の温度特性となる。従って、エンハンスメント型NチャネルMOSトランジスタのゲート長Lを大きくすることにより、第1項と第2項を等しくなるように微調整し、基準電圧温度変化量ΔVrefの絶対値|ΔVref|を小さく抑えられる。
【0083】
以上のように、製造プロセスバラツキがあったとしても、式(2)の第1項と第2項をほぼ等しくなるようにゲート長Lの微調整をすることにより、基準電圧値Vrefの温度特性を一定の範囲に抑えられる。
【0084】
前述のように、基準電圧値Vrefの温度特性が、前工程の閾値電圧Vtndの製造プロセスバラツキに起因して大きくなったとき、図1のようにゲート長Lを微調整できるようにレーザートリミング用上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、あるいは下段第1段目のヒューズF5とデプレッション型NチャネルMOSトランジスタM15,M19,M20,M22,M23,M24,M25やエンハンスメント型NチャネルMOSトランジスタM16,M17,M27を挿入し、製造プロセスバラツキに応じた上段第3段目のヒューズF1、上段第2段目のヒューズF2、上段第1段目のヒューズF3、下段第2段目のヒューズF4、あるいは下段第1段目のヒューズF5をトリミングし、式(2)におけるKD1,KE1を変化させることにより温度特性のバラツキを抑えることが可能になる。
【0085】
なお、デプレッション型NチャネルMOSトランジスタM15,M19,M20,M22,M23,M24,M25のゲートサイズ比とデプレッション型NチャネルMOSトランジスタQ1のゲートサイズ比、及びエンハンスメント型NチャネルMOSトランジスタM16,M17,M27のゲートサイズ比とエンハンスメント型NチャネルMOSトランジスタQ2とは、前述の標準温度補正範囲に応じて、実験的に求めることができる。本実施形態では、デプレッション型NチャネルMOSトランジスタM15,M19,M20,M22,M23,M24,M25のゲートサイズ比を13.5/4.5とし、エンハンスメント型NチャネルMOSトランジスタM16,M17,M27のゲートサイズ比を22.5/5とする。
【0086】
以上説明したように、本実施形態によれば、上段温度特性補正回路12内の上段第1段目のヒューズF3、上段第2段目のヒューズF2、または上段第3段目のヒューズF1を選択的に後工程でレーザートリミングすることにより、デプレッション型NチャネルMOSトランジスタQ1の実効的なゲート幅Wとゲート長Lの比率(W/L)を調整する。これにより、デプレッション型NチャネルMOSトランジスタQ1の閾値電圧Vtndの温度特性を調節する。同様に、下段温度特性補正回路14内の下段第1段目のヒューズF5または下段第2段目のヒューズF4を選択的に後工程でレーザートリミングすることにより、エンハンスメント型NチャネルMOSトランジスタQ2の実効的なゲート幅Wとゲート長Lの比率(W/L)を調整する。これにより、エンハンスメント型NチャネルMOSトランジスタQ2の閾値電圧Vtneの温度特性を調節する。このように、デプレッション型NチャネルMOSトランジスタQ1の閾値電圧Vtndの温度特性とエンハンスメント型NチャネルMOSトランジスタQ2の閾値電圧Vtneの温度特性とを各々独立に調整することにより、これらの線形関数で定義される基準電圧Vrefの温度特性を所定の基準範囲内に調整することができるようになる。
【0087】
一方、基準電圧源用半導体装置10から出力される基準電圧Vrefの温度特性は、デプレッション型NチャネルMOSトランジスタQ1の閾値電圧Vtndとエンハンスメント型NチャネルMOSトランジスタQ2の閾値電圧Vtneとの線形関数で定義できる。
【0088】
このため、後工程のレーザートリミングにおいて、上段温度特性補正回路12内の上段第1段目のヒューズF3、上段第2段目のヒューズF2、または上段第3段目のヒューズF1を選択的にレーザートリミングし、下段温度特性補正回路14内の下段第1段目のヒューズF5または下段第2段目のヒューズF4を選択的に後工程でレーザートリミングすることにより、簡単に基準電圧源用半導体装置10の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整できるようになり、その結果、デプレッション型NチャネルMOSトランジスタQ1やエンハンスメント型NチャネルMOSトランジスタQ2の製造プロセスバラツキを補正できるようになる。これにより、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【0089】
上記基準電圧源用半導体装置の説明では、上段温度特性補正回路を上段第1段目〜上段第3段目の3段で構成し、下段温度特性補正回路を下段第1段目〜下段第2段目の2段で構成した例を示したが、段数はこれらに限らず、設計時に要求される補正精度などを勘案して設計者が任意に選択できる。また、上記実施形態では、第n段目に対して2n個のデプレッション型NチャネルMOSトランジスタを設け、上段第1段目に1個(20)、上段第2段目に2個(21)、上段第3段目に4個(22)ているが、必ずしも第n段目に対して2n個のデプレッション型NチャネルMOSトランジスタを設けるようにする必要はなく、例えば、各段ごとに異なる整数0,1,2,3,・・のうちの一つをnとして与え、その段の温度調整用デプレッション型Nチャネル電界効果トランジスタの個数を2n個とするようにしてもよい。この場合は、例えば、上段第1段目は2個(21)、上段第2段目は4個(22)、上段第3段目は1個(20)となる。下段温度特性補正回路についても同様である。
【0090】
次に、本発明に係る基準電圧源用半導体装置の別の実施形態を説明する。
上述した図1および図2に示した実施形態は、第1電源電圧VDDと第2電源電圧VSSの間に、デプレッション型NチャネルMOSトランジスタQ1とエンハンスメント型NチャネルMOSトランジスタQ2を直列に接続して両トランジスタに同量の電流を流し、両トランジスタの接続点から基準電圧を出力させるもので、デプレッション型NチャネルMOSトランジスタQ1のドレイン側に上段温度特性補正回路を、エンハンスメント型NチャネルMOSトランジスタQ2のソース側に下段温度特性補正回路を設けて温度特性を調整するようにしたものであるが、ここで説明する実施態様は、デプレッション型NチャネルMOSトランジスタとエンハンスメント型NチャネルMOSトランジスタを並列に接続し、それぞれのトランジスタのドレインを抵抗を介して第1電源電圧に、ソースを共通接続して定電流回路を介して第2電源電圧に接続する構成の基準電圧源用半導体装置に前述と同様の温度特性補正回路を組み込んだものである。
【0091】
図7は、この実施形態の構成例を示す図である。同図に示すように、第1電源電圧VDDと第2電源電圧VSSの間にデプレッション型NチャネルMOSトランジスタQ3とエンハンスメント型NチャネルMOSトランジスタQ4を並列に接続し、デプレッション型NチャネルMOSトランジスタQ3のドレインからの信号を演算増幅器Ope-Amp(オペレーション アンプリファイア)のマイナス入力に、エンハンスメント型NチャネルMOSトランジスタQ4のドレイン側からの信号を演算増幅器Ope-Ampのプラス入力に接続し、演算増幅器Ope-Ampの出力を基準電圧として出力するとともに、エンハンスメント型NチャネルMOSトランジスタQ4のゲートにフィードバックするようにしている。本実施形態では、さらに、デプレッション型NチャネルMOSトランジスタQ3のドレインと演算増幅器Ope-Ampへの接続点との間に、前述した温度特性補正回路12と同様の構成の第1の温度特性補正回路を、エンハンスメント型NチャネルMOSトランジスタQ4のドレインと演算増幅器Ope-Ampへの接続点との間に、前述した温度特性補正回路14と同様の構成の第2の温度特性補正回路を、それぞれ接続したものである。
【0092】
本実施形態においても、簡単に基準電圧源用半導体装置の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整できるようになり、その結果、デプレッション型NチャネルMOSトランジスタQ3やエンハンスメント型NチャネルMOSトランジスタQ4の製造プロセスバラツキを補正できるようになる。これにより、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【0093】
【発明の効果】
本発明にかかる基準電圧源用半導体装置によれば、デプレッション型NチャネルMOSトランジスタ側の温度特性補正回路(上段温度特性補正回路または第1の温度特性補正回路)内の第1段目〜第3段目のヒューズを選択的に後工程でレーザートリミングすることにより、デプレッション型Nチャネル電界効果トランジスタの実効的なゲート幅Wとゲート長Lの比率(W/L)を調整する。これにより、上段基準電圧発生用トランジスタの閾値電圧の温度特性を調節できるようになる。
【0094】
同様に、エンハンスメント型Nチャネル電界効果トランジスタ側の温度特性補正回路(下段温度特性補正回路または第2の温度特性補正回路)内の第1段目または第2段目のヒューズを選択的に後工程でレーザートリミングすることにより、エンハンスメント型Nチャネル電界効果トランジスタの実効的なゲート幅Wとゲート長Lの比率(W/L)を調整できるようになる。これにより、エンハンスメント型Nチャネル電界効果トランジスタの閾値電圧の温度特性を調節できるようになる。
【0095】
このように、デプレッション型NチャネルMOSトランジスタの閾値電圧の温度特性とエンハンスメント型Nチャネル電界効果トランジスタの閾値電圧の温度特性とを各々独立に調整することにより、これらの線形関数で定義される基準電圧の温度特性を所定の基準範囲内に調整することができるようになる。
【0096】
このため、後工程のレーザートリミングにおいて、デプレッション型NチャネルMOSトランジスタ側の温度特性補正回路(上段温度特性補正回路または第1の温度特性補正回路)内の第1段目〜第3段目のヒューズを選択的にレーザートリミングし、エンハンスメント型Nチャネル電界効果トランジスタ側の温度特性補正回路(下段温度特性補正回路または第2の温度特性補正回路)内の第1段目または第2段目のヒューズを選択的に後工程でレーザートリミングすることにより、簡単に基準電圧源用半導体装置の実効的なゲート幅Wとゲート長Lの比率(W/L)を微調整できるようになり、その結果、デプレッション型Nチャネル電界効果トランジスタやエンハンスメント型Nチャネル電界効果トランジスタの製造プロセスバラツキを補正できる。これにより、温度特性が製造プロセスバラツキに依存しなくなるので、温度特性補償が可能となり、また歩留まり向上が可能となる。
【図面の簡単な説明】
【図1】本発明の基準電圧源用半導体装置の一実施形態を示す回路図である。
【図2】図1の基準電圧源用半導体装置の動作原理を説明するための基本回路図である。
【図3】図1の基準電圧源用半導体装置における温度特性補正回路を用いたゲート幅Wとゲート長Lの比率(W/L)の微調整動作を説明するための図である。
【図4】エンハンスメント型Nチャネル電界効果トランジスタの閾値電圧Vtneの温度に対する変化(温度特性)を表す図である。
【図5】デプレッション型Nチャネル電界効果トランジスタの閾値電圧Vtndの温度に対する変化(温度特性)を表す図である。
【図6】基準電圧値Vrefの温度特性を表す図である。
【図7】本発明の基準電圧源用半導体装置の別の実施形態を示す回路図である。
【図8】第1従来技術の基準電圧源用半導体装置の基本構成を示す回路図である。
【図9】第2従来技術の基準電圧源用半導体装置の基本構成を示す回路図である。
【符号の説明】
10,20…基準電圧源用半導体装置
12…上段温度特性補正回路
14…下段温度特性補正回路
22…デプレッション型Nチャネル電界効果トランジスタ側温度特性補正回路
24…エンハンスメント型Nチャネル電界効果トランジスタ側温度特性補正回路
F1…上段第3段目のヒューズ(22)
F2…上段第2段目のヒューズ(21)
F3…上段第1段目のヒューズ(20)
F4…下段第2段目のヒューズ(21)
F5…下段第1段目のヒューズ(20)
L…ゲート長
L1,L2,L3…エンハンスメント型Nチャネル電界効果トランジスタQ2の閾値電圧tneの温度特性曲線
L4,L5,L6…デプレッション型Nチャネル電界効果トランジスタQ1の閾値電圧tndの温度特性曲線
L7,L8,L9…基準電圧値Vrefの温度特性曲線
M15,M19,M20,M22,M23,M24,M25…デプレッション型Nチャネル電界効果トランジスタ
M16,M17,M18,M27…エンハンスメント型Nチャネル電界効果トランジスタ
Q1,Q3…デプレッション型Nチャネル電界効果トランジスタ
Q2,Q4…エンハンスメント型Nチャネル電界効果トランジスタ
VDD…第1電源電圧入力端子
Vref…基準電圧
VSS…第2電源電圧入力端子
Vtne…エンハンスメント型Nチャネル電界効果トランジスタの閾値電圧
Vth…MOSトランジスタの閾値電圧
Vtnd…デプレッション型Nチャネル電界効果トランジスタの閾値電圧
ΔVref…基準電圧温度変化量
ΔVtnd…閾値電圧変化量
ΔVtne…閾値電圧変化量
W…ゲート幅
Ope-Amp…演算増幅器
Claims (3)
- ドレインが負荷回路を介して第1電源電圧入力端子に接続され、ソースが共通接続されて定電流回路を介して第2電源電圧入力端子に接続されたデプレッション型Nチャネル電界効果トランジスタとエンハンスメント型Nチャネル電界効果トランジスタを具備し、前記デプレッション型Nチャネル電界効果トランジスタと前記エンハンスメント型Nチャネル電界効果トランジスタのそれぞれのドレインから取り出した電位に基づいて基準電圧を生成して基準電圧出力ラインを介して出力する基準電圧源用半導体装置であって、
前記デプレッション型Nチャネル電界効果トランジスタのドレイン側に、該デプレッション型Nチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第1の温度特性補正回路を設け、前記エンハンスメント型Nチャネル電界効果トランジスタのドレイン側に、該エンハンスメント型Nチャネル電界効果トランジスタの実効ゲートサイズを調整して温度特性を補正する第2の温度特性補正回路を設けたことを特徴とする基準電圧源用半導体装置。 - 前記第1の温度特性補正回路は、少なくとも1つ以上の温度調整用デプレッション型Nチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも1段以上直列に接続されて構成され、前記第2の温度特性補正回路は、少なくとも1つ以上の温度調整用エンハンスメント型Nチャネル電界効果トランジスタとレーザートリミング用の単一のヒューズとが並列に接続された調整回路が少なくとも1段以上直列に接続されて構成され、前記レーザートリミング用のヒューズが選択的にレーザトリミング(切断)されることを特徴とする請求項1に記載の基準電圧源用半導体装置。
- 前記直列に接続された各調整回路を構成する温度調整用デプレッション型Nチャネル電界効果トランジスタの個数を2n個(但し、nは各段ごとに異なる整数0,1,2,3,・・)とし、また、前記直列に接続された各調整回路を構成する温度調整用エンハンスメント型Nチャネル電界効果トランジスタの個数を2m個(但し、mは各段ごとに異なる整数0,1,2,3,・・)としたことを特徴とする請求項2記載の基準電圧源用半導体装置。
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