JP2019512885A5

JP2019512885A5 -

Info

Publication number: JP2019512885A5
Application number: JP2018548742A
Authority: JP
Filing date: 2016-12-30
Publication date: 2020-02-13
Anticipated expiration: 2036-12-30

Claims

第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイの第１及び第２のそれぞれの表面上に備え、第１及び第２エミッタ接合と、前記第１エミッタ／コレクタ領域と同一表面上の第１ベース接触領域と、前記第２エミッタ／コレクタ領域と同一表面上の第２ベース接触領域と、を個別に規定し、両方のベース接触領域が、前記第２導電型半導体ダイに対してオーミック接触を個別に形成する、電力半導体デバイスと、
オンの場合に、前記第１ベース接触領域を前記第１エミッタ／コレクタに動作可能に接続する第１駆動トランジスタ、及び、オンの場合に、前記第２ベース接触領域を前記第２エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、
電圧スルーレートを前記第１及び第２エミッタ／コレクタ領域にわたって電気的に接続して、前記第１及び第２エミッタ／コレクタ領域のどちらもが、動作しているエミッタになる、前記駆動トランジスタを作動させ、前記エミッタ／コレクタ領域と、該エミッタ／コレクタ領域に対応するベース接触領域との間の電圧を制限するように動作可能に接続された過渡結合回路と、
導通のターンオン及びターンオフを制御するために前記第１及び第２ベース接触領域を独立して駆動し、前記第１駆動トランジスタ及び第２駆動トランジスタが前記エミッタ／コレクタ領域のうちの少なくとも１つを、該少なくとも１つに対応するベース接触領域に接続するスイッチング位相を含む、制御回路と、
を備え、
前記第１エミッタ接合上の順方向電圧が、前記第１エミッタ接合の固有の順方向ダイオード電圧降下より低く制限され、前記第２エミッタ接合上の順方向電圧が、前記第２エミッタ接合の固有の順方向ダイオード電圧降下より低く制限されることにより、前記制御回路が作動しない場合に漏れ電流が増幅されず、ブレークダウン電圧が漏れ電流の増幅により低下しない、
スイッチング回路。
請求項１に記載のスイッチング回路であって、
前記ダイは、シリコンである、
スイッチング回路。
請求項１又は２に記載のスイッチング回路であって、
前記第１の前記表面上の前記エミッタ／コレクタ領域は、前記第２の前記表面上の前記エミッタ／コレクタ領域に電気的に接続されない、
スイッチング回路。
請求項１から３のいずれか１項に記載のスイッチング回路であって、
前記第１の前記表面上の前記ベース接触領域は、前記半導体ダイ自体を通ることを除き、前記第２の前記表面上の前記ベース接触領域に電気的に接続されない、
スイッチング回路。
第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイの第１及び第２のそれぞれの表面上に備え、第１及び第２エミッタ接合と、前記第１及び第２エミッタ／コレクタ領域とそれぞれ同一の２つの表面上の第１及び第２ベース接触領域とを個別に規定し、両方のベース接触領域が、前記第２導電型半導体ダイに対して、オーミック接触を個別に形成する、電力半導体デバイスと、
オンの場合に、前記第１ベース接触領域を前記第１エミッタ／コレクタに動作可能に接続する第１駆動トランジスタ、及び、オンの場合に、前記第２ベース接触領域を、前記第２エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、
前記エミッタ／コレクタ領域のうちのコレクタ側の１つから電圧スルーレートを電気的に接続して、反対側の前記エミッタ／コレクタの前記駆動トランジスタを作動させる過渡結合回路と、
前記第１及び第２ベース接触領域を独立して駆動し、前記第１駆動トランジスタ及び／または前記第２駆動トランジスタが前記エミッタ／コレクタ領域のうちの少なくとも１つを該少なくとも１つに対応する前記ベース接触領域に接続するスイッチング位相を含む、制御回路と、
を備え、
前記第１エミッタ接合上の順方向電圧が、前記第１エミッタ接合の固有の順方向ダイオード電圧降下よりも低くなるように制限され、前記第２エミッタ接合上の順方向電圧が、前記第２エミッタ接合の固有の前記順方向ダイオード電圧降下よりも低く制限される、
スイッチング回路。
請求項５に記載のスイッチング回路であって、
前記ダイは、シリコンである、
スイッチング回路。
請求項５又は６に記載のスイッチング回路であって、
前記第１の前記表面上の前記エミッタ／コレクタ領域は、前記第２の前記表面上の前記エミッタ／コレクタ領域に電気的に接続されない、
スイッチング回路。
請求項５から７のいずれか１項に記載のスイッチング回路であって、
前記第１の前記表面上の前記ベース接触領域は、前記半導体ダイ自体を通ることを除き、前記第２の前記表面上の前記ベース接触領域に電気的に接続されない、
スイッチング回路。
第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイのそれぞれの表面上に備え、第１及び第２エミッタ接合と、前記第１エミッタ／コレクタ領域と同一表面上の第１ベース接触領域と、前記第２エミッタ／コレクタ領域と同一表面上の第２ベース接触領域と、を個別に規定し、両方のベース接触領域が、前記半導体ダイに対してオーミック接触を個別に形成する、電力半導体デバイスと、
オンの場合に、前記第１ベース接触領域を前記第１エミッタ／コレクタに動作可能に接続する第１駆動トランジスタ、及び、オンの場合に、前記第２ベース接触領域を前記第２エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、
少なくとも１つの直列抵抗を備え、電圧スルーを前記エミッタ／コレクタ領域にわたって電気的に接続して、前記エミッタ／コレクタ領域のどちらもが前記エミッタになる前記駆動トランジスタを作動させ、前記エミッタ／コレクタ領域と、該エミッタ／コレクタ領域に対応するベース接触領域との間の電圧を制限するように動作可能に接続された過渡結合回路と、
導通のターンオン及びターンオフを制御するために前記第１及び第２ベース接触領域を独立して駆動し、前記第１駆動トランジスタ及び第２駆動トランジスタが前記エミッタ／コレクタ領域のうちの少なくとも１つを、該少なくとも１つに対応するベース接触領域に接続するスイッチング位相を含む、制御回路と、
を備え、
前記第１エミッタ接合上の順方向電圧が、前記第１エミッタ接合の固有の順方向ダイオード電圧降下より低く制限され、前記第２エミッタ接合上の順方向電圧が、前記第２エミッタ接合の固有の順方向ダイオード電圧降下より低く制限されることにより、前記制御回路が作動しない場合に漏れ電流が増幅されず、ブレークダウン電圧が漏れ電流の増幅により低下しない、
スイッチング回路。
請求項９に記載のスイッチング回路であって、
前記半導体ダイは、シリコンである、
スイッチング回路。
請求項９又は１０に記載のスイッチング回路であって、
前記半導体ダイ自体を通ることを除き、前記第１の前記表面上の前記エミッタ／コレクタ領域は、前記第２の前記表面上の前記エミッタ／コレクタ領域に電気的に接続されない、
スイッチング回路。
請求項９から１１のいずれか１項に記載のスイッチング回路であって、
前記第１の前記表面上の前記ベース接触領域は、前記半導体ダイ自体を通ることを除き、前記第２の前記表面上の前記ベース接触領域に電気的に接続されない、
スイッチング回路。
請求項９から１２のいずれか１項に記載のスイッチング回路であって、
前記第１及び第２の第１導電型エミッタ／コレクタ領域は両方ともｎ型である、
スイッチング回路。
請求項９から１３のいずれか１項に記載のスイッチング回路であって、
前記第２導電型半導体ダイはｐ型である、
スイッチング回路。
請求項９から１４のいずれか１項に記載のスイッチング回路であって、
前記第１及び第２ベース接触領域は両方ともｐ型である、
スイッチング回路。
請求項９から１５のいずれか１項に記載のスイッチング回路であって、
前記過渡結合回路は、いかなる直列接続された能動デバイスも含まない
スイッチング回路。