JP6858413B2 - 偶発的なターンオンを防止する受動素子を備える二重ベース接続バイポーラトランジスタ - Google Patents

偶発的なターンオンを防止する受動素子を備える二重ベース接続バイポーラトランジスタ Download PDF

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Description

発明の詳細な説明
［相互参照］
優先権が、米国仮出願第６２／３０８，６６０号から主張され、この米国仮出願が、参照により本明細書に援用される。
［背景］
本出願は、バイポーラ導通を用いる半導体スイッチに関し、より具体的には、２つのベース接続を用いるバイポーラトランジスタに関する。
以下で説明される点は、開示された発明から得られる後知恵を反映している可能性があり、必ずしも従来技術であると認められないことに留意されたい。
（参照によりその全体が本明細書に援用される）米国出願公開第２０１４−０３７５２８７号は、（特に）「Ｂ−ＴＲＡＮ」として知られる新たな双方向バイポーラトランジスタを開示する。Ｂ−ＴＲＡＮデバイス及びその動作モードのさらなる改良が、出願第１４／９３７，８１４号及び第１４／８８２，３１６号にて開示されている。
Ｂ−ＴＲＡＮの１つの例示的な実施形態が図１Ｂに見られる。ダイの２つの表面は、本質的に同一であることに留意されたい。
サンプル回路記号が図２に示されている。この回路記号は、２つのベース接続が示されていることを除いては、バイポーラ接合トランジスタの回路記号に類似する。この回路記号は、２つの異なるベース接触領域が、ダイの２つの表面上に配置されているという図１Ｂのデバイス構造に対応している。
図３は、親出願において広範囲に説明されたような、Ｂ−ＴＲＡＮ駆動回路の１つの例示的実施形態を示す。
図４は、Ｂ−ＴＲＡＮの別の例示的実施形態を示す。本実施形態において、トレンチは、フィールドプレートを含み、フィールドプレートへの静電結合は、垂直方向の周辺電圧勾配を滑らかにすることに役立つ。
ＢＴＲＡＮの好ましい動作モードは、驚くほど複雑である。双方向デバイスにおいて、確実に高いバイポーラゲインを達成するために、親出願は、以下の動作段階が用いられうると教示する。
ターンオン時、電流の初期の流れは、バイポーラトランジスタ動作が始まる前の「ダイオードモード」にて生じることができる。ダイオードモードにおいて、デバイス間の電圧降下は、（言うまでもなく）少なくともダイオード電圧降下であり、しかし、ベース電流駆動が適用される場合、順方向電圧降下は、数百ミリボルトに減少しうる。
ターンオフ時、ベース電流がまず停止されて、デバイスは再びダイオードとして動作する。その後、デバイスは、２つの接合のうちの１つが逆方向バイアスされて電流を阻止する「能動オフ」モードにされうる。
親出願において教示されるさらなる驚くべきモードは、「受動オフ」モードである。完全に双方向のデバイスの問題は、バイポーラゲインが、オフ状態において、電流の阻止を妨げうることである。これを回避するために、デバイスのいずれかの表面上のエミッタ接合が、あらゆる顕著な順方向バイアスを避けるようにクランプされる。（適切には、ここで言及される「エミッタ接合」は、（典型的にはｎ型）エミッタ／コレクタ領域のいずれかと、（典型的にはｐ型）基板と、の間の接合である。）エミッタ接合がターンオンすることを十分に防ぐことにより、少数キャリアの注入は制限され、バイポーラトランジスタのゲインは、ブレークダウン電圧を低下させない。
本出願は、Ｂ−ＴＲＡＮのようなデバイスのための「受動オフ」保護を提供することに対する新たなアプローチを開示する。たとえ制御回路構成が作動しなくても、ＡＣ結合は、外部端子の過渡電圧を用いて、エミッタ接合に順方向バイアスがかかることを防止する。それゆえに、トランジスタのゲインは、デバイスがオフの場合にブレークダウン電圧を下げることを自動的に防止される。好ましくは、デバイスの各表面は、ベース接触領域及びエミッタ／コレクタ領域を備え、外部から印加される電圧の極性は、２つのエミッタ／コレクタ領域のいずれがエミッタとして作用することになり、いずれがコレクタとして作用することになるかを決定することになる。受動ターンオフ回路は、各ベース接触領域を、隣接するエミッタ／コレクタ領域からのダイオード電圧降下よりも低くクランプし、その結果、バイポーラトランジスタの動作が回避される。
新たな受動オフ回路構成は、例えばパワーパケットスイッチング（ＰＰＳＡ）コンバータなどのようなソフトスイッチされるアプリケーションにおいて、特に（しかし、それだけではなく）有利である。
開示される発明が、添付図面を参照して説明され、添付図面は、重要な例示的実施形態を示し、参照により本明細書に援用される。
過渡の増幅によるブレークダウン電圧の低下を回避する「受動オフ」回路構成を備える、Ｂ−ＴＲＡＮスイッチング回路の例を示す。 Ｂ−ＴＲＡＮの１つの例示的実施形態を示す。 Ｂ−ＴＲＡＮのためのサンプル回路記号を示す。 Ｂ−ＴＲＡＮ駆動回路の１つの例示的実施形態を示す。 Ｂ−ＴＲＡＮの他の例示的実施形態を示す。 受動オフ機能の代替的な回路実現を示す。
［例示的実施形態の詳細な説明］
本出願の多数の革新的な教示は、（限定としてではなく、例としての）現在の好ましい実施形態を特に参照して説明される。本出願は、いくつかの発明を説明するが、以下の記述のいずれも、概して、請求項を限定するものとして捉えられるべきではない。
本出願は、米国出願公開第２０１４−０３７５２８７号に記載されている受動オフモードの新たな実施を説明する。
本出願は、Ｂ−ＴＲＡＮのようなデバイスのための「受動オフ」保護を提供することに対する新たなアプローチを開示する。たとえ制御回路構成が作動しなくても、ＡＣ結合は、外部端子の過渡電圧を用いて、エミッタ接合に順方向バイアスがかかることを防止する。
図１Ａの例示的な回路は、外部電圧がコレクタ−エミッタ間（Ｖｃｅ）に印加された場合に、ベース制御電源が有効となる前に、ｅベースをエミッタに短絡させ、Ｂ−ＴＲＡＮが、印加されたＶｃｅを阻止することを可能とする。
新たな受動オフ回路構成は、例えばパワーパケットスイッチング（ＰＰＳＡ）コンバータなどのような、ソフトスイッチされるアプリケーションに特に適用できる。ハードスイッチされるアプリケーションのために、コンデンサＣ１は、スイッチング速度を遅らせることになる。半導体スイッチを（または機械的なリレーをも）備える電圧制限回路は、このようなアプリケーションにおいて、より有利となり得る。
デバイス１０１は、「Ｂ−ＴＲＡＮ」型トランジスタ、つまり、個別に動作される２つのベース接触領域を備えるバイポーラトランジスタである。デバイス１０１は、両方向で電圧阻止及び電流導通が可能な、完全に双方向性のデバイスである。本例においては、Ｂ−ＴＲＡＮ１０１は、ｎｐｎデバイス、つまり、エミッタ／コレクタ領域はｎ型、基板はｐ型、さらに、ベース接触領域はｐ型、であると仮定される。（他のデバイス構造もまた存在しうる。）
本例では、ページ最上部の外部端子がハイになり始め、制御回路構成は作動していないと仮定する。これにより、接続部ＥＣ２はコレクタ端子となり、接続部ＥＣ１はエミッタ端子となることになる。したがって、接続部Ｂ１はｅベースとして動作し、接続部Ｂ２はｃベースとして動作する。
いくつかの電荷は必然的に移動して、導通を阻止するために必要とされる空乏領域を形成することになる。しかしながら、課題は、ブレークダウン電圧を低下させるであろうエミッタ側のいかなるゲインをも回避することである。エミッタ接合（ＥＣ１／Ｂ１）における電圧は、それゆえに、ダイオード電圧降下よりも低く維持されなければならない。
抵抗Ｒ１は、デバイスが完全にパワーダウンされた場合に、コンデンサＣ１をゼロ電圧に維持する。端子ＥＣ２が正になり始めると、Ｃ１を介して電流が流れ、ＭＯＳトランジスタＱ５及びＱ６のゲートをハイにプルすることになる。ＭＯＳトランジスタＱ５及びＱ６のゲートをハイにプルすることでＭＯＳトランジスタＱ５及びＱ６をオンし、ｅベース端子（この時点ではＢ１）をエミッタ（この時点ではＥＣ１）の方へプルする。
ダイオードモード及び事前ターンオフモードに用いられる、ＭＯＳトランジスタＱ３＋Ｑ４及びＱ５＋Ｑ６は、ここでは、受動オフ回路構成の一部としても用いられることに留意されたい。これは、Ｂ−ＴＲＡＮデバイスの動作に関する先の出願に開示されている受動オフ回路構成とは著しく異なる。
抵抗Ｒ２は、ｐチャネルＭＯＳトランジスタＱ１及びＱ２のゲートを共に接続することにも留意されたい。この分岐回路は、Ｑ５及びＱ６がターンオンしている間、トランジスタＱ３及びＱ４をオフに維持することに役立つ。
本出願は、米国出願公開第２０１４−０３７５２８７号に記載されている受動オフモードの新たな実施を説明する。
図５は、受動オフ機能の代替の回路実現を示す。（ＷＯ２０１４／２１００７２の図１２に対応する図３においてＪＦＥＴとして実装されている）常時オンスイッチが、抵抗器に置き替えられている。
常時オンスイッチを置き換える抵抗器の選択においては、オン状態の挙動及びオフ状態の挙動のバランスがとられなければならない。受動オフモードにおけるブレークダウン電圧は、大幅にゲインを低下させない一方で、十分に高くなければならない。
Ｂ−ＴＲＡＮは、ｅベース（エミッタ側のベース）がエミッタに短絡され、ｃベース（コレクタ側のベース）が開放されている場合、「能動オフ状態」にある。ＮＰＮ Ｂ−ＴＲＡＮのこの状態においては、コレクタがアノード（高電圧側）であり、エミッタが、カソード（低電圧側）である。
Ｂ−ＴＲＡＮは、両方のベースが開放されている場合もまたオフであるが、この状態におけるＢ−ＴＲＡＮの高いゲインにより、ブレークダウン電圧は低い。それぞれのエミッタ／コレクタ上の各ベースの間に取り付けられる、（以前のバージョンとして図３に示されている）常時オンＪＦＥＴ及びショットキーダイオード、または、（本明細書での教示として図５に示されている）抵抗器及びショットキーダイオードの直列の組み合わせが、以前に開示されたように、この「受動オフ状態」において、阻止電圧を大幅に上昇させることになる。ＪＦＥＴは、もし存在するのであれば、通常動作中はオフされる。
ターンオンのための１つの有利な例示的方法は、能動オフ状態で順方向電圧が阻止されているところから、ｃベースをコレクタに短絡しながら、同時に、ｅベースのエミッタへの短絡を開放することである。これにより、電荷キャリアがコレクタ／ベース接合の周囲の空乏領域の最も高いフィールド領域へ即座に導入されて、ＩＧＢＴターンオンに非常に類似する、ハードスイッチングのための非常に高速な順方向バイアスでのターンオンが達成される。
能動オフ状態からの他の有利な例示的ターンオン方法は、Ｂ−ＴＲＡＮを含む回路にＢ−ＴＲＡＮの極性を反転させることで、ハードターンオン方法において説明されたのと同一のベース状態であるがゼロ電圧に近い状態を作り出すことである。つまり、Ｂ−ＴＲＡＮ電圧が能動オフ状態の極性から反転すると、エミッタに短絡されたｅベースは、コレクタに短絡されたｃベースになる。そして、この場合もやはり、ターンオンは高速である。
能動オフ状態からの第３の例示的ターンオン方法において、ｅベースは、エミッタから切断され、ベース領域に電荷キャリアを注入するのに十分な電圧の電流源または電圧源に接続される。この方法は、電荷キャリアが空乏領域の直下のベースに入るため、より遅くなりうる。また、ｅベースへのキャリア注入は、ｃベースへのキャリア注入と比べて低いゲインをもたらすことが知られている。
ｃベースを用いる方法のいずれかにてターンオンが達成された後、Ｖｃｅは、ダイオード電圧降下を上回る。Ｖｃｅをダイオード電圧降下より低く駆動するために、ターンオンは、電圧源または電流源を介してｃベースへ増加された電荷を注入する第２段階に進む。増加された電荷注入量は、Ｖｃｅがダイオード電圧降下未満でどれだけ低下されるかを決定する。ｅベースへの注入もまたＶｃｅを低下させることになるが、ゲインは、ｃベース注入を用いるよりも大幅に低い。
ターンオフは、いくつかの方法のいずれかにより達成されうる。最も有利な方法は、２ステッププロセスである。第１のステップでは、以前に開放されているｅベースがエミッタに短絡される一方で、ｃベースが、電荷注入電源から切断され、コレクタに短絡される。このことは、各ベースとそのエミッタ／コレクタとの間に大きな電流の流れをもたらし、ドリフト領域から電荷キャリアを急速に除去する。このことは、次に、ドリフト領域の抵抗率が上昇するにつれてＶｃｅが上昇することをもたらす。ベースが短絡された後のある最適時期にて、ｃベースとコレクタとの間の接続は開放され、その後、コレクタ／ベース接合の周囲に空乏領域が形成されるにつれて、Ｖｃｅは急速に上昇する。
代替として、ターンオフは、単純にｃベースを開放するとともにｅベースをエミッタに短絡することにより達成されうるが、これは、ドリフト領域（ベース）が、空乏領域の形成開始時に高いレベルの電荷キャリアを有することになるので、より大きなターンオフ損失をもたらすことになる。
または、ターンオフは、単純にｃベースを開放するとともにｅベースを開放したままにすることにより達成されうるが、これは、最大のターンオフ損失、及び、低いブレークダウン電圧ももたらすことになる。
［利点］
開示されたイノベーションは、種々の実施形態において、少なくとも以下の利点のうちの１つ以上を提供する。しかしながら、これらの利点の全てが、開示されたイノベーションの全てに起因するものではなく、この利点のリストは、種々の請求された発明を限定しない。
・電力変換システムにおける効率の改善
・より耐久性のある電力半導体デバイス
・より高いブレークダウン電圧を有する電力半導体デバイス
・より低いオン抵抗を有する電力半導体デバイス
・より低コストの電力半導体デバイス
必ずしも全ての実施形態ではないが、いくつかの実施形態によれば、以下のことがもたらされる：本出願が、Ｂ−ＴＲＡＮのようなデバイスのための「受動オフ」保護を提供することに対する新たなアプローチを開示する。たとえ制御回路構成が作動しなくても、ＡＣ結合は、外部端子の過渡電圧を用いて、エミッタ接合に順方向バイアスがかかることを防止する。好ましくは、ダイオードモード及び事前ターンオフ動作を実行する同一のスイッチが、受動オフ回路動作の一部として用いられる。
必ずしも全ての実施形態ではないが、いくつかの実施形態によれば、以下のことが提供される：第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイのそれぞれの表面上に備え、第１及び第２エミッタ接合と、上記第１エミッタ／コレクタ領域と同一表面上の第１ベース接触領域と、上記第２エミッタ／コレクタ領域と同一表面上の第２ベース接触領域とを個別に規定し、両方の上記ベース接触領域が、上記半導体ダイに対してオーミック接触を個別に形成する、電力半導体デバイスと、オンの場合に、上記第１ベース接触領域を上記第１エミッタ／コレクタに動作可能に接続する第１駆動トランジスタと、オンの場合に、上記第２ベース接触領域を上記第２エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、上記エミッタ／コレクタ領域にわたって電圧スルーを電気的に接続して、上記エミッタ／コレクタ領域のどちらでもエミッタになる上記駆動トランジスタを作動させ、上記エミッタ／コレクタ領域と、それに対応するベース接触領域との間の電圧を制限するように動作可能に接続される過渡結合回路と、導通のターンオン及びターンオフを制御するために上記第１及び第２ベース接触領域を独立して駆動し、上記第１駆動トランジスタ及び第２駆動トランジスタが上記エミッタ／コレクタ領域のうちの少なくとも１つをこの少なくとも１つに対応するベース接触領域に接続するスイッチング位相を含む、制御回路と、を備え、上記第１エミッタ接合上の順方向電圧が、上記第１エミッタ接合の固有の順方向ダイオード電圧降下より低く制限され、上記第２エミッタ接合上の順方向電圧が、上記第２エミッタ接合の固有の順方向ダイオード電圧降下より低く制限されることにより、上記制御回路が作動しない場合に漏れ電流が増幅されず、ブレークダウン電圧が漏れ電流の増幅により低下しない、スイッチング回路。
必ずしも全ての実施形態ではないが、いくつかの実施形態によれば、以下のことが提供される：第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイのそれぞれの表面上に備え、第１及び第２エミッタ接合と、上記第１及び第２エミッタ／コレクタ領域とそれぞれ同一の２つの表面上の第１及び第２ベース接触領域とを個別に規定し、両方の上記ベース接触領域は、上記半導体ダイに対してオーミック接触を個別に形成する、電力半導体デバイスと、オンの場合に、上記第１ベース接触領域を上記第１エミッタ／コレクタに動作可能に接続する第１駆動トランジスタと、オンの場合に、上記第２ベース接触領域を上記第２エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、上記エミッタ／コレクタ領域のうちのコレクタ側の１つから電圧スルーを電気的に接続して、反対側の上記エミッタ／コレクタの上記駆動トランジスタを作動させる過渡結合回路と、上記第１及び第２ベース接触領域を独立して駆動し、上記第１駆動トランジスタ及び／または上記第２駆動トランジスタが上記エミッタ／コレクタ領域のうちの少なくとも１つをその少なくとも１つに対応する上記ベース接触領域に接続するスイッチング位相を含む、制御回路と、を備え、上記第１エミッタ接合上の順方向電圧が、上記第１エミッタ接合の固有の順方向ダイオード電圧降下よりも低く制限され、上記第２エミッタ接合上の順方向電圧が、上記第２エミッタ接合の固有の順方向ダイオード電圧降下よりも低く制限される、スイッチング回路。
［変更及び変形］
当業者に認識されるであろうように、本出願において説明された革新的概念は、非常に大きな応用範囲にわたり変更及び変形されてもよく、従って、特許される主題の範囲は、与えられた特定の例示的な教示のいずれによっても限定されない。添付された請求項の精神及び広い範囲に該当する、全てのこのような代替、変更及び変形を包含することが意図される。
本出願におけるどの記載も、あらゆる特定の要素、ステップ、または、機能が、特許請求の範囲に含まれなければならない本質的な要素であることを示唆するものとして読み取られるべきではなく：特許される主題の範囲は、許可された請求項によってのみ規定される。さらに、これらの請求項のいずれも、「ｍｅａｎｓ ｆｏｒ」という正確な語句が分詞の後に続かない限り、米国特許法第１１２条第６段落を発動することは意図されていない。
出願時の請求項は、可能な限り包括的であることが意図されており、いずれの主題も意図的に、放棄されないし、専用とされないし、または断念されない。
特許請求の範囲は、とりわけ（そして、独創的で、及び／または、意外性があり、及び／または、有利であるものとして本明細書に示されるその他の点に加えて、例外なく）以下のとおりである。

Claims (16)

  1. スイッチング回路であって、
    第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイの第１及び第２のそれぞれの表面上に備え、第１及び第２エミッタ接合と、前記第１の第１導電型エミッタ／コレクタ領域と同一表面上の第１ベース接触領域と、前記第２の第１導電型エミッタ／コレクタ領域と同一表面上の第２ベース接触領域と、を個別に規定し、両方のベース接触領域が、前記第２導電型半導体ダイに対してオーミック接触を個別に形成する、電力半導体デバイスと、
    オンの場合に、前記第１ベース接触領域を前記第１の第１導電型エミッタ／コレクタ領域に動作可能に接続する第１駆動トランジスタ、及び、オンの場合に、前記第２ベース接触領域を前記第２の第１導電型エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、
    電圧スルーレートを前記第１及び第２の第１導電型エミッタ／コレクタ領域にわたって電気的に接続して、エミッタ側駆動トランジスタを作動させ、エミッタ作動領域と、該エミッタ作動領域に対応する前記ベース接触領域との間の電圧を制限するように動作可能に接続された過渡結合回路と、
    を備え、
    前記エミッタ作動領域は、前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちどちらかエミッタになっている方に対応し、
    前記エミッタ側駆動トランジスタは、前記第１駆動トランジスタ及び前記第２駆動トランジスタのうちの、前記エミッタ作動領域に接続される方に対応し、
    前記スイッチング回路は、さらに、
    導通のターンオン及びターンオフを制御するために前記第１及び第２ベース接触領域を独立して駆動し、前記第１駆動トランジスタ及び第２駆動トランジスタが前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちの少なくとも１つを、該少なくとも１つに対応するベース接触領域に接続するスイッチング位相を含む、制御回路と、
    を備え、
    前記第１エミッタ接合上の順方向電圧が、前記第１エミッタ接合の固有の順方向ダイオード電圧降下より低く制限され、前記第２エミッタ接合上の順方向電圧が、前記第２エミッタ接合の固有の順方向ダイオード電圧降下より低く制限されることにより、前記制御回路が作動しない場合に漏れ電流が増幅されず、ブレークダウン電圧が漏れ電流の増幅により低下しない、
    スイッチング回路。
  2. 請求項１に記載のスイッチング回路であって、
    前記第２導電型半導体ダイは、シリコンである、
    スイッチング回路。
  3. 請求項１又は２に記載のスイッチング回路であって、
    前記第１の第１導電型エミッタ／コレクタ領域は、前記第２の第１導電型エミッタ／コレクタ領域に電気的に接続されない、
    スイッチング回路。
  4. 請求項１から３のいずれか１項に記載のスイッチング回路であって、
    前記第１の前記表面上の前記ベース接触領域は、前記第２導電型半導体ダイ自体を通ることを除き、前記第２の前記表面上の前記ベース接触領域に電気的に接続されない、
    スイッチング回路。
  5. スイッチング回路であって、
    第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイの第１及び第２のそれぞれの表面上に備え、第１及び第２エミッタ接合と、前記第１及び第２の第１導電型エミッタ／コレクタ領域とそれぞれ同一の２つの表面上の第１及び第２ベース接触領域とを個別に規定し、両方のベース接触領域が、前記第２導電型半導体ダイに対して、オーミック接触を個別に形成する、電力半導体デバイスと、
    オンの場合に、前記第１ベース接触領域を前記第１の第１導電型エミッタ／コレクタ領域に動作可能に接続する第１駆動トランジスタ、及び、オンの場合に、前記第２ベース接触領域を、前記第２の第１導電型エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、
    コレクタ作動領域から電圧スルーレートを電気的に接続して、反対側駆動トランジスタを作動させる過渡結合回路と、
    を備え、
    前記コレクタ作動領域は、前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちのコレクタ側の方に対応し、
    前記反対側駆動トランジスタは、前記第１駆動トランジスタ及び前記第２駆動トランジスタのうちの、反対側領域に接続される方に対応し、
    前記反対側領域は、前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちの前記コレクタ作動領域とは異なる方に対応し、
    前記スイッチング回路は、さらに、
    前記第１及び第２ベース接触領域を独立して駆動し、前記第１駆動トランジスタ及び／または前記第２駆動トランジスタが、前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちの少なくとも１つを、該少なくとも１つに対応する前記ベース接触領域に接続するスイッチング位相を含む、制御回路と、
    を備え、
    前記第１エミッタ接合上の順方向電圧が、前記第１エミッタ接合の固有の順方向ダイオード電圧降下よりも低くなるように制限され、前記第２エミッタ接合上の順方向電圧が、前記第２エミッタ接合の固有の前記順方向ダイオード電圧降下よりも低く制限される、
    スイッチング回路。
  6. 請求項５に記載のスイッチング回路であって、
    前記第２導電型半導体ダイは、シリコンである、
    スイッチング回路。
  7. 請求項５又は６に記載のスイッチング回路であって、
    前記第１の第１導電型エミッタ／コレクタ領域は、前記第２の第１導電型エミッタ／コレクタ領域に電気的に接続されない、
    スイッチング回路。
  8. 請求項５から７のいずれか１項に記載のスイッチング回路であって、
    前記第１の前記表面上の前記ベース接触領域は、前記第２導電型半導体ダイ自体を通ることを除き、前記第２の前記表面上の前記ベース接触領域に電気的に接続されない、
    スイッチング回路。
  9. スイッチング回路であって、
    第１及び第２の第１導電型エミッタ／コレクタ領域を第２導電型半導体ダイのそれぞれの表面上に備え、第１及び第２エミッタ接合と、前記第１の第１導電型エミッタ／コレクタ領域と同一表面上の第１ベース接触領域と、前記第２の第１導電型エミッタ／コレクタ領域と同一表面上の第２ベース接触領域と、を個別に規定し、両方のベース接触領域が、前記第２導電型半導体ダイに対してオーミック接触を個別に形成する、電力半導体デバイスと、
    オンの場合に、前記第１ベース接触領域を前記第１の第１導電型エミッタ／コレクタ領域に動作可能に接続する第１駆動トランジスタ、及び、オンの場合に、前記第２ベース接触領域を前記第２の第１導電型エミッタ／コレクタ領域に動作可能に接続する第２駆動トランジスタと、
    少なくとも１つの直列抵抗を備え、電圧スルーレートを前記第１及び第２の第１導電型エミッタ／コレクタ領域にわたって電気的に接続して、エミッタ側駆動トランジスタを作動させ、エミッタ作動領域と、該エミッタ作動領域に対応する前記ベース接触領域との間の電圧を制限するように動作可能に接続された過渡結合回路と、
    を備え、
    前記エミッタ作動領域は、前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちどちらかエミッタになっている方に対応し、
    前記エミッタ側駆動トランジスタは、前記第１駆動トランジスタ及び前記第２駆動トランジスタのうちの、前記エミッタ作動領域に接続される方に対応し、
    前記スイッチング回路は、さらに、
    導通のターンオン及びターンオフを制御するために前記第１及び第２ベース接触領域を独立して駆動し、前記第１駆動トランジスタ及び第２駆動トランジスタが前記第１及び第２の第１導電型エミッタ／コレクタ領域のうちの少なくとも１つを、該少なくとも１つに対応するベース接触領域に接続するスイッチング位相を含む、制御回路と、
    を備え、
    前記第１エミッタ接合上の順方向電圧が、前記第１エミッタ接合の固有の順方向ダイオード電圧降下より低く制限され、前記第２エミッタ接合上の順方向電圧が、前記第２エミッタ接合の固有の順方向ダイオード電圧降下より低く制限されることにより、前記制御回路が作動しない場合に漏れ電流が増幅されず、ブレークダウン電圧が漏れ電流の増幅により低下しない、
    スイッチング回路。
  10. 請求項９に記載のスイッチング回路であって、
    前記第２導電型半導体ダイは、シリコンである、
    スイッチング回路。
  11. 請求項９又は１０に記載のスイッチング回路であって、
    前記第２導電型半導体ダイ自体を通ることを除き、前記第１の第１導電型エミッタ／コレクタ領域は、前記第２の第１導電型エミッタ／コレクタ領域に電気的に接続されない、
    スイッチング回路。
  12. 請求項９から１１のいずれか１項に記載のスイッチング回路であって、
    前記第１の前記表面上の前記ベース接触領域は、前記第２導電型半導体ダイ自体を通ることを除き、前記第２の前記表面上の前記ベース接触領域に電気的に接続されない、
    スイッチング回路。
  13. 請求項９から１２のいずれか１項に記載のスイッチング回路であって、
    前記第１及び第２の第１導電型エミッタ／コレクタ領域は両方ともｎ型である、
    スイッチング回路。
  14. 請求項９から１３のいずれか１項に記載のスイッチング回路であって、
    前記第２導電型半導体ダイはｐ型である、
    スイッチング回路。
  15. 請求項９から１４のいずれか１項に記載のスイッチング回路であって、
    前記第１及び第２ベース接触領域は両方ともｐ型である、
    スイッチング回路。
  16. 請求項９から１５のいずれか１項に記載のスイッチング回路であって、
    前記過渡結合回路は、いかなる直列接続された能動デバイスも含まない
    スイッチング回路。
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