JP2019204940A - フルエッジトリミングを用いたウェハ処理方法 - Google Patents

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Abstract

【課題】処理を実施する前に正確な位置決めを実施可能な、フルエッジトリミングを用いたウェハ処理方法を提供する。【解決手段】ウェハ処理方法１００において、処理される半導体ウェハよりも小さい直径を有するチャックテーブルを使用する１３０。従って、カットスルーエッジトリミングを半導体ウェハの周縁で実施して１４０、周縁にカットスルー直立側面を形成する。また、テーピング及びバックグラインド処理のための位置決め手段として周縁に平坦部分を形成する１５０。【選択図】図１

Description

本発明は、ウェハ処理方法に関連し、より詳細には、フルエッジトリミングを使用し、平坦エッジ位置決めセットアップを伴うウェハ処理方法に関連する。
ボンドウェハ処理用途がより一般的になり、エッジ指向処理技術の重要性を増している。これらのエッジ指向処理のうち、エッジトリミングは、一般的に、以下の処理、例えば、ハーフカット、テーピング、及びバックグラインドマウント等に送られる前に、より良好な準備のためにボンドウェハセンブリに適用される。エッジトリミング処理を適用すると、一般的に、キャリアウェハではなくデバイスウェハの半径を少しだけ除去し、ボンディング空隙がしばしば発生するデバイスウェハの狭いエッジ領域を排除して、チッピング又は他の処理の問題を被る可能性が最も高い領域を最小限に抑える。追加的な利点は、ウェハエッジが最も大きい不均一性を被るウェハの領域であることである。この領域を除去すれば、その後に続くウェハボンディング工程にしばしば有益となる。
しかし、現在のエッジトリミング処理はハーフカットトリミングとして知られており、これは、ウェハを保持するテーブルが、どの位深くカッタが進んでよいかについての主な懸念として存在するため、ウェハデバイスの厚さの半分まで進むことを示す。したがって、半分までカットが入ったトリミングされたウェハのエッジは、テーピング処理においてぶら下がったテープの余分な部分を残し、ウェハのエッジに粗末なバックグラインドテープラミネーションを残してしまう。
ウェハデバイスのエッジにおけるＶノッチも、後に続く処理のための重要な位置決め構成である。しかし、エッジトリミング処理を受けると、必然的にウェハデバイスのエッジにおけるＶノッチのサイズを縮小する、又はＶノッチ消滅させてしまうことさえあり、後に続く処理が位置決めとしてＶノッチを使用する難しさを上げてしまう。
米国特許出願公開第２０１４／００５４７４８号明細書 米国特許出願公開第２０１４／０１１３４５２号明細書 米国特許出願公開第２００８／００４４９８４号明細書
本発明の一態様によれば、上記の問題を解決するウェハ処理方法が提供される。フルエッジトリミングを用いたウェハ処理方法は、以下の工程を含む。表面（front side）及び表面とは反対の裏面（back side）を有する半導体ウェハを提供する工程であって、半導体ウェハは厚さ及び第１の直径を有する、提供する工程と、半導体ウェハを保持するための、第２の直径を有するチャックテーブルを提供する工程であって、第２の直径が第１の直径よりも小さい、提供する工程と、半導体ウェハの周縁にエッジトリミングを実施して、その厚さの半導体ウェハの一部を除去する工程と、半導体ウェハの表面にテーピングを実施する工程と、半導体ウェハの裏面にバックグラインド（backside grind）を実施する工程である。
本発明の別の態様によれば、ウェハ処理方法は、半導体ウェハの周縁をトリミングして半導体ウェハの周縁の平坦部分を形成する工程であって、平坦部分は周縁の円弧部分と接続し、半導体ウェハの周縁を形成する、形成する工程をさらに含む。
本発明の別の態様によれば、半導体ウェハの周縁をトリミングして周縁の平坦部分を形成する工程は、エッジトリミング処理において実施される。
本発明の別の態様によれば、半導体ウェハの表面にテーピングを実施する工程は、周縁の平坦部分を位置決め手段として使用する。
本発明の別の態様によれば、半導体ウェハの裏面にバックグラインドを実施する工程は、周縁の平坦部分を位置決め手段として使用する。
本発明の別の態様によれば、周縁にエッジトリミングを実施する工程は、半導体ウェハの周縁に、表面と裏面を接続する直立側面（straight side）を形成する。
本発明の別の態様によれば、半導体ウェハの表面にテーピングを実施する工程は、半導体ウェハの周縁における直立側面に沿ってテープを切断する工程を含む。
本発明の別の態様によれば、直立側面は、表面と裏面の両方に垂直である。
本発明の別の態様によれば、ウェハ処理方法は、半導体ウェハをチャックテーブルに提供する前に、半導体ウェハの表面又は裏面にハーフカット処理を実行する工程をさらに含む。
本発明の別の態様によれば、ハーフカット処理は、ブレードカット、レーザ溝加工、及びステルスダイシングを含む。
本発明の実施形態によって提供されるウェハ処理方法は、処理される半導体ウェハより小さい直径のチャックテーブルを使用する。従って、カットスルーエッジトリミングを半導体ウェハの周縁で実施して、周縁にカットスルー直立側面を形成し、テーピング及びバックグラインド処理のための位置決め手段として周縁に平坦部分を形成する。したがって、エッジチッピングを防止するウェハエッジ上での良好なバックグラインドテープラミネーションが提供され、従来のＶノッチに代わって平坦部分はウェハの位置認識が容易であり、エッジトリミング処理のための切断工具は、ブレード形状の不必要性によりドレッシング周波数（dressing frequency）をほとんど必要としない。
本発明のこれら及び他の目的は、様々な図面及び図表に示す好ましい実施形態についての以下の発明を実施するための形態を読めば、当業者には間違いなく明らかになるであろう。
本発明の実施形態によるウェハ処理方法を示す図である。 エッジトリミング処理の実施形態を示す図である。 エッジトリミング前後の半導体ウェハ１の上面図を示す図である。 半導体ウェハへのテーピング処理の図である。
特定のシステム構成要素を指すために、以下の説明及び特許請求の範囲全体を通して特定の用語を使用する。当業者であれば分かるように、製造業者は構成要素を異なる名称で指すことがある。以下の議論及び特許請求の範囲では、用語「含む（include）」及び「含む（comprise）」を非限定的な形式で使用する。また、用語「結合」は、間接的又は直接的な電気的／機械的接続のいずれかを意味することを意図している。それゆえ、第１のデバイスが第２のデバイスに結合される場合、その接続は直接的な電気的／機械的接続によるものか、又は他のデバイス及び接続を介した間接的な電気的／機械的接続によるものとしてよい。
本発明の実施形態によるウェハ処理方法を示す図である図１を参照されたい。ウェハ処理方法１００は、エッジトリミング処理のためのフルエッジトリミングを用いることで特徴付けられ、以下の工程を含む。
工程１１０：半導体ウェハを提供する。
工程１２０：半導体ウェハの表面又は裏面にハーフカット処理を実行する。
工程１３０：半導体ウェハを保持するためにチャックテーブルを提供する。
工程１４０：半導体ウェハにエッジトリミングを実施する。
工程１５０：半導体ウェハの周縁の平坦部分を形成する。
工程１６０：半導体ウェハの表面にテーピングを実施する。
工程１７０：半導体ウェハの裏面にバックグラインドを実施する。
図２も参照されたい。図２は、エッジトリミング処理の実施形態を示す図である。工程１１０では、半導体ウェハ１を提供する。半導体ウェハ１は、表面１１及び表面１１とは反対の裏面１２を有する。特に、半導体ウェハ１は、厚さＴ及び第１の直径Ｄ１を有するように提供される。一実施形態では、本発明において提供される処理に送られる半導体ウェハ１は、周縁でのプロファイリングのために既にエッジグラインドを受けている。工程１２０では、チャックテーブル３に提供する前に、全体の厚さＴを、一実施形態では、その厚さＴの半分以下に小さくするために半導体ウェハ１の表面１１又は裏面１２にハーフカット処理を実行する。具体的には、工程１２０におけるハーフカット処理は、ブレードカット、レーザ溝加工、及びステルスダイシングを含むが、これらに限定されない。
工程１３０では、後に続くエッジトリミング処理のために半導体ウェハ１を保持するためのチャックテーブル３を提供する。チャックテーブル３は、第２の直径Ｄ２を有して提供され、切断工具５が半導体ウェハ１にカットスルートリミング処理を実行することができる状況を確立するために、チャックテーブル３の第２の直径Ｄ２は半導体ウェハ１の第１の直径Ｄ１よりも小さく、特に、トリミングされる量、又は図２に示されるようなＷ分以上半径において小さい。
図２及び図３を参照されたい。図３は、エッジトリミング前後の半導体ウェハ１の上面図を示す図である。工程１４０では、フルエッジトリミングを半導体ウェハ１の周縁に実施して、厚さＴ、すなわち、半導体ウェハ１の全体の厚さを有する部分Ｐを除去する。切断工具５は、裏面１２から、半導体ウェハ１の厚さＴを全部通過して表面１１まで切断し、部分Ｐを除去する。したがって、半導体ウェハ１の周縁に、表面１１と裏面１２を接続する、一実施形態において、表面１１と裏面１２の両方に垂直な直立側面１３が形成される。工程１５０では、周縁において半導体ウェハ１から追加部分Ｐ´をトリミングすることによって、平坦部分Ｐ１を半導体ウェハ１の周縁に形成する。平坦部分Ｐ１は、工程１４０及び工程１５０において半導体ウェハ１が処理された後、半導体ウェハ１の周縁において円弧部分Ｐ２に接続された平坦なエッジであり、一実施形態では、半導体ウェハ１の周縁をトリミングして工程１５０におけるように平坦部分Ｐ１を形成することは、工程１４０におけるようにエッジトリミング処理の段階においてまさに実施される。
本発明の実施形態は、半導体ウェハ１をプロファイリングのためにグラインドされた後、半導体ウェハ１がテーピング処理以降に進む前の、半導体ウェハ１へのカットスルーエッジトリミング処理を示す。半導体ウェハへのテーピング処理の図である図４を参照されたい。半導体ウェハ１をエッジトリミングした後、工程１６０としてテーピング処理において半導体ウェハ１の表面１１にテープ７を取り付ける。前の処理で形成された直立側面１３により、テーピング処理のための切断工具６は、半導体ウェハ１の周縁において直立側面１３に沿って切断することによって余分なテープ７を除去することができる。半導体ウェハ１の周縁でカットスルーエッジトリミングを使用すると、その後の処理中の半導体ウェハ１の周縁でのチッピングを防止し、製品収率、最終的には収益性を改善することに留意されたい。テーピング処理に続いて、工程１７０は、当業者が知っている半導体ウェハ１の裏面１２へのバックグラインドを実施する。
半導体ウェハ１の位置決めも、処理にとって重要である。工程１６０、１７０におけるテーピング及びバックグラインドは、処理を実施する前に正確な位置決めのため半導体ウェハ１上にマークを必要とする。エッジトリミング処理において減少又は消滅する可能性が高い従来のＶノッチとは異なり、テーピング及びバックグラインド処理は、エッジトリミング処理で形成された平坦部分Ｐ１を位置決め手段としてかなり容易にすることができる。
本発明の実施形態によって提供されるウェハ処理方法は、処理される半導体ウェハよりも小さい直径のチャックテーブルを使用する。従って、カットスルーエッジトリミングを半導体ウェハの周縁で実施して、周縁にカットスルー直立側面を形成し、また、テーピング及びバックグラインド処理のための位置決め手段として周縁に平坦部分を形成する。
当業者であれば、装置及び方法への多様な変更及び変形は発明の教示を保持しながら行ってよいことに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。

Claims (10)

  1. フルエッジトリミングを用いたウェハ処理方法であって、
    表面及び該表面とは反対の裏面を有する半導体ウェハを提供する工程であって、該半導体ウェハは厚さ及び第１の直径を有する、提供する工程と、
    前記半導体ウェハを保持するための、第２の直径を有するチャックテーブルを提供する工程であって、該第２の直径が前記第１の直径よりも小さい、提供する工程と、
    半導体ウェハの周縁にエッジトリミングを実施して、前記厚さの半導体ウェハの一部を除去する工程と、
    前記半導体ウェハの表面にテーピングを実施する工程と、
    前記半導体ウェハの裏面にバックグラインドを実施する工程と、を含むウェハ処理方法。
  2. 前記半導体ウェハの周縁をトリミングして前記半導体ウェハの周縁の平坦部分を形成する工程であって、該平坦部分は前記周縁の円弧部分と接続し、前記半導体ウェハの周縁を形成する、形成する工程をさらに含む、請求項１に記載のウェハ処理方法。
  3. 前記半導体ウェハの周縁をトリミングして前記周縁の平坦部分を形成する工程は、前記エッジトリミングの処理において実施される、請求項２に記載のウェハ処理方法。
  4. 前記半導体ウェハの表面にテーピングを実施する工程は、前記周縁の平坦部分を位置決め手段として使用する、請求項２に記載のウェハ処理方法。
  5. 前記半導体ウェハの裏面にバックグラインドを実施する工程は、前記周縁の前記平坦部分を位置決め手段として使用する、請求項２に記載のウェハ処理方法。
  6. 前記周縁にエッジトリミングを実施する工程は、前記半導体ウェハの周縁に、前記表面と前記裏面を接続する直立側面を形成する、請求項１に記載のウェハ処理方法。
  7. 前記半導体ウェハの表面にテーピングを実施する工程は、前記半導体ウェハの周縁における前記直立側面に沿ってテープを切断する工程を含む、請求項６に記載のウェハ処理方法。
  8. 前記直立側面は、前記表面と前記裏面の両方に垂直である、請求項６に記載のウェハ処理方法。
  9. 前記半導体ウェハを前記チャックテーブルに提供する前に、前記半導体ウェハの表面又は裏面にハーフカット処理を実行する工程をさらに含む、請求項１に記載のウェハ処理方法。
  10. 前記ハーフカット処理は、ブレードカット、レーザ溝加工、及びステルスダイシングを含む、請求項９に記載のウェハ処理方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136333A (ja) * 2020-02-27 2021-09-13 株式会社ディスコ 研削方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729178A (zh) * 2019-10-18 2020-01-24 记忆科技(深圳)有限公司 一种3d晶圆的加工方法
DE102020126234B4 (de) * 2019-10-31 2024-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-wafer-abdeckschicht für metalldurchschlagschutz und verfahren zu ihrer herstellung
US11610812B2 (en) * 2019-10-31 2023-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-wafer capping layer for metal arcing protection

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030209117A1 (en) * 2000-12-19 2003-11-13 Peng Neo Chee In-process tape bur monitoring
JP2005150200A (ja) * 2003-11-12 2005-06-09 Disco Abrasive Syst Ltd 平面研削方法
JP2007042811A (ja) * 2005-08-02 2007-02-15 Tokyo Seimitsu Co Ltd ウェーハ外周研削方法及びウェーハ外周研削装置
JP2007288010A (ja) * 2006-04-19 2007-11-01 Lintec Corp シート切断装置及び切断方法
JP2008034776A (ja) * 2006-07-31 2008-02-14 M Tec Kk ワークのエッジの加工方法及び装置
WO2009104614A1 (ja) * 2008-02-22 2009-08-27 日本ミクロコーティング株式会社 半導体ウェーハ外周端部の研削方法及び研削装置
JP2013115187A (ja) * 2011-11-28 2013-06-10 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2014239135A (ja) * 2013-06-07 2014-12-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015141905A (ja) * 2014-01-27 2015-08-03 株式会社東京精密 ウエハ研削装置及びウエハ製造方法
JP2015195314A (ja) * 2014-03-31 2015-11-05 株式会社東京精密 ウエハマーキング・研削装置及びウエハマーキング・研削方法
WO2016189945A1 (ja) * 2015-05-22 2016-12-01 日本電気硝子株式会社 ガラス基板の研削方法
JP2018049973A (ja) * 2016-09-23 2018-03-29 株式会社岡本工作機械製作所 半導体装置の製造方法及び半導体製造装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022987A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
US20080044984A1 (en) 2006-08-16 2008-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of avoiding wafer breakage during manufacture of backside illuminated image sensors
US10643853B2 (en) * 2012-02-10 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer thinning apparatus having feedback control and method of using
US9343348B2 (en) * 2012-06-12 2016-05-17 Erich Thallner Substrate-product substrate combination and device and method for producing a substrate-product substrate combination
US20140054748A1 (en) 2012-08-21 2014-02-27 Genmao Liu Edge trimming method for semiconductor wafer and semiconductor wafer having trimmed edge
WO2014040001A1 (en) * 2012-09-07 2014-03-13 Axus Technology, Llc Method and apparatus for wafer backgrinding and edge trimming on one machine
US20140113452A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Wafer edge trimming method
CN103441104B (zh) * 2013-08-29 2016-06-22 华进半导体封装先导技术研发中心有限公司 晶圆切割方法
JP2015217461A (ja) * 2014-05-16 2015-12-07 株式会社ディスコ ウェーハの加工方法
JP6635860B2 (ja) * 2016-04-07 2020-01-29 株式会社ディスコ 加工方法
CN107818917A (zh) * 2017-09-26 2018-03-20 合肥新汇成微电子有限公司 一种半导体晶圆的切割方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030209117A1 (en) * 2000-12-19 2003-11-13 Peng Neo Chee In-process tape bur monitoring
JP2005150200A (ja) * 2003-11-12 2005-06-09 Disco Abrasive Syst Ltd 平面研削方法
JP2007042811A (ja) * 2005-08-02 2007-02-15 Tokyo Seimitsu Co Ltd ウェーハ外周研削方法及びウェーハ外周研削装置
JP2007288010A (ja) * 2006-04-19 2007-11-01 Lintec Corp シート切断装置及び切断方法
JP2008034776A (ja) * 2006-07-31 2008-02-14 M Tec Kk ワークのエッジの加工方法及び装置
WO2009104614A1 (ja) * 2008-02-22 2009-08-27 日本ミクロコーティング株式会社 半導体ウェーハ外周端部の研削方法及び研削装置
JP2013115187A (ja) * 2011-11-28 2013-06-10 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2014239135A (ja) * 2013-06-07 2014-12-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015141905A (ja) * 2014-01-27 2015-08-03 株式会社東京精密 ウエハ研削装置及びウエハ製造方法
JP2015195314A (ja) * 2014-03-31 2015-11-05 株式会社東京精密 ウエハマーキング・研削装置及びウエハマーキング・研削方法
WO2016189945A1 (ja) * 2015-05-22 2016-12-01 日本電気硝子株式会社 ガラス基板の研削方法
JP2018049973A (ja) * 2016-09-23 2018-03-29 株式会社岡本工作機械製作所 半導体装置の製造方法及び半導体製造装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136333A (ja) * 2020-02-27 2021-09-13 株式会社ディスコ 研削方法
JP7403919B2 (ja) 2020-02-27 2023-12-25 株式会社ディスコ 研削方法

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