JP2019204568A - メモリデバイス及びそのテスト読書き方法 - Google Patents

Abstract

【課題】一回の周期内でワード線における複数のセンス増幅器を選択して、パラレルテストモードを行うことを実現できるメモリデバイス及びそのテスト読書き方法を提供する。【解決手段】プリチャージ電圧制御回路は、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを生成し、ビット線ＢＬＴ及び相補ビット線ＢＬＮに、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを受信させる。プリチャージ操作中、第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは同じであり、プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路がビット線ＢＬＴ及び相補ビット線ＢＬＮに提供する第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの電圧レベルは異なる。【選択図】図１

Description

本発明は半導体メモリ技術に関し、特に、パラレルテストモード（ｐａｒａｌｌｅｌ ｔｅｓｔ ｍｏｄｅ）において、選定されたワード線上の全てのセンス回路を一度で読書きできるメモリデバイス及びそのテスト読書き方法に関する。

一般的な半導体メモリデバイスは、例えば、ＤＲＡＭ中にセンス増幅器が構成されており、メモリユニットアレイのビット線に接続され、且つ、選択されたメモリユニットからデータをアクセスし、データを増幅する。

従来の技術において、メモリデバイスに対してテストを行う時、例えば、パラレルテストモードにおいて、正常に読書きする複数の増幅器を一度で選定するが、データ線（Ｄａｔａ ｌｉｎｅ）の数より多くのメモリユニットを一度で選定してテストを行うことはできず、如何にして一回の周期（ｃｙｃｌｅ）内でワード線における複数のセンス増幅器を選択して、パラレルテストモードを行うかは、現在解決が望まれている課題の一つになっている。

本発明は、一回の周期（ｃｙｃｌｅ）内でワード線の複数のセンス増幅器を選択して、パラレルテストモードを行うことができるメモリデバイス及びそのテスト読書き方法を提供することを目的とする。

本発明は、プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成するプリチャージ電圧制御回路と、ビット線及び相補ビット線の間に結合され、ビット線に結合されたメモリユニットのデータを検出するのに用いられ、プリチャージ電圧制御回路に結合され、ビット線及び相補ビット線に、それぞれ第一のプリチャージ電圧及び第二のプリチャージ電圧を受信させるセンス増幅回路と、を含み、プリチャージ操作中、第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは、同じであり、プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路がビット線及び相補ビット線に提供する第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは異なるメモリデバイスを提供する。

メモリユニットに対してテスト書込み操作及びテスト読取り操作を行うのに用いられる、メモリデバイス用の読書き方法であって、プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成することと、
ビット線及び相補ビット線に、それぞれ第一のプリチャージ電圧及び第二のプリチャージ電圧を受信させることと、を含み、
プリチャージ操作中、第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは、同じであり、プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路がビット線及び相補ビット線に提供する第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは異なる読書き方法を提供する。

上述に基づき、一回の周期（ｃｙｃｌｅ）内でワード線における複数のセンス増幅器を選択して、パラレルテストモードを行うことを実現できるメモリデバイス及びそのテスト読書き方法を提供できる。

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

本発明の実施例に基づくメモリデバイスを図示する模式図である。 本発明の実施例に基づくメモリデバイスのアレイ構造を図示する模式図である。 本発明の実施例に基づく制御テスト回路を図示するブロック模式図である。 本発明の実施例に基づくセンス制御回路を図示する回路模式図である。 本発明の実施例に基づくテスト読取り書込み回路を図示する回路模式図である。 本発明の実施例に基づくメモリデバイスの論理「０」及び論理「１」のテスト書込み操作をそれぞれ図示する波形図である。 本発明の実施例に基づくメモリデバイスの論理「０」及び論理「１」のテスト書込み操作をそれぞれ図示する波形図である。 本発明の実施例に基づくメモリデバイスの論理「０」及び論理「１」のテスト書込み操作をそれぞれ図示する波形図である。 本発明の実施例に基づくメモリデバイスのテスト読取り操作をそれぞれ図示する波形図である。 本発明の実施例に基づくメモリデバイスのテスト読取り操作をそれぞれ図示する波形図である。 本発明の実施例に基づくメモリデバイスのテスト読取り操作をそれぞれ図示する波形図である。 本発明の別の実施例に基づくメモリデバイスが全てのメモリユニットに対する論理「０」のテスト書込みを図示する動作波形図である。

図１を参照すると、図１は、本発明の実施例に基づくメモリデバイスを図示する模式図である。メモリ回路１００は、ワード線ＷＬと、ビット線ＢＬＴと、相補ビット線ＢＬＮと、メモリユニットＭＣと、センス増幅回路１１０と、制御テスト回路１２０と、を含む。制御テスト回路１２０は、センス増幅回路１１０に結合されて、複数の制御信号を提供する。

メモリユニットＭＣは、例えば、データレベルを保存するのに用いられるメモリキャパシタ（ｍｅｍｏｒｙ ｃａｐａｃｉｔｏｒ）及びスイッチとする金属酸化物半導体トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）（図には示されていない）を含み、ＭＯＳトランジスタの第一端はキャパシタと結合され、第二端はビット線ＢＬＴに結合され、ゲートはワード線ＷＬに結合される。ここで、複数のメモリユニットＭＣは、複数のワード線ＷＬ及び複数のビット線ＢＬＴ、複数の相補ビット線ＢＬＮの方向においてアレイ配列をなしてメモリアレイ１３０を形成する。また、図１に示すワード線信号ＷＬｎ及びＷＬｍは、異なるワード線ＷＬにおける信号を表す。

センス増幅回路１１０は、一対のビット線、即ち、ビット線ＢＬＴ及び相補ビット線ＢＬＮに結合されることで、前記メモリユニットＭＣのデータを検出するのに用いられ、したがって、メモリユニットＭＣに対してテスト書込み操作又はテスト読取り操作を行うことができる。

センス増幅回路１１０は、制御テスト回路１２０から第一のプリチャージ電圧ＨＦＶＴ、第二のプリチャージ電圧ＨＦＶＮ、第一のプリチャージイネーブル信号ＢＬＰ１、第二のプリチャージイネーブル信号ＢＬＰ２を受信する。センス増幅回路１１０は、第一のプリチャージイネーブル信号ＢＬＰ１及び第二のプリチャージイネーブル信号ＢＬＰ２に基づき、ビット線ＢＬＴ及び相補ビット線ＢＬＮに、それぞれ第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを受信させるか否か決定し、プリチャージ操作中、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの電圧レベルは、同じであることから、ビット線ＢＬＴ及び相補ビット線ＢＬＮに、同じ電圧レベルを備えさせるが、プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、制御テスト回路１２０が提供する第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの電圧レベルは異なり、且つ、第一のプリチャージイネーブル信号ＢＬＰ１は、テスト書込み検出期間及びテスト読取り検出期間において、電圧レベルを切り換えるタイミングも異なることから、一般的なメモリデバイスとは異なり、検出プロセスにおいて、ビット線ＢＬＴ及び相補ビット線ＢＬＮの間の電圧差は、主にメモリユニットＭＣが放出するデータの影響を受け、本実施例におけるビット線ＢＬＴ及び相補ビット線ＢＬＮの間の電圧差は、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの間の電圧差と関連する。以下の実施例では、さらに詳細に説明する。

センス増幅回路１１０は、第一のスイッチＴ１と、第二のスイッチＴ２と、第三のスイッチＴ３と、センス回路ＳＡと、を含み、第一のスイッチＴ１と、第二のスイッチＴ２と、第三のスイッチＴ３は、ここでは、ｎチャネルトランジスタを例とするが、これに制限しない。第一のスイッチＴ１の第一端（ドレイン）は、第一のプリチャージ電圧ＨＦＶＴを受信し、第二端（ソース）は、ビット線ＢＬＴに結合され、ゲート端は、第一のプリチャージイネーブル信号ＢＬＰ１を受信して、導通するか否か決定する。第二のスイッチＴ２の第一端（ドレイン）は、第二のプリチャージ電圧ＨＦＶＮを受信し、第二端（ソース）は、相補ビット線ＢＬＮに結合され、ゲート端は、同様に第一のプリチャージイネーブル信号ＢＬＰ１を受信して、導通するか否か決定する。第三のスイッチＴ３は、ビット線ＢＬＴ及び相補ビット線ＢＬＮの間に結合され、ゲート端は、第二のプリチャージイネーブル信号ＢＬＰ２を受信する。

センス回路ＳＡは、ビット線ＢＬＴ及び相補ビット線ＢＬＮの間に結合され、センス増幅回路１２０から受信したｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮに基づき、ビット線ＢＬＴ及び相補ビット線ＢＬＮの間の電圧差を大きくするのに用いられる。本実施例において、センス回路ＳＡは、二つのＭＯＳトランジスタＱ１、Ｑ２を含むＣＭＯＳインバータ及び二つのＭＯＳトランジスタＱ３、Ｑ４を含むＣＭＯＳインバータによって正帰還経路のフリップフロップに接続されるように実施される。

センス回路ＳＡのトランジスタＱ１及びＱ３の第一端（ここではソースである）は、第一の中間ノードＮ１に結合され、この第一の中間ノードＮ１は、ｐチャネル制御電圧ＳＡＰを受信し、トランジスタＱ２及びＱ４の第二端（ここではソースである）は、第二の中間ノードＮ２に結合され、この第二の中間ノードＮ２は、ｎチャネル制御電圧ＳＡＮを受信する。センス回路ＳＡのトランジスタＱ１及びＱ２の他端（ここではドレインである）及びトランジスタＱ３、Ｑ４のゲートは、ビット線ＢＬＴに結合され、トランジスタＱ３及びＱ４の他端（ここではドレインである）及びトランジスタＱ１、Ｑ２のゲートは、相補ビット線ＢＬＮに結合され、したがって、ビット線ＢＬＴ及び相補ビット線ＢＬＮの電圧レベルは、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮの影響を受けて、引き上げられて（ｐｕｌｌ ｕｐ）、又は引き下げられて（ｐｕｌｌ ｄｏｗｎ）、論理「１」又は論理「０」を表すことができる。

図２は、本発明の実施例に基づくメモリデバイスのアレイ構造を図示する模式図である。図２の実施例は、図１のメモリデバイス１００に適用できる。図２を参照すると、メモリアレイ１３０は、複数のワード線ＷＬ及び複数のビット線ＢＬＴの接続箇所のメモリユニットＭＣからなり、Ｘデコーダブロック（ＸＤＥＣ）１４０及びＹデコーダブロック（ＹＤＥＣ）１５０は、メモリアレイ１３０に結合され、どのメモリユニットＭＣに対してデータアクセスを行うのか選択するのに用いられる。メモリアレイ１３０は、センス増幅器ブロック１６０に結合され、センス増幅器ブロック１６０は、制御テスト回路１２０に結合され、センス増幅器ブロック１６０は、複数の上記センス増幅回路１１０を含み、制御テスト回路１２０とセンス増幅器ブロック１６０のセンス増幅回路１１０との間の配置関係は、上記図１の開示内容を参考にできる。

図３は、本発明の実施例に基づく制御テスト回路を図示するブロック模式図である。図３を参照すると、制御テスト回路１２０は、センス制御回路２００及びセンス制御回路２００近傍に配されたテスト読取り書込み回路３００を含む。センス制御回路２００及びテスト読取り書込み回路３００は、いずれもセンス増幅回路１１０に結合され、それぞれ第一のプリチャージイネーブル信号ＢＬＰ１、第二のプリチャージイネーブル信号ＢＬＰ２、ｐチャネル制御電圧ＳＡＰ、ｎチャネル制御電圧ＳＡＮ、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを提供する。テストモードにおいて、テスト読取り書込み回路３００は、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つとテスト参照電圧ＴＭＲＥＦとの比較結果に基づき、テスト結果ＴＦＡＩＬを生成して、メモリユニットＭＣが不具合を有するか否かを判定する。以下の実施例は、メモリユニットＭＣが不具合であるか否かを判定するメカニズムを詳細に記述する。

図４は、本発明の実施例に基づくセンス制御回路を図示する回路模式図である。図４を参照すると、本実施例において、センス制御回路２００は、プリチャージイネーブル制御回路２１０及びセンス増幅電圧制御回路２２０を含む。プリチャージイネーブル制御回路２１０は、例えば、インバータＩＮＶ２１〜ＩＮＶ２６及びＮＡＮＤゲートＮＡ２１が接続してなるものである。

具体的には、インバータＩＮＶ２１の入力端は、プリチャージイネーブル信号ＢＬＰＥ１を受信し、プリチャージイネーブル信号ＢＬＰＥ１は、ビット線ＢＬＴ及び相補ビット線ＢＬＮに対していつプリチャージを行うのか決定するのに用いられ、出力端は、ＮＡＮＤゲートＮＡ２１のうちの一方の入力端に結合され、ＮＡＮＤゲートＮＡ２１の他方の入力端は、ローアドレス信号Ｘ１２Ｂ１３Ｂを受信し、ローアドレス信号Ｘ１２Ｂ１３Ｂは、どのワード線ＷＬを動作（ａｃｔ）させるのか選択するのに用いられ、ＮＡＮＤゲートＮＡ２１の出力端は、インバータＩＮＶ２２の入力端に結合され、インバータＩＮＶ２２及びインバータＩＮＶ２３は、直列接続され、インバータＩＮＶ２３は、第一のプリチャージイネーブル信号ＢＬＰ１を出力する。インバータＩＮＶ２４、インバータＩＮＶ２５及びインバータＩＮＶ２６は、順に直列接続され、インバータＩＮＶ２４は、ローアドレス信号Ｘ１２Ｂ１３Ｂを受信し、インバータＩＮＶ２６は、第二のプリチャージイネーブル信号ＢＬＰ２を出力する。

したがって、プリチャージイネーブル制御回路２１０は、センス増幅回路１１０に結合され、プリチャージイネーブル信号ＢＬＰＥ１及びローアドレス信号Ｘ１２Ｂ１３Ｂに基づき、第一のプリチャージイネーブル信号ＢＬＰ１及び第二のプリチャージイネーブル信号ＢＬＰ２を生成して、センス増幅回路１１０に提供する。メモリユニットＭＣに対してテスト書込み操作及びテスト読取り操作を行う時、プリチャージイネーブル制御回路２１０は、第一のプリチャージイネーブル信号ＢＬＰ１を制御して、電圧レベルを切り換えることができ、第二のプリチャージイネーブル信号ＢＬＰ２の論理レベルは、第一のプリチャージイネーブル信号ＢＬＰ１と異なり、テスト書込み操作及びテスト読取り操作終了後、プリチャージイネーブル制御回路２１０は、第二のプリチャージイネーブル信号ＢＬＰ２の電圧レベルを切り換えて、第一のプリチャージイネーブル信号ＢＬＰ１の論理レベルと同じレベルに回復する。

また、センス増幅電圧制御回路２２０は、インバータＩＮＶ２７〜インバータＩＮＶ２９と、ＮＡＮＤゲートＮＡ２２及びＮＡＮＤゲートＮＡ２３と、スイッチＱ２１〜Ｑ２５とが接続されてなり、上記スイッチＱ２１〜Ｑ２５は、トランジスタの方法で実施され、ＳＡＰ出力ノードＮＰ及びＳＡＮ出力ノードＮＮの電圧レベルをそれぞれプリチャージ参照電圧ＨＦＶ、電源電圧ＶＤＤ、接地電圧ＶＳＳの間で切り換える。ＳＡＰ出力ノードＮＰ及びＳＡＮ出力ノードＮＮは、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮを出力できる。

具体的には、ＮＡＮＤゲートＮＡ２２及びＮＡ２３は、ローアドレス信号Ｘ１２Ｂ１３Ｂを受信し、他方の入力端は、それぞれセンスイネーブル信号ＳＥ１及びＳＥ２を受信し、ＮＡＮＤゲートＮＡ２２及びインバータＩＮＶ２７、インバータＩＮＶ２８は、順に直列接続され、スイッチＱ２１は、インバータＩＮＶ２８の出力信号によって制御され、且つ、第一端は電源電圧ＶＤＤを受信し、第二端はＳＡＰ出力ノードＮＰに結合されて、ｐチャネル制御電圧ＳＡＰを電源電圧ＶＤＤに引き上げるのに用いられる。

ＮＡＮＤゲートＮＡ２３及びインバータＩＮＶ２９は、直列接続され、スイッチＱ２２は、インバータＩＮＶ２９の出力信号によって制御され、且つ、第一端はＳＡＮ出力ノードＮＮに結合され、第二端は接地電圧ＶＳＳに結合され、ｎチャネル制御電圧ＳＡＮを接地電圧ＶＳＳに引き下げるのに用いられる。

スイッチＱ２３、スイッチＱ２４及びスイッチＱ２５は、いずれも第二のプリチャージイネーブル信号ＢＬＰ２によって制御され、スイッチＱ２４及びスイッチＱ２５の第一端は、プリチャージ参照電圧ＨＦＶを受信し、プリチャージ参照電圧ＨＦＶは、電源電圧ＶＤＤより低く、一般的に、プリチャージ参照電圧ＨＦＶの電圧値は、実質的に電源電圧ＶＤＤの半分である。スイッチＱ２４の第二端は、スイッチＱ２３の第一端に結合され、且つ、スイッチＱ２５の第二端は、ＳＡＰ出力ノードＮＰに結合され、スイッチＱ２３の第二端は、ＳＡＮ出力ノードＮＮに結合される。スイッチＱ２３〜Ｑ２５は、第二のプリチャージイネーブル信号ＢＬＰ２のイネーブル期間（例を挙げると、スイッチＱ２３〜Ｑ２５は、ここでは、ｎチャネルトランジスタを例とし、したがって、第二のプリチャージイネーブル信号ＢＬＰ２のイネーブル期間は、ハイレベル状態である）において、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮの電圧レベルをプリチャージ参照電圧ＨＦＶに回復させるのに用いられる。

図５は、本発明の実施例に基づくテスト読取り書込み回路を図示する回路模式図である。図５を参照すると、テスト読取り書込み回路３００は、プリチャージ電圧制御回路３１０及びテスト比較回路３２０を含み、プリチャージ電圧制御回路３１０は、テスト比較回路３２０及びセンス増幅回路１１０に結合される。例を挙げると、プリチャージ電圧制御回路３１０は、インバータＩＮＶ３１〜ＩＮＶ３３と、ＮＡＮＤゲートＮＡ３１〜ＮＡ３３と、ＮＯＲゲートＮＯ３１及びＮＯ３２と、スイッチＱ３１〜Ｑ３６と、伝送ゲートＴＧ３１〜ＴＧ３４と、を含む。テスト比較回路３２０は、コンパレータ３１２と、インバータＩＮＶ３４及びＩＮＶ３５と、ＮＡＮＤゲートＮＡ３４及びＮＡ３５と、ＮＯＲゲートＮＯ３３と、スイッチＱ３７〜Ｑ３９と、を含む。本実施例において、スイッチＱ３１〜Ｑ３９及び伝送ゲートＴＧ３１〜ＴＧ３４は、ＣＭＯＳトランジスタの方法で実施されるが、これに制限しない。

本実施例において、テスト比較回路３２０は、ラッチ回路（ｌａｔｃｈ）３１４をさらに含むが、必ずしも必要ではなく、別の実施例において、テスト比較回路３２０は、ラッチ回路３１４を含まなくてもよい。

具体的には、プリチャージ電圧制御回路３１０のＮＡＮＤゲートＮＡ３１は、ローアドレス信号Ｘ１２Ｂ１３Ｂ及びテストイネーブル信号ＴＥＳＴを受信し、ＮＡＮＤゲートＮＡ３１の出力端は、インバータＩＮＶ３１、伝送ゲートＴＧ３１及び伝送ゲートＴＧ３２のｎチャネルゲートに結合され、インバータＩＮＶ３１の出力端は、伝送ゲートＴＧ３１及び伝送ゲートＴＧ３２のｐチャネルゲートに結合され、伝送ゲートＴＧ３１及び伝送ゲートＴＧ３２の一端は、プリチャージ参照電圧ＨＦＶを受信し、他端は、それぞれＨＦＶＴ出力ノードＮＨＴ及びＨＦＶＮ出力ノードＮＨＮに結合され、ＨＦＶＴ出力ノードＮＨＴ及びＨＦＶＮ出力ノードＮＨＮは、それぞれ、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮをセンス増幅回路１１０に提供する。ここで、伝送ゲートＴＧ３１及び伝送ゲートＴＧ３２は、同時に導通又は同時に切断され、導通時には、ＨＦＶＴ出力ノードＮＨＴ及びＨＦＶＮ出力ノードＮＨＮは、プリチャージ参照電圧ＨＦＶを同時に受信する。

インバータＩＮＶ３２は、テストデータ信号ＴＤＡを受信し、出力端は、伝送ゲートＴＧ３３のｐチャネルゲート、伝送ゲートＴＧ３４のｎチャネルゲート、インバータＩＮＶ３３の入力端、ＮＯＲゲートＮＯ３１のうちの一つの入力端に結合される。インバータＩＮＶ３３の出力端は、伝送ゲートＴＧ３３のｎチャネルゲート、伝送ゲートＴＧ３４のｐチャネルゲート、ＮＯＲゲートＮＯ３２のうちの一つの入力端に結合される。伝送ゲートＴＧ３３及び伝送ゲートＴＧ３４の一端は、それぞれＨＦＶＴ出力ノードＮＨＴ及びＨＦＶＮ出力ノードＮＨＮに結合され、他端は、テスト比較回路３２０のコンパレータ３１２の反転入力端に共通結合され、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つをコンパレータ３１２に提供するのに用いられる。

ＮＡＮＤゲートＮＡ３２は、ローアドレス信号Ｘ１２Ｂ１３Ｂ及びテストデータ線プリチャージ信号ＴＰＩＯを受信し、出力端は、スイッチＱ３５及びスイッチＱ３６が導通するか否かを制御し、且つ、スイッチＱ３５及びスイッチＱ３６の第一端は、電源電圧ＶＤＤを受信し、スイッチＱ３５の第二端は、ＨＦＶＮ出力ノードＮＨＮに結合され、スイッチＱ３６の第二端は、ＨＦＶＴ出力ノードＮＨＴに結合される。したがって、テストデータ線プリチャージ信号ＴＰＩＯのイネーブル期間（ここでは、例えば、ハイレベル状態である）において、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの電圧値を電源電圧ＶＤＤに引き上げる。

ＮＡＮＤゲートＮＡ３３は、ローアドレス信号Ｘ１２Ｂ１３Ｂ及びテスト書込みイネーブル信号ＴＷＥを受信し、出力端は、ＮＯＲゲートＮＯ３１及びＮＯＲゲートＮＯ３２の他方の入力端に結合される。ＮＯＲゲートＮＯ３１の出力端は、スイッチＱ３１及びスイッチＱ３４が導通するか否かを制御し、ＮＯＲゲートＮＯ３２の出力端は、スイッチＱ３２及びスイッチＱ３３が導通するか否かを制御し、スイッチＱ３１の第一端は、電源電圧ＶＤＤを受信し、第二端は、スイッチＱ３２の第一端及びＨＦＶＴ出力ノードＮＨＴに結合され、スイッチＱ３２の第二端は、接地電圧ＶＳＳに結合され、したがって、第一のプリチャージ電圧ＨＦＶＴの電圧レベルを、接地電圧ＶＳＳ又は電源電圧ＶＤＤからスイッチＱ３１の臨界電圧を引いた電圧にすることができ、スイッチＱ３３の第一端は、電源電圧ＶＤＤを受信し、第二端は、スイッチＱ３４の第一端及びＨＦＶＮ出力ノードＮＨＮに結合され、スイッチＱ３４の第二端は、接地電圧ＶＳＳに結合され、したがって、第二のプリチャージ電圧ＨＦＶＮの電圧レベルを、接地電圧ＶＳＳ又は電源電圧ＶＤＤからスイッチＱ３３の臨界電圧を引いた電圧にすることができる。

したがって、プリチャージ電圧制御回路３１０は、プリチャージ参照電圧ＨＦＶに基づき、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを生成し、且つ、テスト書込みイネーブル信号ＴＷＥ及びテストデータ信号ＴＤＡをさらに受信して、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを、電源電圧ＶＤＤ、電源電圧ＶＤＤからトランジスタの臨界電圧を引いた電圧、接地電圧ＶＳＳ又はプリチャージ参照電圧ＨＦＶにすることができる。

具体的には、テスト比較回路３２０のＮＡＮＤゲートＮＡ３４は、ローアドレス信号Ｘ１２Ｂ１３Ｂ及びテストデータイネーブル信号ＴＤＥを受信し、インバータＩＮＶ３４に出力し、インバータＩＮＶ３４の出力端は、インバータＩＮＶ３５の入力端及びＮＡＮＤゲートＮＡ３５のうちの一つの入力端に結合され、インバータＩＮＶ３５の出力端は、ＮＯＲゲートＮＯ３３のうちの一方の入力端に結合される。コンパレータ３１２の非反転入力端は、テスト参照電圧ＴＭＲＥＦを受信し、反転入力端は、伝送ゲートＴＧ３３又は伝送ゲートＴＧ３４から第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つを受信し、コンパレータ３１２の出力端は、ＮＡＮＤゲートＮＡ３５及びＮＯＲゲートＮＯ３３の他方の入力端に結合される。ここで、テスト参照電圧ＴＭＲＥＦは、初期設定の一定の電圧値であり、電圧値は、電源電圧ＶＤＤの１／２より大きい、又は、プリチャージ参照電圧ＨＦＶより高く、電源電圧ＶＤＤより小さく、例えば、テスト参照電圧ＴＭＲＥＦは、電源電圧ＶＤＤの３／４である。

スイッチＱ３７はＮＡＮＤゲートＮＡ３５によって制御の出力結果によって制御され、第一端は、電源電圧ＶＤＤに結合され、第二端は、テストノードＮＴに結合され、テストノードＮＴは、テスト結果ＴＦＡＩＬを出力する。スイッチＱ３８はＮＯＲゲートＮＯ３３の出力結果によって制御され、第一端は、テストノードＮＴに結合され、第二端は、接地電圧ＶＳＳに結合される。したがって、テスト結果ＴＦＡＩＬの電圧レベルは、コンパレータ３１２の出力結果によって電源電圧ＶＤＤ又は接地電圧ＶＳＳになる。

また、スイッチＱ３９の第一端もテストノードＮＴに結合され、第二端は、接地電圧ＶＳＳに結合され、テストデータ線プリチャージ信号ＴＰＩＯによって制御されて、テストデータ線プリチャージ信号ＴＰＩＯのイネーブル期間において、テスト結果ＴＦＡＩＬの電圧レベルを接地電圧ＶＳＳに引き下げる。ラッチ回路３１４もテストノードＮＴに結合され、テスト結果ＴＦＡＩＬの電圧レベルをラッチするのに用いられる。

簡単に述べると、テスト比較回路３２０は、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つ及びテスト参照電圧ＴＭＲＥＦを比較して、テスト結果ＴＦＡＩＬを生成して、メモリユニットＭＣの不具合を有するか否かを判定し、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つがテスト参照電圧ＴＭＲＥＦより大きい時、テスト結果ＴＦＡＩＬは、例えば、電源電圧ＶＤＤ及び接地電圧ＶＳＳのうちの一方に実質的に等しく、メモリユニットＭＣのデータ検出が成功であることを表し、また、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのいずれもテスト参照電圧ＴＭＲＥＦより小さい時、テスト結果ＴＦＡＩＬは、例えば、電源電圧ＶＤＤ及び接地電圧ＶＳＳのうちの他方に実質的に等しく、メモリユニットＭＣのデータ検出が失敗であることを表す。以下の実施例は、テスト読書き及びメモリユニットＭＣの不具合を有するか否かを判定する実施方式について、さらに詳細に説明する。

続いて、図６〜図８を参照すると、図６〜図８は、本発明の実施例に基づくメモリデバイスの論理「０」及び論理「１」のテスト書込み操作をそれぞれ図示する波形図である。図６〜図８の動作は、上記図１〜図５の実施例に適用できる。テスト書込み操作において、いずれか一つのメモリユニットＭＣを例とすると、図６は、対応するワード線ＷＬにおけるワード線信号ＷＬｎ、テスト書込みイネーブル信号ＴＷＥ、センスイネーブル信号ＳＥ１、ＳＥ２、第一のプリチャージイネーブル信号ＢＬＰ１及び第二のプリチャージイネーブル信号ＢＬＰ２の動作波形図を示す。図７は、書込みデータが論理「０」である時のテスト書込み操作、第一のプリチャージ電圧ＨＦＶＴ、第二のプリチャージ電圧ＨＦＶＮ、ｐチャネル制御電圧ＳＡＰ、ｎチャネル制御電圧ＳＡＮ、ビット線ＢＬＴ及び相補ビット線ＢＬＮの電圧レベルの動作波形図を示す。特に説明することとして、図７及び図８に示される、異なる符号で説明されている細い直線は、図６における波形動作を表しており、図面が乱雑にならないように、符号を標記していないが、当業者は、図６からこれらの細い直線が表す意味を知り得ることができる。

まず、図１〜図５を併せて、図６及び図７を参照すると、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮは、テストを行う前に、伝送ゲートＴＧ３１及び伝送ゲートＴＧ３２は、導通されて、プリチャージ参照電圧ＨＦＶの電圧値の大きさに維持される。テスト書込み操作において、特に、テスト書込み検出期間ｔＷにおいて、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一方の電圧値は、電源電圧ＶＤＤより低いが、プリチャージ参照電圧ＨＦＶより高く、他方の電圧値は、プリチャージ参照電圧ＨＦＶより低く、例えば、接地電圧ＶＳＳに実質的に等しい。

まず、メモリユニットＭＣに対して論理「０」を表すデータを書き込もうとすることを例とすると、テストデータ信号ＴＤＡは、ローレベル状態にされ、且つ、この時、ワード線信号ＷＬｎ及びテスト書込みイネーブル信号ＴＷＥの電圧はハイレベル状態であり、したがって、スイッチＱ３１及びＱ３４は切断され、スイッチＱ３２及びＱ３３は導通され、ここで、スイッチＱ３１〜Ｑ３４はいずれもｎチャネルトランジスタを例とするが、これに制限せず、プリチャージ電圧制御回路３１０が提供する第一のプリチャージ電圧ＨＦＶＴの電圧を接地電圧ＶＳＳに引き下げ、第二のプリチャージ電圧ＨＦＶＮは、電源電圧ＶＤＤからｎチャネルトランジスタの臨界電圧ＶＴＮを引いた電圧の大きさに引き上げられる。説明が必要なこととして、電源電圧ＶＤＤの電圧値は、プリチャージ参照電圧ＨＦＶと臨界電圧ＶＴＮの電圧の和より大きい。

続いて、プリチャージイネーブル制御回路２１０は、第一のプリチャージイネーブル信号ＢＬＰ１を元のローレベル状態からハイレベル状態に切り換えるが、第二のプリチャージイネーブル信号ＢＬＰ２はローレベル状態を維持して、第一のスイッチＴ１及び第二のスイッチＴ２を導通させ、第三のスイッチＴ３を切断させ、ビット線ＢＬＴ及び相補ビット線ＢＬＮは、それぞれ第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮを受信できる。

特に説明することとして、本実施例において、メモリユニットＭＣに対してテスト書込み操作を行う時、且つ、第一のプリチャージイネーブル信号ＢＬＰ１は、イネーブル状態に切り換える前、即ち、第一のスイッチＴ１及び第二のスイッチＴ２が導通する前に、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの電圧レベルはすでに異なる。

続いて、センス増幅電圧制御回路２２０は、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮを、プリチャージ参照電圧ＨＦＶからそれぞれ電源電圧ＶＤＤ及び接地電圧ＶＳＳに切り換える。ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮの電圧レベルは、元は電源電圧ＶＤＤより低く維持され、ここでは、プリチャージ参照電圧ＨＦＶと同じであり、センスイネーブル信号ＳＥ１及びＳＥ２のイネーブル期間において、スイッチＱ２１及びスイッチＱ２２は導通され、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮは、それぞれ電源電圧ＶＤＤ及び接地電圧ＶＳＳに切り換えられて、ビット線ＢＬＴ及び相補ビット線ＢＬＮの間の電圧差を大きくすることから、テスト書込み検出期間ｔＷにおいて、ビット線ＢＬＴの電圧レベルは、接地電圧ＶＳＳに実質的に等しく、相補ビット線ＢＬＮの電圧レベルは、電源電圧ＶＤＤであり、メモリユニットＭＣに、論理「０」を表すデータを保存させる。

続いて、図１〜図５を併せて、図６及び図８を参照すると、図８は、論理「１」であるデータを書込む時のテスト書込み操作、第一のプリチャージ電圧ＨＦＶＴ、第二のプリチャージ電圧ＨＦＶＮ、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮの動作波形図を示す。テスト書込み操作において、メモリユニットＭＣに対して論理「１」を表すデータを書き込もうとすることを例とすると、テストデータ信号ＴＤＡは、ハイレベル状態にされ、テスト書込み検出期間ｔＷにおいて、プリチャージ電圧制御回路３１０が出力する第一のプリチャージ電圧ＨＦＶＴの電圧値は、電源電圧ＶＤＤからｎチャネルトランジスタの臨界電圧ＶＴＮを引いた電圧の大きさに引き上げられ、第二のプリチャージ電圧ＨＦＶＮの電圧レベルは、接地電圧ＶＳＳに引き下げられ、詳細な実施方式は、当業者が上記実施例及び一般的技術から十分な教示及び提示を得ることができ、ここでは繰り返し述べない。

図９〜図１１は、本発明の実施例に基づくメモリデバイスのテスト読取り操作をそれぞれ図示する波形図である。図９〜図１１の動作は、上記図１〜図８の実施例に適用できる。図１〜図５を併せて、図９〜図１１を参照すると、テスト読取り操作において、いずれか一つのメモリユニットＭＣを例とすると、図９は、ワード線信号ＷＬｎ、センスイネーブル信号ＳＥ１及びＳＥ２、テストデータ線プリチャージ信号ＴＰＩＯ、テストデータイネーブル信号ＴＤＥ、第一のプリチャージイネーブル信号ＢＬＰ１及び第二のプリチャージイネーブル信号ＢＬＰ２の動作波形図を示す。図１０及び図１１は、それぞれテスト読取り操作の読取り結果が成功及び失敗と判定した場合の第一のプリチャージ電圧ＨＦＶＴ、第二のプリチャージ電圧ＨＦＶＮ、ｐチャネル制御電圧ＳＡＰ、ｎチャネル制御電圧ＳＡＮ、ビット線ＢＬＴ及び相補ビット線ＢＬＮの電圧レベルの動作波形図を示す。特に説明することとして、図１０及び図１１に示される、異なる符号で説明されている細い直線は、図９における波形動作を表しており、図面が乱雑にならないように、符号を標記していないが、当業者は、図９からこれらの細い直線が表す意味を知り得ることができる。

まず、図９及び図１０を参照すると、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮは、テストを行う前に、伝送ゲートＴＧ３１及び伝送ゲートＴＧ３２は、導通されて、プリチャージ参照電圧ＨＦＶの電圧値の大きさに維持される。

メモリユニットＭＣに対してテスト読取り操作を行う時、メモリユニットＭＣが論理「０」を表すデータを読取ることを例とすると、ワード線信号ＷＬｎにおけるハイレベル状態において、且つ、テスト読取り検出期間ｔＲの前に、まず、データ線プリチャージ操作を行う、即ち、テストデータ線プリチャージ信号ＴＰＩＯのイネーブル期間において、スイッチＱ３５、スイッチＱ３６及びスイッチＱ３９を導通させることから、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮは、まず電源電圧ＶＤＤに実質的に等しい電圧に引き上げられ、テストノードＮＴは、接地電圧ＶＳＳを実質的に受信する。ここで、スイッチＱ３５及びスイッチＱ３６は、ｐチャネルトランジスタ、スイッチＱ３９は、ｎチャネルトランジスタを例とする。

データ線プリチャージ操作終了後、テストデータ線プリチャージ信号ＴＰＩＯをディスネーブル（例えば、ローレベル状態）にし、センスイネーブル信号ＳＥ１及びＳＥ２をイネーブルにすることから、ｐチャネル制御電圧ＳＡＰ及びｎチャネル制御電圧ＳＡＮは、それぞれプリチャージ参照電圧ＨＦＶから電源電圧ＶＤＤ及び接地電圧ＶＳＳに切り換えられる。

続いて、第一のプリチャージイネーブル信号ＢＬＰ１は、元のローレベル状態からハイレベル状態に切り換えられ、第二のプリチャージイネーブル信号ＢＬＰ２は、ローレベル状態に維持される。ハイレベル状態に切り換えられた第一のプリチャージイネーブル信号ＢＬＰ１は、第一のスイッチＴ１及び第二のスイッチＴ２を導通させ、同一のワード線ＷＬにおけるメモリユニットＭＣのデータは、いずれも検出が成功する場合、テスト読取り検出期間ｔＲにおいて、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮの電圧レベルは異なり、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一方の電圧レベルは、電源電圧ＶＤＤに維持され、他方の電圧レベルは、接地電圧ＶＳＳに実質的に等しい電圧に引き下げられ、図９の実施例において、第二のプリチャージ電圧ＨＦＶＮは、電源電圧ＶＤＤに維持され、且つ、第一のプリチャージ電圧ＨＦＶＴは、接地電圧ＶＳＳに引き下げられることを例とする。

特に説明することとして、テスト書込み操作及びテスト読取り操作において、第一のプリチャージイネーブル信号ＢＬＰ１は、ローレベル状態からハイレベル状態に切り換えるタイミングは異なり、具体的には、第一のプリチャージイネーブル信号ＢＬＰ１は、テスト書込み操作を行う時に、電圧レベルを切り換えるタイミングは、テスト読取り操作を行う時のタイミングより早い。テスト書込み操作において、第一のプリチャージイネーブル信号ＢＬＰ１は、センスイネーブル信号ＳＥ１及びＳＥ２より早くハイレベル状態に切り換えるが、テスト読取り操作において、第一のプリチャージイネーブル信号ＢＬＰ１は、センスイネーブル信号ＳＥ１及びＳＥ２より遅くハイレベル状態に切り換える。

続いて、コンパレータ３１２は、テスト参照電圧ＴＭＲＥＦ及び第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つ、例えば、電圧レベルが高いものを受信することから、本実施例において、コンパレータ３１２は、テスト参照電圧ＴＭＲＥＦ及び第二のプリチャージ電圧ＨＦＶＮを受信し、テスト参照電圧ＴＭＲＥＦの電圧値は、電源電圧ＶＤＤの３／４にされ、第二のプリチャージ電圧ＨＦＶＮは、この時、電源電圧ＶＤＤに実質的に等しい。テスト読取り検出期間ｔＲにおいて、第二のプリチャージ電圧ＨＦＶＮは、テスト参照電圧ＴＭＲＥＦより大きいことから、テスト参照電圧ＴＭＲＥＦは、ローレベル状態にされ、例えば、接地電圧ＶＳＳに実質的に等しく、同一のワード線ＷＬにおけるメモリユニットＭＣのデータは、いずれも検出が成功する。

図９及び図１１を参照すると、同一のワード線ＷＬにおけるメモリユニットＭＣにデータ検出の失敗が発生した場合、第一のプリチャージイネーブル信号ＢＬＰ１がハイレベル状態に切り換わり、第一のスイッチＴ１及び第二のスイッチＴ２を導通させてから、電圧値は接地電圧ＶＳＳに引き下げられるため、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうち元はハイレベル状態にある信号は、元の電圧レベルより小さい。

本実施例において、第二のプリチャージ電圧ＨＦＶＮは、元はハイレベル状態にあり、且つ、電圧値は電源電圧ＶＤＤに実質的に等しく、第一のプリチャージ電圧ＨＦＶＴの電圧値の大きさは、接地電圧ＶＳＳに実質的に等しい。テスト読取り検出期間ｔＲにおいて、第一のスイッチＴ１及び第二のスイッチＴ２が導通してから、第一のプリチャージ電圧ＨＦＶＴは、接地電圧ＶＳＳに等しいが、第二のプリチャージ電圧ＨＦＶＮの電圧は、電源電圧ＶＤＤの約１／２の大きさに引き下げられ、具体的には、第二のプリチャージ電圧ＨＦＶＮの電圧は、電源電圧ＶＤＤからｎチャネルトランジスタの臨界電圧ＶＴＮを引いた電圧の大きさに低減され、実施例において、電源電圧ＶＤＤは１．５Ｖであり、ｎチャネルトランジスタの臨界電圧ＶＴＮは０．７Ｖであり、したがって、第二のプリチャージ電圧ＨＦＶＮの低減された電圧は、電源電圧ＶＤＤの約１／２の大きさである。

続いて、コンパレータ３１２は、テスト参照電圧ＴＭＲＥＦ及び第二のプリチャージ電圧ＨＦＶＮを受信して比較を行い、テスト参照電圧ＴＭＲＥＦの電圧値は、初期設定の電源電圧ＶＤＤの３／４にされ、第二のプリチャージ電圧ＨＦＶＮのこの時の電圧値は、電源電圧ＶＤＤの約１／２の大きさに等しく、テスト参照電圧ＴＭＲＥＦより小さいことから、テスト結果ＴＦＡＩＬは、ハイ電圧レベルに変更され、例えば、電源電圧ＶＤＤに実質的に等しく、同一のワード線ＷＬにおけるメモリユニットＭＣのデータの検出が失敗した状態を表す。

図９〜図１１の実施例において、メモリユニットＭＣに対して、テスト読取り操作を行う時、テスト読取り検出期間ｔＲにおいて、第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一方の電圧値は、電源電圧ＶＤＤより大きくないが、プリチャージ参照電圧ＨＦＶより高く、他方の電圧値は、プリチャージ参照電圧ＨＦＶより低く、例えば、接地電圧ＶＳＳに等しい。

別の実施例において、第一のプリチャージ電圧ＨＦＶＴは、ハイレベル状態であり、且つ、コンパレータ３１２は、テスト参照電圧ＴＭＲＥＦ及び第一のプリチャージ電圧ＨＦＶＴを受信して比較を行ってもよく、詳細な実施方式は、当業者が上記説明及び一般的技術から十分な教示を得ることができ、ここでは繰り返し述べない。

図１２を参照すると、図１２は、本発明の別の実施例に基づくメモリデバイスが全てのメモリユニットに対する論理「０」のテスト書込みを図示する動作波形図である。本実施例は、上記図１〜図１１の実施例のメモリデバイス１００に適用できる。図１２の実施例において、メモリデバイス１００の電源が入る（Ｐｏｗｅｒ ｕｐ）又はリセット状態（ＲＥＳＥＴ）後、メモリデバイス１００は、拡張書込みサイクルＴ内、例えば、２００μ秒〜３００μ秒より小さな範囲内において、図１２の実施例において、拡張書込みサイクルＴを約３００μ秒であることを例とすると、メモリデバイス１００における全てのワード線ＷＬ及び関連する全てのセンス増幅回路１１０に対して書込み操作を行い、且つ、図１２において省略された符号は、これを表す。即ち、本発明のメモリデバイス１００は、短時間内で、全てのワード線ＷＬにおけるメモリユニットＭＣに対して論理「０」のデータを書込む。図１２の動作波形の実施方式について、当業者が図６〜図８の実施例から十分な教示及び提示を得ることができ、ここでは繰り返し述べない。

以上より、本発明は、プリチャージ電圧制御回路及びセンス増幅回路を含むメモリデバイスを提供する。プリチャージ電圧制御回路は、プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成する。センス増幅器は、ビット線及び相補ビット線の間に結合され、ビット線に結合されたメモリユニットのデータを検出するのに用いられ、且つ、プリチャージ電圧制御回路に結合され、プリチャージ操作中、第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは、同じであり、プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路がビット線及び相補ビット線に提供する第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは異なる。このように、一回の周期（ｃｙｃｌｅ）内でワード線における複数のセンス増幅器を選択して、パラレルテストモードを行うことを実現できる。

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。

本発明が提供する検出器は、低い消費電力で、データバス反転機能の検出動作を完了する。メモリデバイスにおいて、データバス反転機能の効率は、効果的に向上する。且つ、メモリデバイスに記載の電子デバイスのデータアクセス効率も効果的に向上される。

１００：メモリ回路
１１０：センス増幅回路
１２０：制御テスト回路
１３０：メモリアレイ
１４０：Ｘデコーダブロック
１５０：Ｙデコーダブロック
１６０：センス増幅器ブロック
２００：センス制御回路
２１０：プリチャージイネーブル制御回路
２２０：センス増幅電圧制御回路
３００：テスト読取り書込み回路
３１０：プリチャージ電圧制御回路
３１２：コンパレータ
３１４：ラッチ回路
３２０：テスト比較回路
ＢＬＴ：ビット線
ＢＬＮ：相補ビット線
ＢＬＰＥ１：プリチャージイネーブル信号
ＢＬＰ１：第一のプリチャージイネーブル信号
ＢＬＰ２：第二のプリチャージイネーブル信号
ＨＦＶ：プリチャージ参照電圧
ＨＦＶＴ：第一のプリチャージ電圧
ＨＦＶＮ：第二のプリチャージ電圧
ＩＮＶ：インバータ
ＭＣ：メモリユニット
Ｎ１：第一の中間ノード
Ｎ２：第二の中間ノード
ＮＰ：ＳＡＰ出力ノード
ＮＮ：ＳＡＮ出力ノード
ＮＨＴ：ＨＦＶＴ出力ノード
ＮＨＮ：ＨＦＶＮ出力ノード
ＮＴ：テストノード
ＮＡ２１〜ＮＡ２３、ＮＡ３１〜ＮＡ３５：ＮＡＮＤゲート
ＮＯ３１〜ＮＯ３３：ＮＯＲゲート
Ｑ１、Ｑ２、Ｑ３、Ｑ４：トランジスタ
Ｑ２１〜Ｑ２５、Ｑ１〜Ｑ３９：スイッチ
ＳＡ：センス回路
ＳＥ１、ＳＥ２：センスイネーブル信号
ＳＡＰ：ｐチャネル制御電圧
ＳＡＮ：ｎチャネル制御電圧
Ｔ：拡張書込みサイクル
Ｔ１：第一のスイッチ
Ｔ２：第二のスイッチ
Ｔ３：第三のスイッチ
ＴＦＡＩＬ：テスト結果
ＴＧ３１〜ＴＧ３４：伝送ゲート
ＴＷＥ：テスト書込みイネーブル信号
ＴＤＡ：テストデータ信号
ＴＤＥ：テストデータイネーブル信号
ＴＥＳＴ：テストイネーブル信号
ＴＰＩＯ：テストデータ線プリチャージ信号
ｔＲ：テスト読取り検出期間
ｔＷ：テスト書込み検出期間
ＴＭＲＥＦ：テスト参照電圧
ＶＤＤ：電源電圧
ＶＳＳ：接地電圧
ＶＴＮ：ｎチャネルトランジスタの臨界電圧
ＷＬ：ワード線
ＷＬｎ、ＷＬｍ：ワード線信号
Ｘ１２Ｂ１３Ｂ：ローアドレス信号

続いて、コンパレータ３１２は、テスト参照電圧ＴＭＲＥＦ及び第一のプリチャージ電圧ＨＦＶＴ及び第二のプリチャージ電圧ＨＦＶＮのうちの一つ、例えば、電圧レベルが高いものを受信することから、本実施例において、コンパレータ３１２は、テスト参照電圧ＴＭＲＥＦ及び第二のプリチャージ電圧ＨＦＶＮを受信し、テスト参照電圧ＴＭＲＥＦの電圧値は、電源電圧ＶＤＤの３／４にされ、第二のプリチャージ電圧ＨＦＶＮは、この時、電源電圧ＶＤＤに実質的に等しい。テスト読取り検出期間ｔＲにおいて、第二のプリチャージ電圧ＨＦＶＮは、テスト参照電圧ＴＭＲＥＦより大きいことから、テスト結果ＴＦＡＩＬは、ローレベル状態にされ、例えば、接地電圧ＶＳＳに実質的に等しく、同一のワード線ＷＬにおけるメモリユニットＭＣのデータは、いずれも検出が成功する。

Claims (16)

1. プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成するプリチャージ電圧制御回路と、
   ビット線及び相補ビット線の間に結合され、前記ビット線に結合されたメモリユニットのデータを検出するのに用いられ、前記プリチャージ電圧制御回路に結合され、前記ビット線及び前記相補ビット線に、それぞれ前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧を受信させるセンス増幅回路と、を含み、
   プリチャージ操作中、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは、同じであり、前記プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、前記プリチャージ電圧制御回路が前記ビット線及び前記相補ビット線に提供する前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは異なるメモリデバイス。
2. 前記センス増幅回路は、
   第一端は、前記第一のプリチャージ電圧を受信し、第二端は、前記ビット線に結合され、第一のプリチャージイネーブル信号によって制御される第一のスイッチと、
   第一端は、前記第二のプリチャージ電圧を受信し、第二端は、前記相補ビット線に結合され、前記第一のプリチャージイネーブル信号によって制御される第二のスイッチと、
   前記ビット線及び前記相補ビット線の間に結合され、第二のプリチャージイネーブル信号によって制御される第三のスイッチと、
   前記ビット線及び前記相補ビット線の間に結合され、前記ビット線及び前記相補ビット線の間の電圧差を大きくするのに用いられるセンス回路と、を含む請求項１に記載のメモリデバイス。
3. 前記センス増幅回路に結合され、プリチャージイネーブル信号に基づき、前記第一のプリチャージイネーブル信号及び前記第二のプリチャージイネーブル信号を生成するプリチャージイネーブル制御回路を、さらに含み、
   前記メモリユニットに対してテスト書込み操作及びテスト読取り操作を行う時、前記第一のプリチャージイネーブル信号の電圧レベルは切り換えられ、前記第二のプリチャージイネーブル信号の論理レベルは前記第一のプリチャージイネーブル信号と異なり、前記テスト書込み操作及び前記テスト読取り操作終了後、前記第二のプリチャージイネーブル信号の電圧レベルは切り換えられて、前記第一のプリチャージイネーブル信号の論理レベルと同じレベルに回復する請求項２に記載のメモリデバイス。
4. 前記プリチャージ電圧制御回路に結合され、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つ及びテスト参照電圧を比較して、テスト結果を生成するテスト比較回路をさらに含み、
   前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果は、前記メモリユニットのデータ検出が成功であることを表し、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果は、前記メモリユニットのデータ検出が失敗であることを表す請求項１に記載のメモリデバイス。
5. 前記テスト参照電圧の電圧レベルは、前記プリチャージ参照電圧より高く、電源電圧より小さい請求項４に記載のメモリデバイス。
6. 前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果の電圧値は、前記電源電圧及び接地電圧のうちの一方に実質的に等しく、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果の電圧値は、前記電源電圧及び前記接地電圧のうちの他方に実質的に等しい請求項５に記載のメモリデバイス。
7. 前記テスト書込み検出期間において、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一方の電圧値は、電源電圧より低いが、前記プリチャージ参照電圧より高く、他方の電圧値は、前記プリチャージ参照電圧より低い請求項１に記載のメモリデバイス。
8. 前記メモリユニットに対して前記テスト読取り操作を行う時、前記テスト読取り検出を行う前に、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧は、まず、電源電圧に実質的に等しい電圧に引き上げられる請求項１に記載のメモリデバイス。
9. メモリユニットに対してテスト書込み操作及びテスト読取り操作を行うのに用いられる、メモリデバイス用の読書き方法であって、
   プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成することと、
   ビット線及び相補ビット線に、それぞれ前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧を受信させることと、を含み、
   プリチャージ操作中、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは、同じであり、前記プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路が前記ビット線及び前記相補ビット線に提供する前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは異なる読書き方法。
10. 第一のプリチャージイネーブル信号によって第一のスイッチと、第二のスイッチと、を制御して、前記ビット線及び前記相補ビット線は、それぞれ前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧を受信するか否か決定することと、
    第二のプリチャージイネーブル信号によって第三のスイッチを制御して、前記ビット線及び前記相補ビット線を電気的に接続するか否か決定することと、
    センス回路によって前記ビット線及び前記相補ビット線の間の電圧差を大きくすることと、をさらに含む請求項９に記載の読書き方法。
11. プリチャージイネーブル信号に基づき、前記第一のプリチャージイネーブル信号及び前記第二のプリチャージイネーブル信号を生成すること、をさらに含み、
    前記メモリユニットに対して前記テスト書込み操作及び前記テスト読取り操作を行う時、前記第一のプリチャージイネーブル信号の電圧レベルは切り換えられ、前記第二のプリチャージイネーブル信号の論理レベルは前記第一のプリチャージイネーブル信号と異なり、前記テスト書込み操作及び前記テスト読取り操作終了後、前記第二のプリチャージイネーブル信号の電圧レベルは切り換えられて、前記第一のプリチャージイネーブル信号の論理レベルと同じレベルに回復する請求項１０に記載の読書き方法。
12. 前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つ及びテスト参照電圧を比較して、テスト結果を生成することをさらに含み、
    前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果は、前記メモリユニットのデータ検出が成功であることを表し、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果は、前記メモリユニットのデータ検出が失敗であることを表す請求項９に記載の読書き方法。
13. 前記テスト参照電圧の電圧レベルは、前記プリチャージ参照電圧より高く、電源電圧より小さい請求項１２に記載の読書き方法。
14. 前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果の電圧値は、前記電源電圧及び接地電圧のうちの一方に実質的に等しく、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果の電圧値は、前記電源電圧及び前記接地電圧のうちの他方に実質的に等しい請求項１３に記載の読書き方法。
15. 前記テスト書込み検出期間において、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一方の電圧値は、電源電圧より低いが、前記プリチャージ参照電圧より高く、他方の電圧値は、前記プリチャージ参照電圧より低い請求項９に記載の読書き方法。
16. 前記メモリユニットに対して前記テスト読取り操作を行う時、前記テスト読取り検出を行う前に、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧は、まず、電源電圧に実質的に等しい電圧に引き上げられる請求項９に記載の読書き方法。