JP2019204568A - メモリデバイス及びそのテスト読書き方法 - Google Patents
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Abstract
Description
ビット線及び相補ビット線に、それぞれ第一のプリチャージ電圧及び第二のプリチャージ電圧を受信させることと、を含み、
プリチャージ操作中、第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは、同じであり、プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路がビット線及び相補ビット線に提供する第一のプリチャージ電圧及び第二のプリチャージ電圧の電圧レベルは異なる読書き方法を提供する。
110:センス増幅回路
120:制御テスト回路
130:メモリアレイ
140:Xデコーダブロック
150:Yデコーダブロック
160:センス増幅器ブロック
200:センス制御回路
210:プリチャージイネーブル制御回路
220:センス増幅電圧制御回路
300:テスト読取り書込み回路
310:プリチャージ電圧制御回路
312:コンパレータ
314:ラッチ回路
320:テスト比較回路
BLT:ビット線
BLN:相補ビット線
BLPE1:プリチャージイネーブル信号
BLP1:第一のプリチャージイネーブル信号
BLP2:第二のプリチャージイネーブル信号
HFV:プリチャージ参照電圧
HFVT:第一のプリチャージ電圧
HFVN:第二のプリチャージ電圧
INV:インバータ
MC:メモリユニット
N1:第一の中間ノード
N2:第二の中間ノード
NP:SAP出力ノード
NN:SAN出力ノード
NHT:HFVT出力ノード
NHN:HFVN出力ノード
NT:テストノード
NA21〜NA23、NA31〜NA35:NANDゲート
NO31〜NO33:NORゲート
Q1、Q2、Q3、Q4:トランジスタ
Q21〜Q25、Q1〜Q39:スイッチ
SA:センス回路
SE1、SE2:センスイネーブル信号
SAP:pチャネル制御電圧
SAN:nチャネル制御電圧
T:拡張書込みサイクル
T1:第一のスイッチ
T2:第二のスイッチ
T3:第三のスイッチ
TFAIL:テスト結果
TG31〜TG34:伝送ゲート
TWE:テスト書込みイネーブル信号
TDA:テストデータ信号
TDE:テストデータイネーブル信号
TEST:テストイネーブル信号
TPIO:テストデータ線プリチャージ信号
tR:テスト読取り検出期間
tW:テスト書込み検出期間
TMREF:テスト参照電圧
VDD:電源電圧
VSS:接地電圧
VTN:nチャネルトランジスタの臨界電圧
WL:ワード線
WLn、WLm:ワード線信号
X12B13B:ローアドレス信号
Claims (16)
- プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成するプリチャージ電圧制御回路と、
ビット線及び相補ビット線の間に結合され、前記ビット線に結合されたメモリユニットのデータを検出するのに用いられ、前記プリチャージ電圧制御回路に結合され、前記ビット線及び前記相補ビット線に、それぞれ前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧を受信させるセンス増幅回路と、を含み、
プリチャージ操作中、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは、同じであり、前記プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、前記プリチャージ電圧制御回路が前記ビット線及び前記相補ビット線に提供する前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは異なるメモリデバイス。 - 前記センス増幅回路は、
第一端は、前記第一のプリチャージ電圧を受信し、第二端は、前記ビット線に結合され、第一のプリチャージイネーブル信号によって制御される第一のスイッチと、
第一端は、前記第二のプリチャージ電圧を受信し、第二端は、前記相補ビット線に結合され、前記第一のプリチャージイネーブル信号によって制御される第二のスイッチと、
前記ビット線及び前記相補ビット線の間に結合され、第二のプリチャージイネーブル信号によって制御される第三のスイッチと、
前記ビット線及び前記相補ビット線の間に結合され、前記ビット線及び前記相補ビット線の間の電圧差を大きくするのに用いられるセンス回路と、を含む請求項1に記載のメモリデバイス。 - 前記センス増幅回路に結合され、プリチャージイネーブル信号に基づき、前記第一のプリチャージイネーブル信号及び前記第二のプリチャージイネーブル信号を生成するプリチャージイネーブル制御回路を、さらに含み、
前記メモリユニットに対してテスト書込み操作及びテスト読取り操作を行う時、前記第一のプリチャージイネーブル信号の電圧レベルは切り換えられ、前記第二のプリチャージイネーブル信号の論理レベルは前記第一のプリチャージイネーブル信号と異なり、前記テスト書込み操作及び前記テスト読取り操作終了後、前記第二のプリチャージイネーブル信号の電圧レベルは切り換えられて、前記第一のプリチャージイネーブル信号の論理レベルと同じレベルに回復する請求項2に記載のメモリデバイス。 - 前記プリチャージ電圧制御回路に結合され、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つ及びテスト参照電圧を比較して、テスト結果を生成するテスト比較回路をさらに含み、
前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果は、前記メモリユニットのデータ検出が成功であることを表し、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果は、前記メモリユニットのデータ検出が失敗であることを表す請求項1に記載のメモリデバイス。 - 前記テスト参照電圧の電圧レベルは、前記プリチャージ参照電圧より高く、電源電圧より小さい請求項4に記載のメモリデバイス。
- 前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果の電圧値は、前記電源電圧及び接地電圧のうちの一方に実質的に等しく、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果の電圧値は、前記電源電圧及び前記接地電圧のうちの他方に実質的に等しい請求項5に記載のメモリデバイス。
- 前記テスト書込み検出期間において、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一方の電圧値は、電源電圧より低いが、前記プリチャージ参照電圧より高く、他方の電圧値は、前記プリチャージ参照電圧より低い請求項1に記載のメモリデバイス。
- 前記メモリユニットに対して前記テスト読取り操作を行う時、前記テスト読取り検出を行う前に、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧は、まず、電源電圧に実質的に等しい電圧に引き上げられる請求項1に記載のメモリデバイス。
- メモリユニットに対してテスト書込み操作及びテスト読取り操作を行うのに用いられる、メモリデバイス用の読書き方法であって、
プリチャージ参照電圧に基づき、第一のプリチャージ電圧及び第二のプリチャージ電圧を生成することと、
ビット線及び相補ビット線に、それぞれ前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧を受信させることと、を含み、
プリチャージ操作中、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは、同じであり、前記プリチャージ操作後のテスト書込み検出期間及びテスト読取り検出期間において、プリチャージ電圧制御回路が前記ビット線及び前記相補ビット線に提供する前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧の電圧レベルは異なる読書き方法。 - 第一のプリチャージイネーブル信号によって第一のスイッチと、第二のスイッチと、を制御して、前記ビット線及び前記相補ビット線は、それぞれ前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧を受信するか否か決定することと、
第二のプリチャージイネーブル信号によって第三のスイッチを制御して、前記ビット線及び前記相補ビット線を電気的に接続するか否か決定することと、
センス回路によって前記ビット線及び前記相補ビット線の間の電圧差を大きくすることと、をさらに含む請求項9に記載の読書き方法。 - プリチャージイネーブル信号に基づき、前記第一のプリチャージイネーブル信号及び前記第二のプリチャージイネーブル信号を生成すること、をさらに含み、
前記メモリユニットに対して前記テスト書込み操作及び前記テスト読取り操作を行う時、前記第一のプリチャージイネーブル信号の電圧レベルは切り換えられ、前記第二のプリチャージイネーブル信号の論理レベルは前記第一のプリチャージイネーブル信号と異なり、前記テスト書込み操作及び前記テスト読取り操作終了後、前記第二のプリチャージイネーブル信号の電圧レベルは切り換えられて、前記第一のプリチャージイネーブル信号の論理レベルと同じレベルに回復する請求項10に記載の読書き方法。 - 前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つ及びテスト参照電圧を比較して、テスト結果を生成することをさらに含み、
前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果は、前記メモリユニットのデータ検出が成功であることを表し、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果は、前記メモリユニットのデータ検出が失敗であることを表す請求項9に記載の読書き方法。 - 前記テスト参照電圧の電圧レベルは、前記プリチャージ参照電圧より高く、電源電圧より小さい請求項12に記載の読書き方法。
- 前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一つが前記テスト参照電圧より大きい時、前記テスト結果の電圧値は、前記電源電圧及び接地電圧のうちの一方に実質的に等しく、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のいずれも前記テスト参照電圧より小さい時、前記テスト結果の電圧値は、前記電源電圧及び前記接地電圧のうちの他方に実質的に等しい請求項13に記載の読書き方法。
- 前記テスト書込み検出期間において、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧のうちの一方の電圧値は、電源電圧より低いが、前記プリチャージ参照電圧より高く、他方の電圧値は、前記プリチャージ参照電圧より低い請求項9に記載の読書き方法。
- 前記メモリユニットに対して前記テスト読取り操作を行う時、前記テスト読取り検出を行う前に、前記第一のプリチャージ電圧及び前記第二のプリチャージ電圧は、まず、電源電圧に実質的に等しい電圧に引き上げられる請求項9に記載の読書き方法。
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