JP2019168316A5 - - Google Patents
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Description
実施形態の半導体集積回路は、入力されるデータに対応するコードを生成する第１のＥＣＣ回路と、データの読み書きが行われるデータ記憶部およびコードの読み書きが行われるＥＣＣ記憶部を有するメモリコアと、前記ＥＣＣ記憶部から読み出されるコードを用いて、前記データ記憶部から読み出されるデータの誤り検出もしくは訂正の処理を行う第２のＥＣＣ回路と、メモリテストの際に、データが前記第１のＥＣＣ回路から前記データ記憶部および前記ＥＣＣ記憶部をそれぞれ経由して前記第２のＥＣＣ回路へ流れる第１の経路と、スキャンテストの際に、データが前記第１のＥＣＣ回路から前記メモリコアを迂回して前記第２のＥＣＣ回路へ流れる第２の経路と、を含むメモリマクロを具備する。
Claims (9)
- 入力されるデータに対応するコードを生成する第１のＥＣＣ回路と、
データの読み書きが行われるデータ記憶部およびコードの読み書きが行われるＥＣＣ記憶部を有するメモリコアと、
前記ＥＣＣ記憶部から読み出されるコードを用いて、前記データ記憶部から読み出されるデータの誤り検出もしくは訂正の処理を行う第２のＥＣＣ回路と、
メモリテストの際に、データが前記第１のＥＣＣ回路から前記データ記憶部および前記ＥＣＣ記憶部をそれぞれ経由して前記第２のＥＣＣ回路へ流れる第１の経路と、
スキャンテストの際に、データが前記第１のＥＣＣ回路から前記メモリコアを迂回して前記第２のＥＣＣ回路へ流れる第２の経路と、
を含むメモリマクロを具備する半導体集積回路。 - 前記データ記憶部の入力側及び出力側にそれぞれ設けられる第１のラッチ回路及び第２のラッチ回路と、
前記ＥＣＣ記憶部の入力側及び出力側にそれぞれ設けられる第３のラッチ回路及び第４のラッチ回路と、
を更に具備し、
前記第１のラッチ回路と前記第２のラッチ回路とは、前記スキャンテストの際に、合わせて１つのフリップフロップとして動作するように構成され、
前記第３のラッチ回路と前記第４のラッチ回路とは、前記スキャンテストの際に、合わせて１つのフリップフロップとして動作するように構成される、
請求項１に記載の半導体集積回路。 - 前記メモリマクロは、
前記メモリテストの際に、前記第１のＥＣＣ回路のデータ出力端子から出力されるデータの一部が前記ＥＣＣ記憶部の方へ流れるように経路を選択する、第１の選択器を含む、
請求項１又は２に記載の半導体集積回路。 - 前記メモリマクロは、
前記メモリテストの際に、前記データ記憶部から出力されるデータが前記第２のＥＣＣ回路のデータ入力端子へ流れる経路と、前記ＥＣＣ記憶部から出力されるデータが前記第２のＥＣＣ回路のデータ入力端子へ流れる経路のいずれか一方が有効となるように経路を選択する、第２の選択器を含む、
請求項１乃至３のいずれか１項に記載の半導体集積回路。 - 前記メモリテストの際に、前記第２の選択器を操作しつつ前記メモリマクロ内にテストデータを供給することにより、前記データ記憶部と前記ＥＣＣ記憶部のそれぞれに対するテストを実施するメモリテスト手段を更に具備する、
請求項４に記載の半導体集積回路。 - 前記メモリテストの際に、前記第１及び第２のＥＣＣ回路の処理機能を無効にし、当該第１及び第２のＥＣＣ回路の各々において入力されるデータがそのまま出力されるように設定する手段を更に具備する、
請求項１乃至５のいずれか１項に記載の半導体集積回路。 - 前記第１の選択器は、マルチプレクサを用いて実現されている、
請求項３に記載の半導体集積回路。 - 前記第２の選択器は、マルチプレクサを用いて実現されている、
請求項４又は５に記載の半導体集積回路。 - 前記メモリテスト手段は、当該半導体集積回路に内蔵されるＢＩＳＴ（Built-In Self-Test）回路である、
請求項５に記載の半導体集積回路。
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