KR20090108177A - 단방향 카운터를 이용한 메모리 어드레스 생성기 및 그를구비한 내장형 자체 테스트 회로 - Google Patents

단방향 카운터를 이용한 메모리 어드레스 생성기 및 그를구비한 내장형 자체 테스트 회로 Download PDF

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Abstract

본 발명은 메모리 테스트 장치에 관한 것으로서, 더 상세하게는 내장형 자체 테스트 회로( Built-In Self Test circuit, BIST)의 메모리 어드레스 생성기술에 관한 것이다. 본 발명은 메모리 어드레스 개수가 2의 지수승(2N)개가 아닐 때도 단방향 카운팅 수단을 이용하여 업 카운팅 및 다운 카운팅이 가능한 메모리 어드레스 생성기 및 그를 이용한 내장형 자체 테스트 회로(BIST)를 제공하는 것을 그 목적으로 한다. 종래 기술의 내장형 자체 테스트 회로(BIST)의 메모리 어드레스 생성기에서는 메모리를 테스트하기 위해 업 카운팅 수단과 다운 카운팅 수단을 구비하여 업 카운팅 및 다운 카운팅을 통해 메모리 어드레스를 생성하고 테스트를 수행하였다. 또한, 메모리 어드레스 생성기의 크기를 줄이기 위해 업 카운팅 또는 다운 카운팅 수단 중에서 어느 하나를 구비하고 반전수단을 이용하여 양방향 카운팅이 가능하게 하였다. 하지만, 반전수단을 이용한 종래의 메모리 어드레스 생성기는 메모리 어드레스가 2의 지수승(2N)개 일 때만 적절한 방법이다. 본 발명에서는 단방향 카운팅 수단에 덧셈수단과 인버팅 수단을 추가하여 메모리 어드레스 생성기의 크기를 증가시키지 않고도 업 카운팅과 다운 카운팅이 가능하며 메모리 어드레스가 2의 지수승(2N)개가 아닐 경우에도 효과적으로 메모리 어드레스를 생성할 수 있다.
BIST 회로, 내장형 자체 테스트 회로, 메모리 어드레스 생성, 카운터

Description

단방향 카운터를 이용한 메모리 어드레스 생성기 및 그를 구비한 내장형 자체 테스트 회로{MEMORY ADDRESS GENERATOR USING SINGLE-DIRECTION COUNTER AND BUILT-IN SELF TEST CIRCUIT HAVING THE SAME}
본 발명은 메모리 테스트 장치에 관한 것으로서, 더 상세하게는 내장형 자체 테스트 회로( Built-In Self Test circuit, BIST)의 메모리 어드레스 생성기술에 관한 것이다.
집적회로 기술이 발전함에 따라 하나의 메모리 장치 내부에 더 많은 소자가 집적되고 다양한 기능의 내부회로들이 추가되고 있다. 메모리 장치 내부의 복잡도가 증가함에 따라서 메모리 장치를 효과적으로 테스트 하는 다양한 방법들이 제안되고 있다.
일반적으로 메모리 장치의 일부가 아니거나 메모리 장치 내부회로가 아닌 메모리 장치 외부에 분리되어 있는 독립형 머신(STAND-ALONE MACHINE)형태의 테스트 장치가 사용되는데, 마이크로프로세서에 관련되어 있는 메모리나 임베디드 메모 리(EMBEDDED MEMORY) 등과 같이 메모리에 직접 접근할 수 있는 외부 엑세스 패드(PAD)나 장치에 접근할 수 있는 다른 수단이 구비되지 않을 경우에는 기존의 독립형 머신(STAND-ALONE MACHINE)형태의 테스트 장치를 사용하여 테스트 할 수가 없다.
상기와 같은 메모리 장치를 테스트 하거나 부가적인 기능을 가진 기존의 메모리를 좀 더 빠르고 효율적으로 테스트하기 위해 독립형 머신(STAND-ALONE MACHINE)형태의 테스트 장치 대신에 메모리 장치 내부에 테스트 회로를 포함하여 메모리 장치를 제조하기도 한다. 이와 같은 내부 테스트 회로를 내장형 자체 테스트 회로(Built-In Self Test circuit, BIST)라고 하며 메모리 장치를 사용하기 위한 필수적인 테스트 기능을 수행한다.
내장형 자체 테스트 회로(BIST) 내부의 메모리 어드레스 생성기에서는 테스트하는 방법에 따라 순차적으로 상승하는 어드레스와 감소하는 어드레스를 생성하는데, 상기와 같은 어드레스 생성을 위해 업다운(UP-DOWN)기능을 동시에 하는 카운터(COUNTER)를 구비하거나 업 카운터(UP-COUNTER)와 다운 카운터(DOWN-COUNTER)를 모두 구비할 수 있다.
하지만, 상기의 방법은 메모리 어드레스 생성기의 크기를 증가시키고 그로 인하여 내장형 자체 테스트 회로(BIST)가 차지하는 면적을 증가시키는 단점이 있다. 이와 같은 단점을 보완하기 위해 업 카운터나 다운 카운터 중에 하나만을 구비하고 인버터를 이용하여 업다운 기능을 동시에 할 수 있는 어드레스 생성기가 제안되었다.
도 1은 종래기술의 어드레스 생성기에 대한 회로도이다.
도 1을 참조하면, 메모리 어드레스 생성기는 순차적으로 증가하는 메모리 주소(UP_ADDR)를 생성하기 위한 업 카운터(110), 증가하는 메모리 주소(UP_ADDR)를 반전시켜 순차적으로 감소하는 메모리 주소(DN_ADDR)를 생성하기 위한 인버터(120), 업다운 선택신호(SEL)에 응답하여 증가하는 메모리 주소(UP_ADDR) 또는 감소하는 메모리 주소(DN_ADDR)를 선택적으로 출력하기 위한 선택기(130)를 구비한다.
상기와 같이 구성되는 메모리 어드레스 생성기의 동작을 아래 표 1을 참조하여 설명하면 다음과 같다.
UP_ADDR DOWN_ADDR SEL=0 SEL=1
ADDR
000 111 000 111
001 110 001 110
010 101 010 101
011 100 011 100
100 011 100 011
101 010 101 010
110 001 110 001
111 000 111 000
표 1은 메모리 어드레스 생성기에서 어드레스 비트수가 3비트(N=3) 이고 어드레스가 8개인 메모리 어드레스를 생성하는 예에 대한 것이다. 업 카운터(110)에서 순차적으로 증가하는 메모리 어드레스(UP_ADDR)를 인버터(120)에서 반전시키면 순차적으로 감소하는 메모리 어드레스(DN_ADDR)가 생성되며 선택기(130)에서 업다운 선택신호(SEL)가 '0' 이면 증가하는 메모리 어드레스를 출력하고, 업다운 선택신호가 '1' 이면 감소하는 메모리 어드레스를 출력한다.
하지만, 상기의 기술은 단방향 카운터만을 사용하여 회로의 크기는 줄일 수 있었지만, 테스트 메모리의 어드레스 개수가 2의 지수승(2N)개 일 때만 적절하며 어드레스 개수가 2의 지수승개를 만족하지 않을 때는 적절하지 않다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 메모리 어드레스 개수가 2의 지수승(2N)개가 아닐 때도 단방향 카운팅 수단을 이용하여 업 카운팅 및 다운 카운팅이 가능한 메모리 어드레스 생성기 및 그를 이용한 내장형 자체 테스트 회로(BIST)를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 메모리의 최대 어드레스까지 순차적으로 증가하거나 최대 어드레스부터 순차적으로 감소하는 제1 메모리 어드레스를 생성하기 위한 단방향 카운팅 수단; 상기 최대 어드레스를 반전시키기 위한 제1 반전수단; 상기 제1 반전수단에서 출력되는 반전된 최대 어드레스와 상기 제1 메모리 어드레스를 합산하기 위한 덧셈수단; 상기 덧셈수단의 출력신호를 반전시켜 상기 제1 메모리 어드레스와 반대 방향으로 순차적으로 감소하거나 증가하는 제2 메모리 어드레스를 생성하기 위한 제2 반전수단; 및 업다운 선택신호에 응답하여 상기 제1 메모리 어드레스 또는 제2 메모리 어드레스를 선택적으로 출력하기 위한 선택수단을 구비하는 내장형 자체 테스트 회로의 메모리 어드레스 생성기가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 메모리 테스트 절차에 따라 제어신호 들을 생성하며 내장형 자체 테스트 회로를 제어하기 위한 제어수단; 상기 제어수단의 제어를 받아 테스트 단계를 카운팅 하기 위한 테스트 카운팅 수단; 상기 제어수단의 제어를 받아 테스트 메모리의 최대 어드레스까지 순차적으로 증가하거나 최대 어드레스부터 순차적으로 감소하는 제1 메모리 어드레스를 생성하기 위한 단방향 카운팅 수단; 상기 최대 어드레스를 반전시키기 위한 제1 반전수단; 상기 제1 반전수단에서 출력되는 반전된 최대 어드레스와 상기 제1 메모리 어드레스를 합산하기 위한 덧셈수단; 상기 덧셈수단의 출력신호를 반전시켜 상기 제1 메모리 어드레스와 반대 방향으로 순차적으로 감소하거나 증가하는 제2 메모리 어드레스를 생성하기 위한 제2 반전수단; 및 업다운 선택신호에 응답하여 상기 제1 메모리 어드레스 또는 제2 메모리 어드레스를 선택적으로 출력하기 위한 선택수단; 상기 제어수단의 제어를 받아 상기 테스트 메모리에 써넣기 위한 테스트 데이터와 상기 테스트 메모리에서 읽은 데이터와 비교하기 위한 레퍼런스 데이터를 생성하며, 상기 선택수단에서 출력되는 메모리 어드레스에 상기 테스트 데이터를 출력하기 위한 데이터 생성수단; 및 상기 제어수단의 제어를 받아 상기 테스트 메모리에서 읽은 데이터와 상기 레퍼런스 데이터를 비교하기 위한 비교수단을 구비하는 내장형 자체 테스트 회로가 제공된다.
종래 기술의 내장형 자체 테스트 회로(BIST)의 메모리 어드레스 생성기에서는 메모리를 테스트하기 위해 업 카운팅 수단과 다운 카운팅 수단을 구비하여 업 카운팅 및 다운 카운팅을 통해 메모리 어드레스를 생성하고 테스트를 수행하였다. 또한, 메모리 어드레스 생성기의 크기를 줄이기 위해 업 카운팅 또는 다운 카운팅 수단 중에서 어느 하나를 구비하고 반전수단을 이용하여 양방향 카운팅이 가능하게 하였다. 하지만, 반전수단을 이용한 종래의 메모리 어드레스 생성기는 메모리 어드레스가 2의 지수승(2N)개 일 때만 적절한 방법이다.
본 발명에서는 단방향 카운팅 수단에 덧셈수단과 인버팅 수단을 추가하여 메모리 어드레스 생성기의 크기를 증가시키지 않고도 업 카운팅과 다운 카운팅이 가능하며 메모리 어드레스가 2의 지수승(2N)개가 아닐 경우에도 효과적으로 메모리 어드레스를 생성할 수 있다.
본 발명에서는 단방향 카운팅 수단에 간단한 덧셈수단 및 반전수단을 추가하여 2의 지수승(2N)개를 만족하지 않는 메모리 어드레스를 생성하는데 있어서도 업 카운팅 및 다운 카운팅이 가능하도록 하였다. 추가되는 회로가 거의 없으므로 메모리 어드레스 생성기의 크기는 증가하지 않는다. 그러므로, 내장형 자체 테스트 회로(BIST)가 차지하는 면적 또한 증가하지 않는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 내장형 자체 테스트 회로(BIST)의 블록 다이어그램이다.
도 2를 참조하면, 내장형 자체 테스트 회로(BIST)는 메모리 테스트 절차에 따라 제어신호들을 생성하며 내장형 자체 테스트 회로를 제어하기 위한 BIST 제어기(300), BIST 제어기의 제어를 받아 테스트 단계를 카운팅 하기 위한 테스트 카운터(100), BIST 제어기의 제어를 받아 순차적으로 증가하는 메모리 어드레스 또는 순차적으로 감소하는 메모리 어드레스를 생성하기 위한 메모리 어드레스 생성기(400), BIST 제어기의 제어를 받아 테스트 메모리(20)에 써넣기 위한 테스트 데이터와 테스트 메모리에서 읽은 데이터와 비교하기 위한 레퍼런스 데이터를 생성하며, 메모리 어드레스 생성기(400)에서 출력되는 메모리 어드레스에 테스트 데이터를 출력하기 위한 데이터생성기(200), BIST 제어기의 제어를 받아 테스트 메모리(20)에서 읽은 데이터와 레퍼런스 데이터를 비교하기 위한 비교기(500)를 구비한다.
상기와 같이 구성되는 내장형 자체 테스트 회로(BIST)의 동작은 다음과 같이 이루어진다.
BIST 제어기(300)에서는 메모리 테스트 방법 및 절차에 따라 내장형 자체 테스트 회로(BIST)의 동작을 제어하며, 메모리 테스트에 필요한 제어신호를 생성한다. 테스트 카운터(100)에서는 이러한 제어신호에 의해서 테스트 과정을 단계별로 카운팅 하는 역할을 한다. 메모리 어드레스 생성기(400)에서는 테스트 메모리의 위치를 지정하기 위한 메모리 어드레스를 생성하는데 테스트 방법에 따라 순차적으로 증가하는 메모리 어드레스나 순차적으로 감소하는 메모리 어드레스를 생성한다. 데이터 생성기(200)에서는 생성된 메모리 어드레스가 지정하는 위치에 써넣기 위한 테스트 데이터를 생성한다. 또한 데이터 생성기는 테스트 메모리(20)에 테스트 데이터가 정확하게 써넣기가 되었는지 비교하기 위한 레퍼런스 데이터를 생성하고 비교기(500)에서 테스트 메모리(20)에서 읽은 데이터와 레퍼런스 데이터를 비교하여 메모리가 정확하게 동작을 하는지를 판정하고 판정된 결과는 BIST 제어기에 의해 외부로 출력되거나 내부 메모리에 저장된다. 상기의 내장형 자체 테스트 회로(BIST)의 메모리 어드레스 생성기(400)는 메모리 어드레스의 개수가 2의 지수승(2N)개가 아닐 경우에도 효율적으로 증가 또는 감소하는 메모리 어드레스를 생성할 수 있는데, 메모리 어드레스 생성기의 내부구조 및 동작은 다음과 같다.
도 3은 본 발명의 메모리 어드레스 생성기(400)의 제1 실시예이다.
도 3을 참조하면, 내장형 자체 테스트 회로(BIST)의 메모리 어드레스 생성기(400a)는 테스트 메모리의 최대 어드레스(MAX_ADDR)까지 순차적으로 증가하는 제1 메모리 어드레스(UP_ADDR)를 생성하기 위한 업 카운터(310), 최대 어드레스(MAX_ADDR)를 반전시키기 위한 제1 인버터(320), 제1 인버터에서 출력되는 반전된 최대 어드레스(MAX_ADDRb)와 제1 메모리 어드레스(UP_ADDR)를 합산하기 위한 덧셈기(330), 덧셈기의 출력신호를 반전시켜 순차적으로 감소하는 제2 메모리 어드레스(DN_ADDR)를 생성하기 위한 제2 인버터(340), 업다운 선택신호(SEL)에 응답하여 제1 메모리 어드레스(UP_ADDR) 또는 제2 메모리 어드레스(DN_ADDR)를 선택적으로 출력하기 위한 선택기(350)를 구비한다.
상기와 같이 구성되는 메모리 어드레스 생성기(400a)의 동작을 아래 표 2를 참조하여 설명하면 다음과 같다.
UP_ADDR DN_ADDR (MAX_ADDRb+UP_ADDR)b SEL=0 SEL=1
ADDR
000 110 000 110
001 101 001 101
010 100 010 100
011 011 011 011
100 010 100 010
101 001 101 001
110(MAX_ADDR) 000 110 000
표 2는 메모리 어드레스 생성기(400a)에서 어드레스 비트수가 3비트(N=3) 이고 어드레스가 7개인 메모리 어드레스를 생성하는 예에 대한 것이며 메모리 어드레스 개수가 7개 이므로 2의 지수승(2N)개를 만족하지 않는 경우이다.
업 카운터(310)에서는 순차적으로 증가하는 메모리 어드레스(UP_ADDR)를 생성하고 인버터(320)는 최대 어드레스(MAX_ADDR)를 반전시켜 반전된 최대 어드레스(MAX_ADDRb)를 출력한다. 덧셈기(330)에서는 메모리 어드레스(UP_ADDR)와 최대 어드레스(MAX_ADDR)를 덧셈한 후에 인버터(340)에서 반전시켜서 순차적으로 감소하는 메모리 어드레스(DN_ADDR)를 생성한다. 선택기(350)에서는 업다운 선택신호(SEL)가 '0' 이면 증가하는 메모리 어드레스(UP_ADDR)를 출력하고, 업다운 선택신호(SEL)가 '1' 이면 감소하는 메모리 어드레스(DN_ADDR)를 출력한다.
도 4는 본 발명의 메모리 어드레스 생성기(400)의 제2 실시예이다. 도 4를 참조하면, 내장형 자체 테스트 회로(BIST)의 메모리 어드레스 생성기(400b)는 테스트 메모리의 최대 어드레스(MAX_ADDR) 부터 순차적으로 감소하는 제1 메모리 어드레스(DN_ADDR)를 생성하기 위한 다운 카운터(410), 최대 어드레스(MAX_ADDR)를 반전시키기 위한 제1 인버터(420), 제1 인버터에서 출력되는 반전된 최대 어드레스(MAX_ADDRb)와 제1 메모리 어드레스(DN_ADDR)를 합산하기 위한 덧셈기(430), 덧셈기의 출력신호를 반전시켜 순차적으로 증가하는 제2 메모리 어드레스(UP_ADDR)를 생성하기 위한 제2 인버터(440), 업다운 선택신호(SEL)에 응답하여 제1 메모리 어드레스(DN_ADDR) 또는 제2 메모리 어드레스(UP_ADDR)를 선택적으로 출력하기 위한 선택기(450)를 구비한다.
상기와 같이 구성되는 메모리 어드레스 생성기(400b)의 동작을 아래 표 3를 참조하여 설명하면 다음과 같다.
DN_ADDR UP_ADDR (MAX_ADDRb+DN_ADDR)b SEL=0 SEL=1
ADDR
110(MAX_ADDR) 000 110 000
101 001 101 001
100 010 100 010
011 011 011 011
010 100 010 100
001 101 001 101
000 110 000 110
표 3은 메모리 어드레스 생성기(400b)에서 어드레스 비트수가 3비트(N=3) 이고 어드레스가 7개인 메모리 어드레스를 생성하는 예에 대한 것이며 메모리 어드레스 개수가 7개 이므로 2의 지수승(2N)개를 만족하지 않는 경우이다.
다운 카운터(410)에서는 순차적으로 감소하는 메모리 어드레스(DN_ADDR)를 생성하고 인버터(420)는 최대 어드레스(MAX_ADDR)를 반전시켜 반전된 최대 어드레스(MAX_ADDRb)를 출력한다. 덧셈기(430)에서는 메모리 어드레스(DN_ADDR)와 최대 어드레스(MAX_ADDR)를 덧셈한 후에 인버터(440)에서 반전시켜서 순차적으로 증가하는 메모리 어드레스(UP_ADDR)를 생성한다. 선택기(350)에서는 업다운 선택신호(SEL)가 '0' 이면 감소하는 메모리 어드레스(DN_ADDR)를 출력하고, 업다운 선택신호(SEL)가 '1' 이면 증가하는 메모리 어드레스(UP_ADDR)를 출력한다.
이상, 본 발명의 실시예에 따라 메모리 어드레스 생성기와 이를 사용한 내장형 자체 테스트 회로(BIST)에 대한 구체적인 설명을 하였다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다.
예컨대, 본 발명의 실시예에서 내장형 자체 테스트 회로(BIST)의 메모리 어드레스 생성기가 2의 지수승(2N)개를 만족하지 않는 메모리 어드레스를 효과적으로 생성할 수 있는 예를 보였으나 이는 메모리 어드레스가 2의 지수승(2N)개가 아닐 때만 상기의 메모리 어드레스 생성기를 사용할 수 있다고 제한하는 것은 아니며 2의 지수승(2N)개일 때도 동일한 회로를 통해서 메모리 어드레스를 생성할 수 있다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 메모리 어드레스 생성기에 대한 회로도이다.
도 2는 본 발명의 실시예에 따른 내장형 자체 테스트 회로(BIST)의 블록 다이어그램이다.
도 3은 본 발명의 메모리 어드레스 생성기의 제1 실시예이다.
도 4는 본 발명의 메모리 어드레스 생성기의 제2 실시예이다.
*도면의 주요 부분에 대한 부호의 설명
10 : 내장형 자체 테스트 회로(BIST)
120, 320, 340, 420, 440 : 인버터
130, 350, 450 : 선택기
330, 430 : 덧셈기

Claims (4)

  1. 테스트 메모리의 최대 어드레스까지 순차적으로 증가하거나 최대 어드레스부터 순차적으로 감소하는 제1 메모리 어드레스를 생성하기 위한 단방향 카운팅 수단;
    상기 최대 어드레스를 반전시키기 위한 제1 반전수단;
    상기 제1 반전수단에서 출력되는 반전된 최대 어드레스와 상기 제1 메모리 어드레스를 합산하기 위한 덧셈수단;
    상기 덧셈수단의 출력신호를 반전시켜 상기 제1 메모리 어드레스와 반대 방향으로 순차적으로 감소하거나 증가하는 제2 메모리 어드레스를 생성하기 위한 제2 반전수단; 및
    업다운 선택신호에 응답하여 상기 제1 메모리 어드레스 또는 제2 메모리 어드레스를 선택적으로 출력하기 위한 선택수단
    을 구비하는 내장형 자체 테스트 회로의 메모리 어드레스 생성기.
  2. 제1항 있어서,
    상기 테스트 메모리의 어드레스 개수는 2의 지수승개가 아닌 것을 특징으로 하는 내장형 자체 테스트 회로의 메모리 어드레스 생성기.
  3. 메모리 테스트 절차에 따라 제어신호들을 생성하며 내장형 자체 테스트 회로를 제어하기 위한 제어수단;
    상기 제어수단의 제어를 받아 테스트 단계를 카운팅 하기 위한 테스트 카운팅 수단;
    상기 제어수단의 제어를 받아 테스트 메모리의 최대 어드레스까지 순차적으로 증가하거나 최대 어드레스부터 순차적으로 감소하는 제1 메모리 어드레스를 생성하기 위한 단방향 카운팅 수단;
    상기 최대 어드레스를 반전시키기 위한 제1 반전수단;
    상기 제1 반전수단에서 출력되는 반전된 최대 어드레스와 상기 제1 메모리 어드레스를 합산하기 위한 덧셈수단;
    상기 덧셈수단의 출력신호를 반전시켜 상기 제1 메모리 어드레스와 반대 방향으로 순차적으로 감소하거나 증가하는 제2 메모리 어드레스를 생성하기 위한 제2 반전수단; 및
    업다운 선택신호에 응답하여 상기 제1 메모리 어드레스 또는 제2 메모리 어드레스를 선택적으로 출력하기 위한 선택수단;
    상기 제어수단의 제어를 받아 상기 테스트 메모리에 써넣기 위한 테스트 데이터와 상기 테스트 메모리에서 읽은 데이터와 비교하기 위한 레퍼런스 데이터를 생성하며, 상기 선택수단에서 출력되는 메모리 어드레스에 상기 테스트 데이터를 출력하기 위한 데이터 생성수단; 및
    상기 제어수단의 제어를 받아 상기 테스트 메모리에서 읽은 데이터와 상기 레퍼런스 데이터를 비교하기 위한 비교수단
    을 구비하는 내장형 자체 테스트 회로.
  4. 제3항 있어서,
    상기 테스트 메모리의 어드레스 개수는 2의 지수승개가 아닌 것을 특징으로 하는 내장형 자체 테스트 회로.
KR1020080033470A 2008-04-11 2008-04-11 단방향 카운터를 이용한 메모리 어드레스 생성기 및 그를구비한 내장형 자체 테스트 회로 KR20090108177A (ko)

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* Cited by examiner, † Cited by third party
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US8654603B2 (en) 2011-01-03 2014-02-18 SK Hynix Inc. Test operation for a low-power double-data-rate (LPDDR) nonvolatile memory device
CN115529296A (zh) * 2022-08-25 2022-12-27 惠州市德赛西威汽车电子股份有限公司 一种id地址的测试方法，系统，测试工具以及存储介质

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CN115529296B (zh) * 2022-08-25 2023-10-03 惠州市德赛西威汽车电子股份有限公司 一种id地址的测试方法，系统，测试工具以及存储介质

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