JP2018534613A - 発光ダイオードディスプレイ - Google Patents

Abstract

ディスプレイ（１０）はピクセル（２２）のアレイを有し得る。ディスプレイドライバ回路がピクセルにデータ及び制御信号を供給する。ディスプレイの第１のエリア（Ａ）中の行（Ｒ０，ＲＭ）は、ディスプレイの第２のエリア（Ｂ）中の行（ＲＭ＋１）よりも短い。ディスプレイドライバ回路は、ディスプレイ内の異なるピクセルの行に異なるゲートライン信号を提供するゲートドライバ回路を有する。異なる行はまた、異なるゲートドライバ強度、及び異なる補助ゲートラインローディング構造を有し得る。各ピクセルは、７つのトランジスタ、キャパシタ、及び有機発光ダイオードなどの発光ダイオードを有し得る。７つのトランジスタは、水平制御ラインを使用して制御信号を受信し得る。各ピクセルは、そのピクセルの駆動トランジスタ及び発光ダイオードと直列に結合された、第１及び第２の放射イネーブルトランジスタを有し得る。第１及び第２の放射イネーブルトランジスタは、オンバイアスストレスが駆動トランジスタに効果的に印加され得るように、共通の制御ラインに結合され得るかあるいは別々に制御され得る。

Description

本出願は、それらの全体が参照により本明細書に組み込まれる、２０１６年３月２８日に出願された米国仮特許出願第６２／３１４，２８１号、及び２０１６年４月２６日に出願された米国仮特許出願第６２／３２７，５８４号の優先権を主張する。
これは、一般にディスプレイに関し、より詳細には、発光ダイオードから形成されたピクセルをもつディスプレイに関する。

電子デバイスは、しばしばディスプレイを含む。例えば、携帯電話及びポータブルコンピュータは、ユーザに情報を提示するディスプレイを含む。

有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードに基づくピクセルのアレイを有する。このタイプのディスプレイでは、各ピクセルは、発光ダイオードと、光を生成するために発光ダイオードへの信号の印加を制御する薄膜トランジスタとを含む。薄膜トランジスタは駆動トランジスタを含む。各駆動トランジスタは、それぞれの発光ダイオードと直列に結合され、その発光ダイオードを通して電流の流れを制御する。

有機発光ダイオードディスプレイ中の駆動トランジスタのしきい値電圧は、動作履歴の影響により変化することがあり、これは輝度の非一様性をもたらし得る。輝度のばらつきは、形状が矩形でないディスプレイにおける制御問題からも起こり得る。注意が払われない場合、これらなどの影響はディスプレイ性能に悪影響を及ぼし得る。

ディスプレイはピクセルのアレイを有し得る。ディスプレイドライバ回路がピクセルにデータ及び制御信号を供給し得る。各ピクセルは、７つのトランジスタ、キャパシタ、及び有機発光ダイオードなどの発光ダイオードを有し得るか、あるいは他の薄膜トランジスタ回路を有し得る。

各ピクセルのトランジスタは、水平制御ラインを使用して制御信号を受信し得る。各ピクセルは、駆動トランジスタ及び発光ダイオードと直列に結合された、第１及び第２の放射イネーブルトランジスタを有し得る。第１及び第２の放射イネーブルトランジスタは、共通の水平制御ラインに結合され得るか、あるいは別個の水平制御ライン上で供給される別個の制御信号を使用して別々に制御され得る。ピクセルの放射イネーブルトランジスタが個々に制御されたとき、駆動トランジスタのソースノードは、浮動するのではなくピクセルの正電源端子に短絡され得るので、オンバイアスストレスがそのピクセルの駆動トランジスタに効果的に印加され得る。

ディスプレイ中の行のすべてが、同じピクセルの数を有するとは限らないことがあり、したがって、異なる量の容量性ローディングによって特徴づけられ得る。ディスプレイの輝度の一様性を保証するために、ディスプレイドライバ回路は、ディスプレイ内のピクセルの異なる行に異なるゲートライン信号を提供するゲート駆動回路を有し得る。これにより、ディスプレイドライバ回路は、異なる行中の異なる容量性ローディングの影響によるディスプレイ輝度のばらつきを相殺するために、行ロケーション依存のゲートライン信号を発生することが可能になる。ディスプレイはまた、輝度のばらつきを平滑化するために、行依存の補助ゲートラインローディング構造及び／又は異なる行中の異なる強度のゲートドライバとともに提供され得る。

一実施形態による、ディスプレイを有する例示的な電子デバイスの概略図である。

一実施形態による例示的なディスプレイの概略図である。

一実施形態による例示的なピクセル回路の図である。

一実施形態による、ディスプレイ中で図３に示されているタイプのピクセル回路を使用することに関与する動作を示すタイミング図である。

一実施形態による、図３に示されているタイプのピクセル中のスイッチングトランジスタを制御する例示的な放射イネーブル制御信号及び例示的なゲートライン信号を示す図である。

一実施形態による、上部エッジに沿ってピクセルなしノッチを有し、したがって、ディスプレイの異なる行中に異なる容量性ローディングを有する、例示的なディスプレイの図である。

一実施形態による、異なる行中の異なる容量性ローディングの影響について相殺するために、ピクセルの異なる行に異なるゲートライン信号を提供するために使用され得るタイプのディスプレイドライバ回路の図である。

一実施形態による、それぞれ第１及び第２の異なる容量性ローディングの影響によって特徴づけられる、ディスプレイ中の行の第１及び第２のセットにそれぞれ提供されるべき第１及び第２の例示的なゲートライン信号をそれぞれ示す。 一実施形態による、それぞれ第１及び第２の異なる容量性ローディングの影響によって特徴づけられる、ディスプレイ中の行の第１及び第２のセットにそれぞれ提供されるべき第１及び第２の例示的なゲートライン信号をそれぞれ示す。 一実施形態による、それぞれ第１及び第２の異なる容量性ローディングの影響によって特徴づけられる、ディスプレイ中の行の第１及び第２のセットにそれぞれ提供されるべき第１及び第２の例示的なゲートライン信号をそれぞれ示す。

一実施形態による、個々に制御される放射イネーブルトランジスタを有する例示的なピクセル回路の図である。

一実施形態に従ってどのようにオンバイアスストレスがディスプレイ中のピクセルに印加され得るかを示し、どのようにデータ書込み動作が実施され得るかを示すタイミング図である。

一実施形態に従ってディスプレイ輝度のばらつきを最小限に抑えるのを助けるためにどのようにゲートラインローディングがディスプレイ中の行位置に応じて調整され得るかを示すグラフである。

一実施形態に従って輝度ばらつきを一様にするためにどのようにダミーピクセル構造などの補助データラインローディング構造がディスプレイ中の行に追加され得るかを示す図である。

一実施形態に従って輝度ばらつきを一様にするためにどのように異なる量の補助ゲートラインローディング構造がディスプレイ中の行に追加され得るかを示す図である。

一実施形態に従ってどのようにディスプレイの１つの行中に位置するゲートラインローディング構造を使用して別の行中のゲートラインローディングを増加させ得るかを示す図である。

一実施形態に従って行位置に応じて短い行のゲートライン幅を増加させることによってどのように行依存の補助ゲートラインローディング構造が実装され得るかを示すディスプレイの部分の図である。

一実施形態に従ってどのように行位置に応じてゲートドライバ強度が変化され得るかを示すディスプレイの部分の図である。

一実施形態に従ってゲートラインにローディングを追加するためにどのようにキャパシタがゲートラインに結合され得るかを示す回路図である。

一実施形態による例示的なキャパシタの側断面図である。 一実施形態による例示的なキャパシタの側断面図である。

一実施形態に従ってゲートラインローディングを提供するキャパシタをもつディスプレイ中の例示的な行の図である。

一実施形態に従ってゲートラインローディングを調整するためにゲートラインに蛇行経路セグメントが提供されているディスプレイ中の例示的な行の図である。

一実施形態に従って補助ゲートラインローディング構造として働く低減フットプリント非放射ピクセル回路がゲートラインにローディングされたディスプレイ中の例示的な行の図である。

一実施形態に従ってディスプレイ中のノッチを越えてディスプレイの非アクティブエリアにわたって延びる延長部を有するゲートラインをもつ例示的なディスプレイの図である。

電子デバイスはディスプレイとともに提供され得る。ディスプレイをもつ例示的な電子デバイスの概略図が図１に示されている。図１のデバイス１０は、ラップトップコンピュータ、組込み型コンピュータを含むコンピュータ用モニタ、タブレットコンピュータ、携帯電話、メディアプレーヤ、又は他のハンドヘルド若しくはポータブル電子デバイスなどのコンピューティングデバイス、腕時計型デバイス（例えば、リストストラップをもつウォッチ）、ペンダント型デバイス、ヘッドホン型若しくはイヤホン型デバイス、眼鏡に埋め込まれたデバイス若しくはユーザの頭部に装着する他の機器、又は他の着用可能な若しくはミニチュアデバイスなどのより小さいデバイス、テレビ、組込み型コンピュータを含まないコンピュータ用ディスプレイ、ゲーミングデバイス、ナビゲーションデバイス、ディスプレイをもつ電子機器がキオスク若しくは自動車に搭載されるシステムなどの組込みシステム、これらのデバイスのうちの２つ以上の機能を実装する機器、あるいは他の電子機器であり得る。

図１に示されているように、電子デバイス１０は制御回路１６を有し得る。制御回路１６は、デバイス１０の動作をサポートする記憶及び処理回路を含み得る。記憶及び処理回路としては、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又はソリッドステートドライブを形成するように構成された他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的なランダムアクセスメモリ）などの記憶装置が挙げられ得る。制御回路１６中の処理回路を使用してデバイス１０の動作を制御し得る。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づき得る。

入出力デバイス１８など、デバイス１０中の入出力回路を使用して、データがデバイス１０に供給されること、及びデータがデバイス１０から外部デバイスに提供されることを可能にし得る。入出力デバイス１８としては、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカー、トーン発生器、振動器、カメラ、センサ、発光ダイオード及び他の状態ｉインジケータ、データポートなどが挙げられ得る。ユーザは、入出力デバイス１８を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１８の出力リソースを使用してデバイス１０から状態情報及び他の出力を受信し得る。

入出力デバイス１８は、ディスプレイ１４など、１つ以上のディスプレイを含み得る。ディスプレイ１４は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってよく、あるいはディスプレイ１４は、タッチに反応しなくてよい。ディスプレイ１４のタッチセンサは、容量性タッチセンサ電極のアレイ、音響式タッチセンサ構造、抵抗性タッチ構成要素、力覚タッチセンサ構造、光学式タッチセンサ、又は他の好適なタッチセンサ配置に基づき得る。

制御回路１６を用いて、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行し得る。デバイス１０の動作中に、制御回路１６上で実行しているソフトウェアは、ディスプレイ１４上に画像を表示し得る。

ディスプレイ１４は、有機発光ダイオードディスプレイ、結晶性半導体ダイからそれぞれ形成される個別の発光ダイオードのアレイから形成されるディスプレイ、又は任意の他の好適なタイプのディスプレイであり得る。本明細書では一例として、ディスプレイ１４のピクセルが発光ダイオードを含む構成について時々説明する。ただし、これは例示に過ぎない。所望される場合、デバイス１０のために任意の好適なタイプのディスプレイが使用され得る。

図２は、例示的なディスプレイの図である。図２に示されているように、ディスプレイ１４は、基板層２６などの層を含み得る。層２６などの基板層は、矩形で平坦な材料の層あるいは他の形状（例えば、１つ以上の湾曲した及び／又は直線のエッジをもつ円形形状又は他の形状）をもつ材料の層から形成され得る。ディスプレイ１４の基板層は、ガラス層、ポリマー層、ポリマー及び無機材料を含む複合膜、金属箔などを含み得る。

ディスプレイ１４は、ピクセルアレイ２８など、ユーザに画像を表示するためにピクセル２２のアレイを有し得る。アレイ２８中のピクセル２２は、行及び列で配置され得る。アレイ２８のエッジは直線であるか又は湾曲し得る（すなわち、アレイ２８中のピクセル２２の各行及び／又はピクセル２２の各列は同じ長さを有し得るか又は異なる長さを有し得る）。アレイ２８には、任意の好適な数の行及び列（例えば、１０以上、１００以上、又は１０００以上など）が存在し得る。ディスプレイ１４は、異なる色のピクセル２２を含み得る。一例として、ディスプレイ１４は、赤ピクセル、緑ピクセル、及び青ピクセルを含み得る。所望される場合、バックライトユニットは、ディスプレイ１４にバックライト照明を提供し得る。

ピクセル２２の動作を制御するためにディスプレイドライバ回路２０が使用され得る。ディスプレイドライバ回路２０は、集積回路、薄膜トランジスタ回路、及び／又は他の好適な回路から形成され得る。図２の例示的なディスプレイドライバ回路２０は、ディスプレイドライバ回路２０Ａと、ゲートドライバ回路２０Ｂなどの追加のディスプレイドライバ回路とを含む。ゲートドライバ回路２０Ｂは、ディスプレイ１４の１つ以上のエッジに沿って形成され得る。例えば、ゲートドライバ回路２０Ｂは、図２に示されているようにディスプレイ１４の左側及び右側に沿って配置され得る。

図２に示されているように、ディスプレイドライバ回路２０Ａ（例えば、１つ以上のディスプレイドライバ集積回路、薄膜トランジスタ回路など）は、信号経路２４を介してシステム制御回路と通信する通信回路を含んでいることがある。経路２４は、フレキシブルプリント回路上のトレース又は他のケーブルから形成され得る。制御回路は、電子デバイス１０中の１つ以上のプリント回路上に位置し得る。動作中に、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４上に表示されるべき画像の画像データを回路２０中のディスプレイドライバ集積回路などの回路に供給し得る。図２のディスプレイドライバ回路２０Ａはディスプレイ１４の上部に位置する。これは例示に過ぎない。ディスプレイドライバ回路２０Ａは、ディスプレイ１４の下部エッジに沿って、ディスプレイ１４の上部及び下部に、又はデバイス１０の他の部分に位置し得る。

ピクセル２２上に画像を表示するために、ディスプレイドライバ回路２０Ａは、信号経路３０を介してゲートドライバ回路２０Ｂなどのサポートディスプレイドライバ回路に制御信号を発行しながら、対応する画像データをデータラインＤに供給し得る。図２の例示的な配置では、データラインＤは、ディスプレイ１４を通って垂直方向に走り、ピクセル２２のそれぞれの列に関連付けられる。

ゲートドライバ回路２０Ｂ（ゲートラインドライバ回路又は水平制御信号回路と呼ばれることがある）は、基板２６上に１つ以上の集積回路を使用して実装され得、及び／又は薄膜トランジスタ回路を使用して実装され得る。水平制御ラインＧ（ゲートライン、走査ライン、放射制御ラインなどと呼ばれることがある）は、ディスプレイ１４を通って水平方向に走る。各ゲートラインＧは、ピクセル２２のそれぞれの行に関連付けられる。所望される場合、ピクセルの各行に関連付けられたゲートラインＧなどの複数の水平制御ライン（例えば、第１のゲートライン信号ＧＩ及び第２のゲートライン信号ＧＷ、１つ以上の放射制御信号など）が存在し得る。他の信号（例えば、電源信号など）を分配するために、ディスプレイ１４中の個々に制御される及び／又はグローバル信号経路も使用され得る。

ゲートドライバ回路２０Ｂは、ディスプレイ１４中のゲートラインＧ上で制御信号をアサートし得る。例えば、ゲートドライバ回路２０Ｂは、経路３０上で回路２０Ａからクロック信号及び他の制御信号を受信し得、その受信された信号に応じて、アレイ２８中のピクセル２２の第１の行中のゲートライン信号Ｇから開始して、ゲートラインＧ上でゲートライン信号を順にアサートし得る。各ゲートラインがアサートされると、データラインＤからのデータは、ピクセルの対応する行にローディングされ得る。このようにして、ディスプレイドライバ回路２０Ａ及び２０Ｂなどの制御回路は、ディスプレイ１４上に所望の画像を表示するようにピクセル２２に指示する信号をピクセル２２に提供し得る。各ピクセル２２は、ディスプレイドライバ回路２０からの制御及びデータ信号に応答する発光ダイオード及び回路（例えば、基板２６上の薄膜回路）を有し得る。

アレイ２８中の各ピクセル２２のために使用され得るタイプの例示的なピクセル回路が図３に示されている。図３の例では、ピクセル回路２２は、７つのトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、及びＴＤと、１つのキャパシタＣｓｔとを有し、したがって、ピクセル回路２２は７Ｔ１Ｃピクセル回路と呼ばれることがある。所望される場合、ピクセル２２中で他の数のトランジスタ及びキャパシタ（例えば、より少ないトランジスタ、より多くのトランジスタ、より多くのキャパシタなど）が使用され得る。トランジスタは、ｐチャネルトランジスタ（例えば、図３に示されているようにｐチャネル金属酸化物半導体トランジスタ）であり得、及び／又はｎチャネルトランジスタ若しくは他のタイプのトランジスタであり得る。ディスプレイ１４のピクセル回路２２の薄膜トランジスタのアクティブ領域及び他の部分は、シリコン（例えば、ポリシリコンチャネル領域）、半導体酸化物（例えば、インジウムガリウム酸化亜鉛チャネル領域）、又は他の好適な半導体薄膜層から形成され得る。

図３に示されているように、ピクセル回路２２は、発光ダイオード４４（例えば、有機発光ダイオード、結晶性マイクロ発光ダイオードダイなど）を含む。発光ダイオード４４は、トランジスタＴＤによって発光ダイオード４４を通って駆動された電流Ｉの量に比例して光４６を放射し得る。トランジスタＴＤ、トランジスタＴ４、トランジスタＴ５、及び発光ダイオード４４は、それぞれの電源端子間に直列に結合され得る（例えば、正電源端子ＥＬＶＤＤ及び接地電源端子ＥＬＶＳＳを参照されたい）。トランジスタＴＤは、ノードＮｂに結合されたソース端子と、トランジスタＴ５に結合されたドレイン端子と、ノードＮａに結合されたゲート端子とを有し得る。トランジスタＴＤのゲートにおけるノードＮａ上の電圧は、トランジスタＴＤによって生成される電流Ｉの量を制御する。この電流は発光ダイオード４４を通して駆動され、したがって、トランジスタＴＤは駆動トランジスタと呼ばれることがある。

トランジスタＴ４及びＴ５は、トランジスタＴＤとダイオード４４との間の電流の流れを遮断するためにオフにされ得、トランジスタＴ４及びＴ５は、トランジスタＴＤとダイオード４４との間の電流の流れを可能にするためにオンにされ得る。放射イネーブル制御信号ＥＭが、共有ゲートラインからトランジスタＴ４及びＴ５のゲートに印加され得る。動作中に、トランジスタＴ４及びＴ５は放射イネーブル制御信号ＥＭによって制御され、したがって、放射トランジスタ又は放射イネーブルトランジスタと呼ばれることがある。スイッチングトランジスタ制御信号、走査信号又はゲートライン信号（例えば、ゲート初期化及びゲート書込み信号、ゲート信号など）と呼ばれることがある制御信号ＧＷ及びＧＩは、スイッチングトランジスタＴ１、Ｔ２、Ｔ３、及びＴ６のゲートに印加され、トランジスタＴ１、Ｔ２、Ｔ３、及びＴ６の動作を制御する。

制御信号ＥＭ、ＧＩ、及びＧＷは、ディスプレイ１４の動作中にディスプレイ１４のピクセル２２を様々な状態に置くようにディスプレイドライバ回路２０によって制御され得る。これらの様々な状態中に、画像データがピクセル２２にローディングされ、ピクセル２２は、発光ダイオード４４を使用して、ローディングされたピクセルデータに比例する光４６を放射する。トランジスタ履歴（例えば、履歴Ｖｇｓ値）の差に起因するしきい値電圧ばらつきを最小限に抑えるために、ピクセルの各々は、トランジスタＴＤを駆動するために（オンバイアスストレスと呼ばれることがある）既知の電圧ストレスを意図的に印加することによって調整され得る。

一例として、ディスプレイドライバ回路２０は、（図４の位相６２などの第２の動作モードで）光を放射するためにピクセルを使用する前に、制御信号ＥＭ、ＧＩ、及びＧＷを使用してピクセル２２を第１の動作モードに置き得る（例えば、図４の位相６０を参照されたい）。動作中に、位相６０と位相６２は繰り返し交替することができる。

事前調整位相又はオンバイアスストレス、データ書込み、及びしきい値電圧補正位相と呼ばれることがある、位相６０中に、オンバイアスストレスが各ピクセル２２の駆動トランジスタＴＤに印加され得、データラインからのデータ（Ｄ）は、そのピクセル２２のキャパシタＣｓｔ（ノードＮａ）上にローディングされ得る。放射位相と呼ばれることがある位相６２中に、各ピクセル２２の駆動トランジスタＴＤは、発光ダイオード４４が光４６を放射するように、そのピクセルの発光ダイオード４４に駆動電流Ｉを供給する。位相６０中に、キャパシタＣｓｔ上にローディングされたデータは、トランジスタＴＤの駆動電流Ｉが放射位相６２中にＶｔに依存しないように、駆動トランジスタＴＤのしきい値Ｖｔに等しい量だけＶｄａｔａ（データラインＤ上の電圧）からシフトされ得る（すなわち、図３のピクセル回路を使用して内部しきい値電圧補正方式を実装し得る）。

図５は、位相６０中のピクセル２２の放射信号ＥＭとゲートライン信号ＧＩ及びＧＷとについての例示的な信号トレースを示す。

図５に示されているように、放射信号ＥＭは、時間ｔ１において高に取られ、位相６０中に高に保持され得、それにより、トランジスタＴ４及びＴ５はオフにされ、電流Ｉが発光ダイオード４４を通過することが防止される。高であるＥＭとともに、ゲートライン信号ＧＩは、時間ｔ１において低に取られ得る。これにより、トランジスタＴ３はオンになり、それにより、駆動トランジスタＴＤのゲートにおいてノードＮａ上に初期化電圧Ｖｉｎｉ（例えば、−２ボルト又は他の好適な電圧などの低電圧信号）がかけられる（すなわち、既知のオンバイアスストレスが駆動トランジスタＴＤに印加されてトランジスタＴＤが事前調整され、それにより、トランジスタＴＤの動作履歴に起因するトランジスタＴＤのしきい値Ｖｔのしきい値電圧ばらつきを最小限に抑えるのに役立つ）。トランジスタＴ３は、次いで時間ｔ２において、信号ＧＩを高に取ることによってオフにされ得る。時間ｔ３において、ゲートライン信号ＧＷは低に取られ得る。これにより、トランジスタＴ１、Ｔ２、及びＴＤはオンになり、したがって、データラインＤからのデータ（Ｖｄａｔａ）は、経路６４を介してノードＮａ上にローディングされる。所望される場合、信号ＧＩ及びＧＷを低に取るプロセスは、トランジスタＴＤを事前調整しＶｄａｔａをノードＮａ上に満足にローディングするのを助けるために、（例えば、図５に示されているように３回又は他の好適な回数）繰り返され得る。

ディスプレイ１４がディスプレイ１４の各行中にピクセル２２の同じ数を有するデバイス１０の構成では、ディスプレイ１４のゲートライン上の容量性ローディングは、ディスプレイ１４の行のすべてにわたって比較的一様になる。図６の例示的な構成など、ディスプレイ１４の他の構成では、ディスプレイ１４の異なる行は異なる数のピクセル２２を含んでいることがある。これは、ゲートライン（例えば、信号ＧＩ及びＧＷなどの信号を搬送するゲートライン）上の行依存の容量性ローディングを生じ得、これは、事前調整動作と、及びノードＮａ上にローディングされるデータとに影響を及ぼし、したがって、各行のピクセル２２中の光４６の得られる輝度に影響を及ぼすことができる。

図６の例示的な配置では、ディスプレイ１４は、４つの湾曲したコーナーとリセス（すなわち、ピクセルなしノッチ付き領域６６）とをもつ長方形形状を有する。ノッチは、ピクセル２２の行を遮断し、ディスプレイ１４の基板の幅にわたる通常長さの行よりも少ないピクセルを有する短い行を作り出す。ディスプレイ１４の湾曲したコーナーにより、ディスプレイ１４の上部エッジ及び下部エッジ中の各行は、わずかに異なる量の容量性ローディングを有することになる。ディスプレイ１４の上部エッジ及び下部エッジにおけるディスプレイ１４の周辺エッジの漸進的に湾曲した形状により、ゲートラインをローディングするピクセル２２の数の行ごとの変化は、これらの領域において漸進的になる。その結果、隣接する行の間の行長さ（したがってピクセルカウント）の変化に起因するルミナンスばらつきは最小になり、ディスプレイ１４の閲覧者に注目されなくなる。

ノッチ６６によるディスプレイ１４の変形など、より急激な形状変化は、より著しい変化をゲートライン上のピクセルローディングにもたらす。図６のディスプレイ１４中の行ＲＭ＋１〜ＲＮなどの行は、互いに等しい（又は、ディスプレイ１４の下部エッジの近くにある行の場合、ほぼ等しい）ピクセルカウントを有する。行Ｒ０〜ＲＭなどの行は、行ＲＭ＋１〜ＲＮのピクセルカウントの半分未満のピクセルカウントを有することになる。この理由は、行Ｒ０〜ＲＭ中の各ゲートラインが領域６６の左境界又は右境界のみに延びることになり、領域６６を横断することが不可能になるからである。

ディスプレイ１４のＡ領域中のゲートライン（すなわち、領域６６に隣接するディスプレイ１４の上部エッジ中の行Ｒ０〜ＲＭのゲートライン）、及びディスプレイ１４のエリアＢ中のゲートライン（すなわち、行ＲＭ＋１〜ＲＮのゲートライン）は、図６の例では異なる量のローディングを経験するので、それらのデータライン上に同等のＶｄａｔａ値が存在する場合でさえ、エリアＡ及びＢ中のピクセル２２が、それらの蓄積キャパシタＣｓｔ上で異なる電圧とともにローディングされる危険がある。これらの行依存のゲートラインローディングの影響について補償するために、ディスプレイドライバ回路２０は、行に応じて変化するゲートライン信号Ｇを作成し得る。例えば、ディスプレイドライバ回路２０は、エリアＢ中の行のためのゲートライン信号よりも短いパルス幅を有するエリアＡ中の行のためのゲートライン信号を生成することができる。エリアＡにおいて使用される、より短いパルス幅をもつゲートライン信号は、その場合、エリアＢにおいて使用される、より長いパルス幅をもつゲートライン信号がエリアＢ中のピクセルをローディングするのと同じ方法で、エリアＡ中のピクセルをローディングする。

エリアＢ中のピクセル２２の行とは異なるゲート信号をエリアＡ中のピクセル２２の行に提供する例示的なディスプレイドライバ回路が図６に示されている。図７に示されているように、ディスプレイドライバ回路２０Ａ（例えば、集積回路、薄膜トランジスタ回路など）は、異なるクロック信号（例えば、パルス幅、パルススルーレート、及び／又は他の属性が異なるクロック信号）を生成するクロック発生器７０及び７２などのクロック発生器を含み得る。これらの信号は、マルチプレクサ７４及びクロック分配経路７６を介してゲートドライバ回路２０Ｂのゲートドライバ回路７８のクロック入力に提供され得る。各ゲートドライバ回路７８の出力Ｇは、シフトレジスタを形成するために後続のゲートドライバ回路７８に提供され得る。図７の例では、各ゲートドライバ回路は、ピクセル２２のそれぞれの行についてゲート信号を生成する。所望される場合、回路２０Ｂは、各行について複数のゲートライン出力信号（例えば、信号ＧＩ及びＧＷ）を生成し得る。回路７８から形成されるシフトレジスタにより、ゲートライン信号（又は各回路７８が、各行中に複数のゲートラインに対応する複数の出力を有するときのゲートライン信号）は、ディスプレイ１４の各行において順にアサートされることが可能になる。

ライン７６からのクロック信号は、各ゲートドライバ回路７８のクロック入力に分配され、これは、次いで、対応する出力信号Ｇを生成するのにはこれらのクロックを使用する。所与のゲートライン信号が生成されているときのライン７６上のクロック信号の形状は、所与のゲートライン信号の形状を制御するために使用され得る。特に、ライン７６上のクロック信号のクロック信号属性（例えば、パルス幅）は、ゲートライン信号属性（例えば、パルス幅）に影響を及ぼし、したがって、経路７６上のクロック信号への変化は、ゲートライン信号Ｇを制御するのに使用され得る。

ゲートドライバ回路２０Ｂのゲートドライバ回路７８に第１のタイプのクロック信号を供給することが所望されるとき（例えば、エリアＡ中のピクセルのためのゲートライン信号を生成するとき）、ディスプレイドライバ回路２０Ａは、クロック発生器７０の出力ＣＬＫＡが経路７６を介して回路２０Ａにおいてゲートドライバ回路７８にルーティングされるようにマルチプレクサ７４を構成し得る。ゲートドライバ回路２０Ｂのゲートドライバ回路７８に第２のタイプのクロック信号を供給することが所望されるとき（例えば、エリアＢ中のピクセルのためのゲートライン信号を生成するとき）、ディスプレイドライバ回路２０Ａは、クロック発生器７２の出力ＣＬＫＢが経路７６を介して回路２０Ａにおいてゲートドライバ回路７８にルーティングされるようにマルチプレクサ７４を構成し得る。画像データの各フレーム中に、マルチプレクサ７４は、エリアＡの行中に（クロック発生器７０を経路７６に結合して）それの第１の状態に入れられ得、エリアＢの行中に（クロック発生器７２を経路７６に結合して）それの第２の状態に入れられ得る。

図８、図９、及び図１０は、エリアＢとエリアＡとの間のルミナンスばらつきを低減するためにそれぞれエリアＢ及びエリアＡに提供され得るタイプの例示的な信号ＣＬＫＢ及びＣＬＫＡを示す。図８の例では、クロックＣＬＫＢとクロックＣＬＫＡのスルーレートは異なる。トランジスタＴ２のゲートとノードＮａとの間に寄生キャパシタンスがあり、これにより、ＣＬＫＢ信号などのより速いスルーレート信号は、ＣＬＫＡ信号などのより遅いスルーレート信号よりもデータラインＤからノードＮａ上に多くのデータを受け渡すことが可能になる。（ゲートラインがピクセル２２によってより重くローディングされる）領域Ｂにおいてより速いスルーレート信号ＣＬＫＢを使用し、（ゲートラインがピクセル２２によってあまり重くローディングされない）領域Ａにおいてより遅いスルーレート信号ＣＬＫＡを使用することによって、データ信号Ｖｄａｔａは、領域Ａ及び領域ＢにおいてノードＮａ上に一様にロードされることになり、それにより、領域Ａと領域Ｂとの間の望ましくないピクセル輝度ばらつきが低減される。図９の例では、信号ＣＬＫＡのパルス幅（パルス持続期間）は、信号ＣＬＫＢのパルス幅（パルス持続期間）よりも小さい。領域Ｂにおいて使用されるＣＬＫＢのより長いパルス幅は、領域Ｂにおいてピクセルの行中のゲートライン上の追加のローディングについて補償するのに役立つ。図１０の例では、クロック信号ＣＬＫＡは、領域Ａに対して領域Ｂにおいてピクセルの行中のゲートライン上の追加のローディングについて補償するのを助けるために、（１ステッププロファイルを有する）ＣＬＫＢよりも短いパルス形状と遅いスルーレートとをＣＬＫＡのパルスに提供する２ステッププロファイルを有する。図８、図９、及び図１０の例は、クロックＣＬＫＡ及びＣＬＫＢ（並びに、したがって、ディスプレイ１４のそれぞれのエリアＡ及びエリアＢ中のピクセル２２に供給されるゲートライン信号Ｇ）のために使用され得る信号プロファイルの例である。所望される場合、他のタイプの信号、及び信号ＣＬＫＡと信号ＣＬＫＢの他の組合せが使用され得る。

駆動トランジスタＴＤへの既知のオンバイアスストレスの印加の有効性を向上させるために、図１１のピクセル２２のための例示的なピクセル回路に示されているように、放射信号ＥＭを、２つのそれぞれの独立して制御される放射信号ＥＭ１及びＥＭ２に分離することが望ましいことがある。図１１の例では、放射制御信号（放射イネーブル信号）ＥＭ２は、放射トランジスタＴ４を制御するのに使用され、放射制御信号（放射イネーブル信号）ＥＭ１は、放射トランジスタＴ５を制御するのに使用される。図３のピクセル回路２２によって示されているタイプの配置では、放射信号ＥＭは、電圧ＶｉｎｉがトランジスタＴ３を介してノードＮａ上に駆動されているオンバイアスストレス動作中に高である。ＥＭが高であるので、図３のトランジスタＴ４は、位相６０のオンバイアスストレス動作中にオフであり、図３のトランジスタＴＤのソースにおけるノードＮｂ上の電圧は浮動し、それにより、駆動トランジスタＴＤにわたるＶｇｓ電圧を低減することができる。対照的に、図１１の信号ＥＭ２は、オンバイアスストレス動作中に低に保持されてトランジスタＴ４はオンになり、それにより、ノードＮｂ（トランジスタＴＤのソース）は正電源電圧ＥＬＶＤＤにおいて高に保持されて、大きいゲートソース電圧Ｖｇｓが駆動トランジスタＴＤに効果的に印加され得る。これは、オンバイアスストレス位相中にＧＩが低に取られたとき、どのようにＥＭ１が高でありＥＭ２が低であるかを示す図１２に示されている。

所望される場合、ディスプレイドライバ回路２０は、ディスプレイ中の行ごとのルミナンスばらつきを低減するためにピクセル２２に行依存のゲートライン信号を供給し得、それのピクセルは、共通に制御される放射制御トランジスタを有する（例えば、図３のピクセル２２を参照されたい）か、あるいはそれのピクセルは、独立して制御される放射トランジスタを有する。

データラインＤから各ピクセル２２のノードＮａ上にローディングされる電荷（信号Ｖｄａｔａ）の量は、そのピクセルのゲートライン信号の特性に依存する。データローディング動作中に、ゲートライン信号ＧＷ（すなわち、図５の第３のＧＷパルス）は、トランジスタＴ１、ＴＤ、及びＴ２を通してデータラインＤからノードＮａ上にデータをローディングするために（図５の例では低に取られて）アサートされる。図３のトランジスタＴ３の寄生キャパシタンス（Ｃｇｓ）に起因して、より速いスルーレートとより長いパルス持続期間とをもつ信号ＧＷは、より遅いスルーレートとより短い持続時間とをもつ信号ＧＷよりも多くの電圧ＶｄａｔａをノードＮａ上にローディングする傾向がある。

ゲートラインローディングは、ゲートライン上のゲートラインパルスの形状に影響を及ぼし、したがって、ピクセル輝度に影響を及ぼすことができる。より大きい量のゲートラインローディングをもつゲートラインは、より小さい量のゲートラインローディングをもつゲートラインよりも薄暗い傾向がある。ディスプレイ１４中の行は、輝度ばらつきを低減するのを助けるために異なる量のゲートラインローディングを提供され得る。これらのゲートラインローディング調整は、図８、図９、及び図１０に関して説明したように、ディスプレイ１４中のピクセルの行に提供されるゲートラインパルスの形状が行依存の輝度ばらつきを低減するように調整される技法を使用することに加えて及び／又はそれの代わりに行われ得る。一例として、より少ないピクセルを有するより短い行は、それらの行がディスプレイ中でより長い行と同様に又はそれと同等に挙動するようになるのを助けるために、（ダミーロード又は補助ゲートラインローディング構造と呼ばれることがある）補助ロードを与えられ得る。

等しくない長さのピクセル（異なる数のピクセル）の行を有するディスプレイ中の輝度ばらつきを平滑化するのを助けるために使用され得る様々なローディング方式の影響を示すグラフが図１３に示されている。図１３の例では、ゲートラインローディング（ロード）は、（例えば、図６の行Ｒ０において開始してディスプレイ１４の上側部分の）行の数の関数としてプロットされている。実線９０は、補助ローディング構造なしの図６に示されているタイプのディスプレイに対応する。行ＲＭよりも小さい行（すなわち、図６のエリアＡ中の行）は、漸進的に増加する量のローディングを経験する。行ＲＭの後に（すなわち、エリアＢ中で）、ローディングはロード値ＬＭに達する。補償されていないディスプレイ構成（実線９０）では、それぞれの行ＲＭ及び行ＲＭ＋１のゲートラインによるローディング量の経験に比較的鋭い不連続性（ローディング差ＤＬＭ）が存在し得る。この不連続性は、行ＲＭ中のピクセルの輝度と行ＲＭ＋１中のピクセルの輝度との間の顕著なばらつきにつながり得る。例えば、ロードが、連続する行の間で１０％超だけ変化する場合、連続する行中のピクセルの輝度は１０％超又は他の可視量だけ変化し得る。

これらなどの輝度ばらつきは、ディスプレイ１４の適切な行（例えば、行のゲートライン上のピクセルが欠如していることにより、本来なら過少ローディングされるはずである行）に補助ゲートラインローディング構造を追加することによって平滑化され得る。例えば、所与の数のピクセルにゲートラインが結合されたディスプレイの第１のエリアと、その所与の数のピクセルより少ないものにゲートラインが結合されたディスプレイの第２のエリアとの間の輝度ばらつきは、１０％未満の輝度ばらつき、２０％未満の輝度ばらつき、５０％未満、１５％未満、５％未満、２％未満、１％未満、又は他の好適な輝度ばらつき値未満である輝度ばらつきに低減され得る）。ライン９２によって示されている１つの例示的な配置では、ゲートラインローディングは、行９８のゲートラインに補助ロードを追加することによって平滑化される。所望される場合、（例えば、ライン９４によって示されているように、行Ｒ０〜ＲＭのゲートラインの各々に異なる量のロードを追加することによって）更なる平滑化が達成され得る。所望される場合、行Ｒ０〜ＲＭ中のゲートラインは、ディスプレイ１４中の行のすべてのゲートライン上のローディングを等化するのに十分な補助ゲートラインローディングを追加することによって補償され得る（例えば、図１３の例示的なローディングライン９６を参照されたい）。概して、任意の好適な量の補助ローディングが、ディスプレイ１４の適切な行に追加され得る。補助ロードは、（例えば、ライン９６によって示されているようにすべての行についてローディングを完全に等化するために）大きくなり得るか、（例えば、ライン９４によって示されているように平滑化するために）中程度であり得るか、あるいは、ライン９２によって示されているように、（例えば、比較的穏当な数の行（例えば、行９８）にローディングを追加することによって行ＲＭ／ＲＭ＋１におけるロード不連続性を平滑化するのを助けるために比較的小さくなり得る。また、これらの方式のいずれも、図８、図９、及び図１０に関して説明したタイプの行依存のゲート信号整形方式、並びに／あるいは（輝度の不連続性を平滑化するのを助けるためにディスプレイ１４においていかなる好適な数の行にわたっても拡張し得る）他のディスプレイ輝度平滑化配置と組み合わされ得る。

ディスプレイ１４の適切な行のゲートラインに補助ロードを追加するための例示的な配置が図１４〜図２５に示されている。

図１４の例示的な構成に示されているように、選択されたゲートラインＧ（例えば、図３のゲートラインＧＩ及び／又はＧＷあるいは他の好適なゲートライン）は、ダミーピクセル２２Ｄなどの補助ローディング構造（補助ゲートラインローディング構造）に結合されたゲートライン延長部ＧＥなどの延長部分とともに提供され得る。図１４のディスプレイ１４は、ピクセルなしノッチ６６など、ノッチ又は他のピクセルなしエリアを有する。ディスプレイ１４は、基板１０２など、１つ以上の基板層を有し得る。基板１０４は、エッジ１０４などのエッジを有し得る。エッジ１０４は、（図１４の例におけるように）直線であるか又は湾曲し得る。ディスプレイノッチに隣接する基板１０２の狭いボーダー部分（すなわち、非アクティブエリアＩＡ）は、ピクセル２２なしであるが、ダミーピクセル２２Ｄなどの補助ゲートラインローディング構造を含んでいることがある。図１４では、非アクティブエリアＩＡは、破線１００によって（アクティブピクセル２２を含んでいる）アクティブエリアＡＡから分離されている。ダミーピクセル２２Ｄがあまりに遠く非アクティブエリアＩＡに浸入しないことを保証するために（すなわち、ダミーピクセル２２Ｄが基板１０２のエッジ１０４のあまりに近くにないことを保証するために）、ダミーピクセル２２Ｄのレイアウトは湾曲したエッジ１０４に適応し得る。行ＲＭ＋１中のゲートラインＧによって経験される大量のローディング（長い行と呼ばれることがある）と、行Ｒ０〜ＲＭ中のゲートラインＧによって経験されるより少量のローディング（短い行と呼ばれることがある）との間でスムーズに遷移するために、比較的大量の補助ローディングは行ＲＭにおいて供給され得（例えば、図１４の例では４つのダミーピクセル２２Ｄ）、漸進的により少量の補助ローディングは、行ＲＭから漸進的により遠い行において供給され得る（例えば、図１４の例では２つの補助ダミーピクセル２２Ｄが行ＲＭ−１中のゲートラインに結合され得る、など）。図１４の例示的な構成では、ただ２つの行（ＲＭ及びＲＭ−１が補助ローディングを供給されているが、概して、任意の好適な数の行（例えば、２〜２０個の行、２〜１００個の行、５０〜１０００個の行、２５個超の行、２０００個未満の行など）が補助ローディングを供給され得る。任意の好適な数（例えば、１〜１０００個、１０個超、５００個未満など）のダミーピクセル２２Ｄが、行依存の輝度ばらつきを低減するために、ディスプレイ１４の各行中のゲートラインＧＷに結合され得（例えば、図３のゲートラインＧＷを参照されたい）、及び／又はディスプレイ１４中の他の好適な水平制御ラインに結合され得る。

ダミーピクセル２２Ｄは、通常ピクセル２２のピクセル回路のすべてを含んでいてよいが、これらのピクセルが光を放射するのを防止する、小さいが重要な修正を伴う。アクティブピクセル２２をダミーピクセル２２Ｄに変換するために行われ得る修正の例としては、ピクセル２２Ｄからピクセル２２の放射材料を省略すること、ピクセル２２Ｄのアノードを省略すること、開回路を作成するためにピクセル２２Ｄ中の薄膜トランジスタ回路をピクセル２２Ｄ中の発光ダイオードに結合している金属トレースの小さい部分を省略することなどが挙げられる。図１４のピクセル２２Ｄの各々の（上方から閲覧されたときに略記される）フットプリントは、ピクセル２２の各々のフットプリントと同じであり得る。

所望される場合、キャパシタから形成された補助ローディング構造が使用され得る。このタイプの配置は図１５に示されている。図１５の例では、行ｋ＋１と行ｋ＋２との間のローディング不連続性を平滑化するのを助けるために、行ｋ及び行ｋ＋１中に補助ロード２２ＬＤが提供されている。図１５の回路図は、どのようにゲートラインＧＩ及びＧＷ上のゲートライン信号がゲートドライバ回路２０Ｂ中の同じゲートドライバによって生成され得るかを示している。例えば、ゲートライン信号ＧＩ（ｋ＋１）は、行ｋ＋１中のＧＩラインを行ｋ中のゲートラインＧＷのためのゲートドライバ２０Ｂ〜Ｄの出力に結合することによって生成され得る（すなわち、ＧＩ（ｋ＋１）＝ＧＷ（ｋ））。補助ゲートラインローディング構造（補助ゲートラインロード）２２ＬＤは、各行においてゲートラインＧＩとゲートラインＧＷの両方に結合され得るか、あるいは、図１５に示されているように、ゲートライン延長部ＧＥよって消費されるエリアを低減するために、各行において単一のゲートライン（すなわち、ゲートラインＧＷ）のみに結合され得る。

図１５の例では、各補助ロード２２ＬＤは、それが結合されたゲートラインと同じ行中に位置する。所望される場合、ゲートライン延長部ＧＥは、複数の行にわたっている図１６の部分ＧＥ'など、曲がった部分を有し得る。これにより、ローディング構造のうちのいくつかは、それらが結合されたゲートライン以外の行中に位置することが可能になる。図１６の配置では、例えば、補助ローディング構造２２ＬＤ'は行ＲＭ中に位置するが、ゲートライン延長部ＧＥ'を使用して行ＲＭ−２中のゲートラインＧＷに結合される。このタイプの配置は、補助ローディング構造の配置を最適化するのを助けるために使用され得る（例えば、これらの構造を基板エッジ１０４のあまりに近くに配置することなしに又はボーダーＩＡのサイズを過大に増加させることなしに、より多くの補助ローディング構造がボーダーＩＡに組み込まれ得るように）。

図１７の例示的なディスプレイ１４は、異なる行中に異なる幅のゲートラインを含む。長い行ＲＭ＋１は、通常にサイズ決定されたゲートラインＧ（すなわち、幅Ｗ２のゲートライン）を有する。短い行は、ローディングを向上させるために適切に拡張されたゲートラインとともに提供され得る。例えば、補助ローディング構造は、行ＲＭについては、行ＲＭ中のゲートラインＧの幅をＷ２よりも大きい値Ｗ１に増加させることによって形成され得る。ゲートラインＧの幅を拡張することによって提供される追加のキャパシタンスは、その追加の幅が補助ゲートラインローディング構造として働くことを可能にする。

図１８は、様々な数のピクセルをもつ行について補償するためにどのようにゲートドライバ２０Ｂ〜Ｄなどのゲートドライバの強度が変化され得るかを示す。例えば、行ＲＭ＋１など、通常の（長い）行中の出力バッファ（ゲートドライバ）２０Ｂ〜Ｄは、出力バッファが通常の強度でゲートラインＧ上にゲートライン信号を駆動するように、通常サイズのトランジスタを有し得るが、行ＲＭなど、短い行中の出力バッファ２０Ｂ〜Ｄは、強度を低減していることがある（例えば、長い行のゲートドライバ中のトランジスタよりも小さく、したがってより弱いトランジスタ）。行依存のゲートドライバ強度調整は、１つ以上の他の輝度不連続性平滑化配置（例えば、補助ローディング構造、ゲートライン信号スルーレート修正など）と組み合わせて行われ得る。

図１９は、ゲートラインＧと接地ラインＧＮＤとの間に並列に結合された２つのキャパシタＣから形成される例示的な補助ローディング構造の回路図である。接地ラインＧＮＤは、接地電源ライン（例えば、ＥＬＶＳＳ）から、ゲートドライバ接地（例えば、ＶＧＬ）から、又は他の好適な信号経路から形成され得る。図１９のキャパシタＣは、（例として）図２０及び図２１に示されているタイプの構造から形成され得る。

図２０の例では、キャパシタＣは、誘電体１１４によって分離された第１の電極１１０と第２の電極１１２とを有する。誘電体１１４は、ディスプレイ１４において無機及び／又は有機誘電体材料の１つ以上の層から形成され得る。電極１１０及び１１２は、金属層、導電性半導体層（例えば、ドープポリシリコンなど）、又は他の導電層から形成され得る。例えば、電極１１０及び１１２は、ディスプレイ１４の薄膜トランジスタ回路において第１のゲート金属層、第２のゲート金属層、ソースドレイン金属層、シリコン層、又は他の好適な導電層などの導電層から形成され得る。特に、電極１１０は、第２のゲート金属層から形成された上側電極であり得、電極１１２は、第１のゲート金属層から形成された下側電極であり得、上側電極１１０は、ソースドレイン金属層から形成され得、下側電極１１２は、第２のゲート金属層から形成され得るか、あるいは上側電極１１０は、第１のゲート金属層又はソースドレイン金属層から形成され得、下側電極１１２は、ドープポリシリコン層又は他のドープ半導体層から形成され得る。

図２１の例示的な構成では、キャパシタＣのための第１の電極は、互いに短絡された上側層１１６Ａと下側層１１６Ｂとから形成される。図２１のキャパシタＣのための第２の電極は導電層１１８から形成される。誘電体１１４は、第１の電極と第２の電極を分離し得る。電極層１１６Ａは、ソースドレイン金属層から形成され得、電極層１１６Ｂは、ドープ半導体層（例えば、ドープポリシリコン層）などの導電層から形成され得る。電極１１８は、ゲート金属層（例えば、ディスプレイ１４が複数のゲート金属層を有する構成における第１のゲート金属層）から形成され得る。

所望される場合、他のキャパシタ構成が使用され得る。図２０及び図２１の例示的なキャパシタ構造は例示にすぎない。キャパシタＣは、信号ライン（例えば、ゲートライン及び接地ライン）を使用して互いに結合された個々のキャパシタ電極から形成され得る。どのくらいの補助ゲートラインローディングが行われるかを調整するために各行から様々な数のキャパシタが追加又は削除され得るか、あるいはディスプレイ１４の各行は、補助ローディングのために単一の未分割キャパシタ構造を有し得る。信号ライン（例えば、ゲートライン及び接地ライン）によって互いに結合された複数のより小さいキャパシタの使用は、（例えば、所与のキャパシタに蓄積される電荷量を低減することによって）製造中の静電放電事象からの損傷の危険を低減するのを助け得る。

図２２は、ゲートラインＧに結合されており、関連する接地ラインＧＮＤに結合されている、複数のキャパシタＣ（例えば、図２０及び／又は図２１に示されているタイプのキャパシタ）から補助ローディング構造２２Ｄが形成されている、例示的な構成におけるディスプレイ１４の行を示す。

図２３は、部分１２２など、ゲートライン延長部ＧＥの部分に蛇行経路形状を提供することによってどのようにゲートライン延長部ＧＥにおけるゲートラインＧの抵抗が調整され得るかを示す。ゲートライン延長部Ｇは、１つ以上のキャパシタＣから形成されたローディング構造２２Ｄ又は他のローディング構造などの補助ロードに結合され得る。ライン部分ＧＥの抵抗への調整は、ゲートラインＧに課されたローディングの影響を調整するのに役立ち得る（すなわち、蛇行経路は、行において補助ゲートラインローディング構造の一部を形成すると考えられ得る）。

図２４は、どのように補助ローディング構造２２Ｄが小形ピクセル様のダミーピクセル回路から形成され得るかを示す。これらの回路は、通常のピクセル２２と同じトランジスタ、キャパシタ、信号トレース、及び他の薄膜回路のうちのいくつかを含み得るが、ピクセル２２の構成要素のうちのｎいくつかが省略されているので、より小さいフットプリントを有する。ピクセル２２からの１つ以上のピクセル構成要素の省略は、ダミーピクセル回路のフットプリントが低減されることを可能にし、ダミーピクセル回路が光を放射することを不可能にする。同時に、ゲートラインＧに課されるローディングの量は、通常のピクセル２２によって課されるものと同じ又はほぼ同じであり得る。図２４の補助ローディング構造２２Ｄのための低減サイズ（圧縮）ダミーピクセル回路を形成するためにピクセル２２から削除され得るピクセル構成要素の一例は、（ピクセルエリアの比較的大きい量を通常は消費する）発光ダイオード４４のアノードである。通常のピクセル２２に対してダミーピクセル回路のサイズを低減するために、ピクセル回路のレイアウトは、アノードが削除された後に縮小され得る。対照的に、図１４に示されているタイプのダミーピクセル２２Ｄは、ピクセル２２と同じフットプリントを有し得る。

所望される場合、エリアＡ中のゲートラインの各々は、ディスプレイ１４中のノッチを越えて延びるピクセルなし部分（ゲートライン延長部分）を有し得、それは、そのゲートラインのローディングを増加させるのに役立つ。図２５に示されているように、例えば、短い行は、ノッチ６６の存在により長い行よりも少ないピクセルを含んでいるが、ゲートライン延長部ＧＥは、短い行中のゲートラインの各々がディスプレイ１４（すなわち、ディスプレイ１４の基板）の幅にわたることを可能にするために十分に延長され得る。図２５のゲートライン延長部ＧＥは、追加の補助ゲートラインローディング構造及び／又はゲート信号スルーレート修正、ゲートドライバ回路修正などの必要を部分的に又は完全になくすために、ディスプレイ１４の短い行上の十分なローディングを課し得る。

図２５の例示的な構成では、ゲートドライバ回路２０Ｂは、ゲートラインＧの左端と右端の両方に結合されたゲートドライバ２０Ｂ〜Ｄを含む。ディスプレイ１４の長い行では（すなわち、エリアＢ中では）、各ゲートラインの左端と右端の両方におけるドライバの使用は、十分なデータローディングを保証するのを助け得る。短い行では（すなわち、エリアＡ中では）、左ドライバと右ドライバの両方が必要であるとは限らず、これらのドライバのうちの１つは、ディスプレイ輝度のばらつきを低減するのを助けるために省略され得る。このタイプの配置では、ディスプレイ１４のエッジのうちの１つ（例えば、図２５の右側エッジ）に沿ったゲートドライバ２０Ｂ〜Ｄの一部又は全部は、ディスプレイ１４の短い行から省略され得、したがって、短い行の一部又は全部は、ただ１つのゲートライン端部（例えば、ゲートラインＧの左端）に結合されたゲートドライバによって駆動され得るが、長い行のすべては、ゲートラインＧの両方の対向端に（例えば、各ゲートラインＧの左端及び右端に）結合されたゲートドライバによって駆動され得る。（各ゲートラインに結合されたゲートドライバの数が、異なる行の間で変化する）このタイプの構成は、ディスプレイ輝度のばらつき（行依存のゲートライン信号スルーレートばらつき、行依存のゲートドライバ強度、行依存の補助ローディングばらつきなど）を平滑化するための１つ以上の他の配置と組み合わされ得る。

一実施形態によれば、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されたデータラインと、ディスプレイドライバ回路に結合されたゲートラインと、列及び行を有するピクセルのアレイと、を含むディスプレイが提供され、ディスプレイの第１のエリア中の行はディスプレイの第２のエリア中の行よりも短く、ディスプレイドライバ回路は、異なる第１のエリア及び第２のエリア中の行のゲートライン上にゲートライン信号を提供するように構成されている。

別の実施形態によれば、ディスプレイドライバ回路は、第１のクロック信号を発生する第１のクロック発生器と、第２のクロック信号を発生する第２のクロック発生器とを含んでいる。

別の実施形態によれば、ディスプレイドライバ回路は、第１のクロック信号を受信する第１の入力と、第２のクロック信号を受信する第２の入力と、クロック経路に結合された出力とを有するマルチプレクサを含んでいる。

別の実施形態によれば、ディスプレイドライバ回路は、行の各々中にゲートドライバ回路を有するゲートドライバ回路を含んでおり、ゲートドライバ回路はクロック経路上で信号を受信する。

別の実施形態によれば、第１のエリアはピクセルなしノッチを有し、ディスプレイドライバ回路は、第１のエリアの行中のゲートドライバ回路に第１のクロック信号を供給するように、及び第２のエリアの行中のゲートドライバ回路に第２のクロック信号を供給するようにマルチプレクサに指示するように構成されている。

別の実施形態によれば、第１のクロック信号と、第１のエリアの行中のゲートドライバ回路によって生成された対応するゲートライン信号とは、第２のクロック信号及び第２のエリアの行中のゲートドライバ回路によって生成された対応するゲートライン信号よりも遅いスルーレートを有している。

別の実施形態によれば、第１のクロック信号と、第１のエリアの行中のゲートドライバ回路によって生成された対応するゲートライン信号とは、第２のクロック信号及び第２のエリアの行中のゲートドライバ回路によって生成された対応するゲートライン信号よりも短いパルス持続期間を有している。

別の実施形態によれば、第１のクロック信号と、第１のエリアの行中のゲートドライバ回路によって生成された対応するゲートライン信号とは、２ステッププロファイルを有しており、第２のクロック信号及び第２のエリアの行中のゲートドライバ回路によって生成された対応するゲートライン信号は、１ステッププロファイルを有している。

別の実施形態によれば、各ピクセルは７つのトランジスタと１つのキャパシタとを有している。

別の実施形態によれば、各ピクセル中の７つのトランジスタは、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでいる。

別の実施形態によれば、ディスプレイは、各行中に、ディスプレイドライバ回路から上記行のピクセルに第１の放射制御信号を受け渡す第１の放射制御ラインと、ディスプレイドライバ回路から上記行のピクセルに第２の放射制御信号を受け渡す第２の放射制御ラインとを含んでいる。

別の実施形態によれば、各ピクセルは７つのトランジスタと１つのキャパシタとを有している。

別の実施形態によれば、各ピクセル中の７つのトランジスタは、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでいる。

別の実施形態によれば、各行中の第１の放射ラインは、上記行中の各ピクセルの第１の放射トランジスタに結合されており、各行中の第２の放射ラインは、上記行中の各ピクセルの第２の放射トランジスタに結合されている。

一実施形態によれば、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されたデータラインと、ディスプレイドライバ回路に結合されたゲートラインと、列及び行を有するピクセルのアレイと、を含むディスプレイが提供され、各ピクセルは７つのトランジスタと１つのキャパシタとを有しており、各ピクセル中の７つのトランジスタは、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでおり、ディスプレイは、各行中に、ディスプレイドライバ回路から上記行のピクセルに第１の放射制御信号を受け渡す第１の放射制御ラインと、ディスプレイドライバ回路から上記行のピクセルに第２の放射制御信号を受け渡す第２の放射制御ラインと、を含んでいる。

別の実施形態によれば、各行中の第１の放射ラインは、上記行中の各ピクセルの第１の放射トランジスタに結合されており、各行中の第２の放射ラインは、上記行中の各ピクセルの第２の放射トランジスタに結合されている。

一実施形態によれば、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されたデータラインと、ディスプレイドライバ回路に結合されたゲートラインと、列及び行を有するピクセルのアレイと、を含むディスプレイが提供され、各ピクセルは、少なくとも７つのｐチャネル金属酸化物半導体トランジスタ及び少なくとも１つのキャパシタを有しており、各ピクセル中のトランジスタは、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでおり、ディスプレイは、ディスプレイドライバ回路から各行のピクセルに第１の放射制御信号を受け渡す上記行中の第１の放射制御ラインと、ディスプレイドライバ回路から各行のピクセルに第２の放射制御信号を受け渡す上記行中の第２の放射制御ラインと、各行中の各ピクセルのトランジスタにおいて少なくとも第１及び第２のスイッチングトランジスタを制御する上記行中の第１及び第２のゲートラインと、を含んでいる。

別の実施形態によれば、ディスプレイドライバ回路は、第１のクロック信号を発生する第１のクロック発生器と、第２のクロック信号を発生する第２のクロック発生器とを含んでおり、第１のクロック信号を受信する第１の入力と、第２のクロック信号を受信する第２の入力と、クロック経路に結合された出力とを有するマルチプレクサを含んでいる。

別の実施形態によれば、各行中の第１の放射ラインは、上記行中の各ピクセルの第１の放射トランジスタに結合されており、各行中の第２の放射ラインは、上記行中の各ピクセルの第２の放射トランジスタに結合されている。

別の実施形態によれば、ディスプレイドライバ回路は、クロック経路上で信号を受信する行の各々中のゲートドライバ回路を含む。

一実施形態によれば、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されたデータラインと、ディスプレイドライバ回路に結合されたゲートラインと、行及び列を有するピクセルのアレイと、を含むディスプレイが提供され、ディスプレイの第１のエリア中の行のゲートラインは、ディスプレイの第２のエリア中の行よりもピクセルのアレイ中のピクセルのうち少数のものに結合されており、ディスプレイは、第１のエリア中のゲートラインのうちの少なくともいくつかに結合された補助ゲートラインローディング構造であって、上記ゲートライン上のローディングを増加させ、それにより、ディスプレイの第１のエリアと第２のエリアとの間のディスプレイ輝度のばらつきを平滑化する、補助ゲートラインローディング構造を含んでいる。

別の実施形態によれば、補助ゲートラインローディング構造は、光を放射しないダミーピクセルを含んでいる。

別の実施形態によれば、ダミーピクセルは、発光ダイオードの放射材料を含んでいない。

別の実施形態によれば、補助ゲートラインローディング構造はキャパシタを含んでいる。

別の実施形態によれば、第１のエリア中の行のうちの第１の行は、第１のエリアの行のうちの第２の行中の補助ゲートラインローディング構造に結合されている。

別の実施形態によれば、行のうちの第１の行のピクセルは、ゲートラインのうちの所与の１つに関連付けられており、ゲートラインのうちの所与の１つは、行のうちの第１の行から行のうちの第２の行に延びるゲートライン延長部を有している。

別の実施形態によれば、補助ゲートラインローディング構造は、第１のエリアから第２のエリアへの距離の漸進的増加とともに、第１のエリアのゲートライン上のローディングの量を漸進的に減少させる。

一実施形態によれば、ノッチをもつ基板と、基板上の有機発光ダイオードピクセルと、ディスプレイドライバ回路と、ディスプレイドライバ回路及び有機発光ダイオードピクセルに結合されたデータラインと、ディスプレイドライバ回路及び有機発光ダイオードピクセルに結合されたゲートラインと、を含む有機発光ダイオードディスプレイが提供され、有機発光ダイオードピクセルは列及び行で配置されており、ノッチを含むディスプレイの第１のエリア中の行は、ディスプレイの第２のエリア中の行よりもピクセルのうち少数のものに結合されており、有機発光ダイオードディスプレイは、第１のエリア中のゲートラインの少なくとも部分に結合された補助ゲートラインローディング構造であって、上記ゲートライン上のゲートラインローディングを増加させ、それにより、第１のエリア中のゲートラインと第２のエリア中のゲートラインとの間のゲートラインローディングの差を低減する、補助ゲートラインローディング構造を含んでいる。

別の実施形態によれば、補助ゲートラインローディング構造は、ゲートラインの部分中にゲートラインに結合されたキャパシタを含んでいる。

別の実施形態によれば、ゲートラインの部分中の各ゲートラインは、複数のキャパシタに結合されている。

別の実施形態によれば、キャパシタの各々は上側電極及び下側電極を有している。

別の実施形態によれば、キャパシタの各々は、第１の導電層、第２の導電層、及び第３の導電層を有しており、第１の導電層及び第３の導電層は、互いに短絡され、第１のキャパシタ電極を形成しており、第２の導電層は、第１の導電層と第３の導電層との間に挿入され、第２のキャパシタ電極を形成している。

別の実施形態によれば、補助ゲートラインローディング構造は、第１のエリア中の異なるゲートラインに異なる量のキャパシタンスを与える。

別の実施形態によれば、ゲートドライバ回路は、各行中にゲートラインのうちの１つに結合されたゲートドライバを含んでおり、第１のエリア中のゲートドライバのうちの少なくとも１つは、第２のエリア中のゲートドライバのうちの少なくとも１つとは異なる強度を有している。

別の実施形態によれば、ディスプレイドライバ回路は、異なるスルーレートを有する第１のエリア及び第２のエリア中の行のゲートライン上にゲートライン信号を提供するように構成されている。

一実施形態によれば、ノッチをもつ基板であって、基板が幅を有する、基板と、基板上の有機発光ダイオードピクセルと、ディスプレイドライバ回路と、ディスプレイドライバ回路に結合されると共にピクセルに結合されたデータラインと、ディスプレイドライバ回路に結合されピクセルに結合されたゲートラインと、を含む有機発光ダイオードディスプレイが提供され、ピクセルは列及び行を有しており、ディスプレイの第１のエリア中の行のゲートラインは、第２のエリア中の行のゲートラインよりもピクセルのうち少数のものに結合されており、第１のエリアと第２のエリアの両方の中の行のゲートラインは基板の幅にわたっており、第１のエリア中の行のゲートラインは、ノッチを越えて延びるピクセルなし部分をそれぞれ有している。

別の実施形態によれば、有機発光ダイオードディスプレイは、第１のエリア中のゲートラインの第１のセットに結合された補助ゲートラインローディング構造を含んでおり、この補助ゲートラインローディング構造は、ゲートラインの第１のセット上のゲートラインローディングを増加させ、それにより、ゲートラインの第１のセットと第２のエリア中のゲートラインの第２のセットとの間のゲートラインローディングの差を低減する。

別の実施形態によれば、補助ゲートラインローディング構造はダミーピクセルを含んでいる。

別の実施形態によれば、補助ゲートラインローディング構造は、ゲートラインの第１のセット中に各ゲートラインに結合された少なくとも１つのキャパシタを含んでいる。

別の実施形態によれば、補助ゲートラインローディング構造は、ゲートラインの第１のセットに結合されたキャパシタを含んでおり、ゲートラインの第１のセット中のゲートラインのうちの少なくとも所与の１つは、ゲートラインのうちの所与の１つとは異なる行中のキャパシタに結合されている。

前述の内容は例示にすぎず、説明した実施形態の範囲及び趣旨から逸脱することなく、当業者によって様々な修正が行われ得る。前述の実施形態は、個々に又は任意の組合せで実装され得る。

Claims (41)

1. ディスプレイであって、
   ディスプレイドライバ回路と、
   前記ディスプレイドライバ回路に結合されたデータラインと、
   前記ディスプレイドライバ回路に結合されたゲートラインと、
   列及び行を有するピクセルのアレイであって、前記ディスプレイの第１のエリア中の前記行が前記ディスプレイの第２のエリア中の前記行よりも短く、前記ディスプレイドライバ回路が、異なる前記第１のエリア及び前記第２のエリア中の前記行の前記ゲートライン上にゲートライン信号を提供するように構成されている、ピクセルのアレイと、
   を備えている、ディスプレイ。
2. 前記ディスプレイドライバ回路が、第１のクロック信号を発生する第１のクロック発生器と、第２のクロック信号を発生する第２のクロック発生器とを含んでいる、請求項１に記載のディスプレイ。
3. 前記ディスプレイドライバ回路が、前記第１のクロック信号を受信する第１の入力と、前記第２のクロック信号を受信する第２の入力と、クロック経路に結合された出力とを有するマルチプレクサを含んでいる、請求項２に記載のディスプレイ。
4. 前記ディスプレイドライバ回路が、前記行の各々中にゲートドライバ回路を有するゲートドライバ回路を含んでおり、前記ゲートドライバ回路が前記クロック経路上で信号を受信する、請求項３に記載のディスプレイ。
5. 前記第１のエリアがピクセルなしノッチを有し、前記ディスプレイドライバ回路は、前記第１のエリアの前記行中の前記ゲートドライバ回路に前記第１のクロック信号を供給するように、及び前記第２のエリアの前記行中の前記ゲートドライバ回路に前記第２のクロック信号を供給するように前記マルチプレクサに指示するように構成されている、請求項４に記載のディスプレイ。
6. 前記第１のクロック信号と、前記第１のエリアの前記行中の前記ゲートドライバ回路によって生成された対応するゲートライン信号とが、前記第２のクロック信号及び前記第２のエリアの前記行中の前記ゲートドライバ回路によって生成された対応するゲートライン信号よりも遅いスルーレートを有している、請求項５に記載のディスプレイ。
7. 前記第１のクロック信号と、前記第１のエリアの前記行中の前記ゲートドライバ回路によって生成された対応するゲートライン信号とが、前記第２のクロック信号及び前記第２のエリアの前記行中の前記ゲートドライバ回路によって生成された対応するゲートライン信号よりも短いパルス持続期間を有している、請求項５に記載のディスプレイ。
8. 前記第１のクロック信号と、前記第１のエリアの前記行中の前記ゲートドライバ回路によって生成された対応するゲートライン信号とが、２ステッププロファイルを有しており、前記第２のクロック信号及び前記第２のエリアの前記行中の前記ゲートドライバ回路によって生成された対応するゲートライン信号が１ステッププロファイルを有している、請求項５に記載のディスプレイ。
9. 各ピクセルが７つのトランジスタと１つのキャパシタとを有している、請求項５に記載のディスプレイ。
10. 各ピクセル中の前記７つのトランジスタが、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでいる、請求項９に記載のディスプレイ。
11. 各行中に、前記ディスプレイドライバ回路から前記行の前記ピクセルに第１の放射制御信号を受け渡す第１の放射制御ラインと、前記ディスプレイドライバ回路から前記行の前記ピクセルに第２の放射制御信号を受け渡す第２の放射制御ラインとを更に備えている、請求項１に記載のディスプレイ。
12. 各ピクセルが７つのトランジスタと１つのキャパシタとを有している、請求項１１に記載のディスプレイ。
13. 各ピクセル中の前記７つのトランジスタが、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでいる、請求項１２に記載のディスプレイ。
14. 各行中の前記第１の放射ラインが、前記行中の各ピクセルの前記第１の放射トランジスタに結合され、各行中の前記第２の放射ラインが、前記行中の各ピクセルの前記第２の放射トランジスタに結合された、請求項１３に記載のディスプレイ。
15. ディスプレイドライバ回路と、
    前記ディスプレイドライバ回路に結合されたデータラインと、
    前記ディスプレイドライバ回路に結合されたゲートラインと、
    列及び行を有するピクセルのアレイであって、各ピクセルが、複数のトランジスタ及び少なくとも１つのキャパシタを有しており、各ピクセル中の前記複数のトランジスタが、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでいる、ピクセルのアレイと、
    各行中に、前記ディスプレイドライバ回路から前記行の前記ピクセルに第１の放射制御信号を受け渡す第１の放射制御ラインと、前記ディスプレイドライバ回路から前記行の前記ピクセルに第２の放射制御信号を受け渡す第２の放射制御ラインと、
    を備えている、ディスプレイ。
16. 各行中の前記第１の放射ラインが、前記行中の各ピクセルの前記第１の放射トランジスタに結合され、各行中の前記第２の放射ラインが、前記行中の各ピクセルの前記第２の放射トランジスタに結合された、請求項１５に記載のディスプレイ。
17. ディスプレイドライバ回路と、
    前記ディスプレイドライバ回路に結合されたデータラインと、
    前記ディスプレイドライバ回路に結合されたゲートラインと、
    列及び行を有するピクセルのアレイであって、各ピクセルが、複数のｐチャネル金属酸化物半導体トランジスタ及び少なくとも１つのキャパシタを有しており、各ピクセル中の前記トランジスタが、第１の電源端子と第２の電源端子との間に有機発光ダイオードと直列に結合された駆動トランジスタ並びに第１及び第２の放射トランジスタを含んでいる、ピクセルのアレイと、
    前記ディスプレイドライバ回路から各行の前記ピクセルに第１の放射制御信号を受け渡す前記行中の第１の放射制御ラインと、
    前記ディスプレイドライバ回路から各行の前記ピクセルに第２の放射制御信号を受け渡す前記行中の第２の放射制御ラインと、
    各行中の各ピクセルの前記トランジスタにおいて少なくとも第１及び第２のスイッチングトランジスタを制御する前記行中の第１及び第２のゲートラインと、
    を備えている、ディスプレイ。
18. 前記ディスプレイドライバ回路が、第１のクロック信号を発生する第１のクロック発生器と、第２のクロック信号を発生する第２のクロック発生器とを含んでおり、前記第１のクロック信号を受信する第１の入力と、前記第２のクロック信号を受信する第２の入力と、クロック経路に結合された出力とを有するマルチプレクサを含んでいる、請求項１７に記載のディスプレイ。
19. 各行中の前記第１の放射ラインが、前記行中の各ピクセルの前記第１の放射トランジスタに結合され、各行中の前記第２の放射ラインが、前記行中の各ピクセルの前記第２の放射トランジスタに結合された、請求項１８に記載のディスプレイ。
20. 前記ディスプレイドライバ回路が、前記クロック経路上で信号を受信するゲートドライバ回路を前記行の各々中に含んでいる、請求項１９に記載のディスプレイ。
21. ディスプレイであって、
    ディスプレイドライバ回路と、
    前記ディスプレイドライバ回路に結合されたデータラインと、前記ディスプレイドライバ回路に結合されたゲートラインと、
    行及び列を有するピクセルのアレイであって、前記ディスプレイの第１のエリア中の行の前記ゲートラインが、前記ディスプレイの第２のエリア中の行の前記ゲートラインよりもピクセルの前記アレイ中の前記ピクセルのうち少数のものに結合された、ピクセルのアレイと、
    前記第１のエリア中の前記ゲートラインのうちの少なくともいくつかに結合された補助ゲートラインローディング構造であって、前記補助ゲートラインローディング構造が、前記第１のエリア中の前記ゲートライン上のローディングを提供する、補助ゲートラインローディング構造と、
    を備えている、ディスプレイ。
22. 前記補助ゲートラインローディング構造は、前記ディスプレイの前記第１のエリアと前記第２のエリアとの間のディスプレイ輝度のばらつきが２％よりも小さくなるように構成されている、請求項２１に記載のディスプレイ。
23. 前記補助ゲートラインローディング構造が、光を放射しないダミーピクセルを含んでいる、請求項２２に記載のディスプレイ。
24. 前記ダミーピクセルが、発光ダイオードの放射材料を含んでいない、請求項２３に記載のディスプレイ。
25. 前記補助ゲートラインローディング構造がキャパシタを含んでいる、請求項２２に記載のディスプレイ。
26. 前記第１のエリア中の前記行のうちの第１の行が、前記第１のエリアの前記行のうちの第２の行中の補助ゲートラインローディング構造に結合された、請求項２２に記載のディスプレイ。
27. 前記行のうちの前記第１の行の前記ピクセルが、前記ゲートラインのうちの所与の１つに関連付けられており、前記ゲートラインのうちの前記所与の１つが、前記行のうちの前記第１の行から前記行のうちの前記第２の行に延びるゲートライン延長部を有している、請求項２６に記載のディスプレイ。
28. 前記補助ゲートラインローディング構造が、前記第２のエリアと前記第１のエリアの前記ゲートラインとの間の距離の漸進的増加とともに、前記第１のエリアの前記ゲートライン上のローディングの量を漸進的に減少させる、請求項２２に記載のディスプレイ。
29. 有機発光ダイオードディスプレイであって、
    ノッチをもつ基板と、
    前記基板上の有機発光ダイオードピクセルと、
    ディスプレイドライバ回路と、
    前記ディスプレイドライバ回路及び前記有機発光ダイオードピクセルに結合されたデータラインと、
    前記ディスプレイドライバ回路及び前記有機発光ダイオードピクセルに結合されたゲートラインであって、前記有機発光ダイオードピクセルが列及び行で配置されており、前記ノッチを含む前記ディスプレイの第１のエリア中の前記行が、前記ディスプレイの第２のエリア中の前記行よりも前記ピクセルのうち少数のものに結合された、ゲートラインと、
    前記第１のエリア中の前記ゲートラインの少なくとも一部分に結合された補助ゲートラインローディング構造であって、前記ゲートライン上のゲートラインローディングを増加させ、それにより、前記第１のエリア中の前記ゲートラインと前記第２のエリア中の前記ゲートラインとの間のゲートラインローディングの差を低減する、補助ゲートラインローディング構造と、
    を備えている、有機発光ダイオードディスプレイ。
30. 前記補助ゲートラインローディング構造が、前記ゲートラインの前記一部分中に前記ゲートラインに結合されたキャパシタを含んでいる、請求項２９に記載の有機発光ダイオードディスプレイ。
31. 前記ゲートラインの前記一部分中の各ゲートラインが、複数の前記キャパシタに結合された、請求項３０に記載の有機発光ダイオードディスプレイ。
32. 前記キャパシタの各々が上側電極及び下側電極を有している、請求項３１に記載の有機発光ダイオードディスプレイ。
33. 前記キャパシタの各々が、第１の導電層、第２の導電層、及び第３の導電層を有しており、前記第１の導電層及び前記第３の導電層が、互いに短絡され、第１のキャパシタ電極を形成しており、前記第２の導電層が、前記第１の導電層と前記第３の導電層との間に挿入され、第２のキャパシタ電極を形成している、請求項３１に記載の有機発光ダイオードディスプレイ。
34. 前記補助ゲートラインローディング構造が、前記第１のエリア中の異なるゲートラインに異なる量のキャパシタンスを与える、請求項２９に記載の有機発光ダイオードディスプレイ。
35. 前記ゲートドライバ回路が、各行中に前記ゲートラインのうちの１つに結合されたゲートドライバを含んでおり、前記第１のエリア中の前記ゲートドライバのうちの少なくとも１つが、前記第２のエリア中の前記ゲートドライバのうちの少なくとも１つとは異なる強度を有している、請求項３４に記載の有機発光ダイオードディスプレイ。
36. 前記ディスプレイドライバ回路が、異なるスルーレートを有する前記第１のエリア及び前記第２のエリア中の前記行の前記ゲートライン上にゲートライン信号を提供するように構成されている、請求項３５に記載の有機発光ダイオードディスプレイ。
37. 有機発光ダイオードディスプレイであって、
    ノッチをもつ基板であって、前記基板が幅を有する、基板と、前記基板上の有機発光ダイオードピクセルと、
    ディスプレイドライバ回路と、
    前記ディスプレイドライバ回路に結合されると共に前記ピクセルに結合されたデータラインと、
    前記ディスプレイドライバ回路に結合されると共に前記ピクセルに結合されたゲートラインであって、前記ピクセルが列及び行を有しており、前記ディスプレイの第１のエリア中の前記行の前記ゲートラインが、前記第２のエリア中の前記行の前記ゲートラインよりも前記ピクセルのうち少数のものに結合されており、前記第１のエリアと前記第２のエリアの両方の中の前記行の前記ゲートラインが前記基板の前記幅にわたっており、前記第１のエリア中の前記行の前記ゲートラインの各々が、いずれのピクセルにも結合されていない部分を有しており、各部分のロケーションが前記ノッチに関して配置されている、ゲートラインと、
    を備えている、有機発光ダイオードディスプレイ。
38. 前記第１のエリア中のゲートラインの第１のセットに結合された補助ゲートラインローディング構造であって、ゲートラインの前記第１のセット上のゲートラインローディングを増加させ、それにより、ゲートラインの前記第１のセットと前記第２のエリア中のゲートラインの第２のセットとの間のゲートラインローディングの差を低減する、補助ゲートラインローディング構造を更に備えている、請求項３７に記載の有機発光ダイオードディスプレイ。
39. 前記補助ゲートラインローディング構造がダミーピクセルを含んでいる、請求項３８に記載の有機発光ダイオードディスプレイ。
40. 前記補助ゲートラインローディング構造が、ゲートラインの前記第１のセット中に各ゲートラインに結合された少なくとも１つのキャパシタを含んでいる、請求項３８に記載の有機発光ダイオードディスプレイ。
41. 前記補助ゲートラインローディング構造が、ゲートラインの前記第１のセットに結合されたキャパシタを含んでおり、ゲートラインの前記第１のセット中の前記ゲートラインのうちの少なくとも所与の１つが、前記ゲートラインのうちの前記所与の１つとは異なる行中のキャパシタに結合された、請求項３８に記載の有機発光ダイオードディスプレイ。

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