WO2020170529A1 - 表示装置 - Google Patents

Abstract

表示品位に優れた表示装置を提供する。　表示装置は、第１電源線と、第２電源線と、リセット線と、複数の画素と、複数のゲート線と、複数の制御配線と、複数のソース線と、第１ドライバと、第２ドライバと、を備える。各々の前記画素は、駆動トランジスタと、発光素子と、画素スイッチと、保持容量と、リセットスイッチと、を有する。前記リセットスイッチは、前記リセット線とゲート電極との間に接続され、制御配線を介して与えられる第２制御信号によりオン状態又はオフ状態に切替えられる。

Description

表示装置

　本発明の実施形態は、表示装置に関する。

　表示装置として、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示装置が知られている。近年では、より高精細な表示装置として、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示装置（以下、マイクロＬＥＤ表示装置と称する）が開発されている。

　マイクロＬＥＤ表示装置は、従来の液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置と異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示装置として注目されている。

特開２０１８－１４４７５号公報

　本実施形態は、表示品位に優れた表示装置を提供する。

　一実施形態に係る表示装置は、
　第１電源線と、第２電源線と、リセット線と、行方向及び列方向に配置された複数の画素と、複数のゲート線であって、各々の前記ゲート線は前記行方向に並んだ複数の画素で共用される、前記複数のゲート線と、複数の制御配線であって、各々の前記制御配線は前記行方向に並んだ複数の画素で共用される、前記複数の制御配線と、複数のソース線であって、各々の前記ソース線は前記列方向に並んだ複数の画素で共用される、前記複数のソース線と、前記複数のゲート線に第１制御信号を与える第１ドライバと、前記複数の制御配線に第２制御信号を与える第２ドライバと、を備え、各々の前記画素は、前記第１電源線と前記第２電源線との間で直列に接続された駆動トランジスタ及び発光素子と、前記複数のソース線のうち対応するソース線と前記駆動トランジスタのゲート電極との間に接続され、前記複数のゲート線のうち対応するゲート線を介して与えられる前記第１制御信号によりオン状態又はオフ状態に切替えられる画素スイッチと、前記ゲート電極に接続された保持容量と、前記リセット線と前記ゲート電極との間に接続され、前記複数の制御配線のうち対応する制御配線を介して与えられる前記第２制御信号によりオン状態又はオフ状態に切替えられるリセットスイッチと、を有する。

　また、一実施形態に係る表示装置は、
　第１電源線と、第２電源線と、リセット線と、行方向及び列方向に配置された複数の画素と、複数のゲート線であって、各々の前記ゲート線は前記行方向に並んだ複数の画素で共用される、前記複数のゲート線と、複数のソース線であって、各々の前記ソース線は前記列方向に並んだ複数の画素で共用される、前記複数のソース線と、前記複数のゲート線に第１制御信号及び第２制御信号を与える第１ドライバと、を備え、各々の前記画素は、前記第１電源線と前記第２電源線との間で直列に接続された駆動トランジスタ及び発光素子と、前記複数のソース線のうち対応するソース線と前記駆動トランジスタのゲート電極との間に接続され、前記複数のゲート線のうち対応するゲート線を介して与えられる前記第１制御信号又は前記第２制御信号によりオン状態又はオフ状態に切替えられる画素スイッチと、前記ゲート電極に接続された保持容量と、を有し、前記第１ドライバは、前記列方向に連続する複数のゲート線に接続された第１回路と、前記列方向に連続する残りの複数のゲート線に接続された第２回路と、を有し、任意の期間に、前記第１回路は対応するゲート線に前記第１制御信号及び前記第２制御信号の一方の信号を与え、前記第２回路は対応するゲート線に前記第１制御信号及び前記第２制御信号の他方の信号を与える。

図１は、第１の実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置の回路構成を示す平面図である。 図３は、上記表示装置を示す断面図である。 図４は、上記表示装置の変形例を示す断面図である。 図５は、上記表示装置の構成の一例について説明するための回路図である。 図６は、図５などに示したゲートドライバの一部と、いくつかのゲート線とを示す回路図である。 図７は、図５などに示した消去ドライバの一部と、いくつかの制御配線を示す回路図である。 図８は、上記表示装置の表示領域に画像を表示している状態を示す平面図である。 図９は、上記表示装置の表示領域が複数の制御領域に分類されている状態を示す平面図である。 図１０は、図８に示した画像を表示する際の、上記表示装置の表示動作の一例を示すタイミングチャートである。 図１１は、第２の実施形態に係る表示装置の消去ドライバの一部と、いくつかの制御配線とを示す回路図である。 図１２は、上記第２の実施形態に係る表示装置の表示動作の一例を示すタイミングチャートである。 図１３は、第３の実施形態に係る表示装置の構成の一例について説明するための回路図である。 図１４は、図１３に示したゲートドライバと、いくつかのゲート線とを示す回路図である。 図１５は、上記第３の実施形態に係る表示装置の表示動作の一例を示すタイミングチャートである。

　以下に、本発明の実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

　（第１の実施形態）
　まず、第１の実施形態について説明する、図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。

　以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。

　図１に示すように、表示装置１は、表示パネル２、第１回路基板３及び第２回路基板４等を備えている。　
　表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡの外側の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。

　表示領域ＤＡは、画像を表示する領域であり、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の主画素ＰＸを備えている。本実施形態において、第１方向Ｘは行方向であり、第２方向Ｙは列方向である。　
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。

　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、第１回路基板３の下に配置されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。

　上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される画像信号（例えば、映像信号）に基づいて複数の主画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。

　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。

　図２は、表示装置１の回路構成を示す平面図である。　
　図２に示すように、表示装置１は、アクティブマトリクス型の表示パネル２を備えている。表示パネル２は、絶縁基板２１、絶縁基板２１の上に配置された複数の主画素ＰＸ、各種の配線、ゲートドライバＧＤ、消去ドライバＨＤ、及びソースドライバＳＤを有している。本実施形態において、ゲートドライバＧＤは第１ドライバとして機能し、消去ドライバＨＤは第２ドライバとして機能している。

　各々の主画素ＰＸは、複数の画素ＳＰを有している。本実施形態において、主画素ＰＸは、第１色を呈する第１画素ＳＰＲ、第２色を呈する第２画素ＳＰＧ、及び第３色を呈する第３画素ＳＰＢの３種類の画素を含んでいる。ここでは、第１色は赤色であり、第２色は緑色であり、第３色は青色である。複数の画素ＳＰは、表示領域ＤＡにて第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。

　画素ＳＰは、発光素子（マイクロＬＥＤ）と、発光素子に駆動電流を供給し発光素子を駆動するための画素回路と、を含んでいる。上記画素回路は、後述する駆動トランジスタ及び各種のスイッチング素子などを含んでいる。ここで、本実施形態において、主画素ＰＸ、及び画素ＳＰの用語で説明したが、主画素ＰＸを画素と言い換えることが可能である。この場合、画素ＳＰは副画素である。

　上記各種の配線は、表示領域ＤＡにて延在し、非表示領域ＮＤＡに引き出されている。図２には、各種の配線の一部として、複数本のゲート線ＳＳＧと、複数本の制御配線ＳＨＧと、複数本のソース線ＶＬと、を例示している。各々のゲート線ＳＳＧは、第１方向Ｘに並んだ複数の画素ＳＰで共用されている。各々の制御配線ＳＨＧは、第１方向Ｘに並んだ複数の画素ＳＰで共用されている。各々のソース線ＶＬは、第２方向Ｙに並んだ複数の画素ＳＰで共用されている。

　ゲートドライバＧＤ、消去ドライバＨＤ、及びソースドライバＳＤは、非表示領域ＮＤＡに位置している。表示領域ＤＡにおいて、ゲート線ＳＳＧ、制御配線ＳＨＧ及びソース線ＶＬは、画素ＳＰに接続されている。ゲート線ＳＳＧは、非表示領域ＮＤＡにてゲートドライバＧＤに接続されている。制御配線ＳＨＧは、非表示領域ＮＤＡにて消去ドライバＨＤに接続されている。本実施形態において、ゲートドライバＧＤ及び消去ドライバＨＤは、第１方向Ｘに表示領域ＤＡを挟んでいる。ソース線ＶＬは、非表示領域ＮＤＡにてソースドライバＳＤに接続されている。　
　ゲートドライバＧＤ、消去ドライバＨＤ、及びソースドライバＳＤには、パネルドライバ５から各種の信号や電圧が与えられる。

　図３は、上記表示装置を示す断面図である。ここでは、上記のマイクロＬＥＤと称される微小な発光ダイオードが発光素子として画素電極上に実装された例について説明する。図３においては、表示領域ＤＡ及び非表示領域ＮＤＡについて主に示している。なお、非表示領域ＮＤＡは、折り曲げられる折り曲げ領域ＢＡと、端子領域ＭＴと、を含んでいる。

　図３に示すように、表示パネル２のアレイ基板ＡＲは、絶縁基板２１を備えている。絶縁基板２１としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。絶縁基板２１の材質は、ＴＦＴ（Thin Film Transistor）を製造する際の処理温度に耐える材質であればよい。絶縁基板２１が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基板２１にポリイミドなどを用いる場合、絶縁基板２１を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。

　絶縁基板２１上には、三層積層構造のアンダーコート層２２が設けられている。アンダーコート層２２は、シリコン酸化物（ＳｉＯ２）で形成された第１層２２ａ、シリコン窒化物（ＳｉＮ）で形成された第２層２２ｂ、及びシリコン酸化物（ＳｉＯ２）で形成された第３層２２ｃを有している。最下層の第１層２２ａは基材である絶縁基板２１との密着性向上のため、中間層の第２層２２ｂは外部からの水分及び不純物のブロック膜として、最上層の第３層２２ｃは第２層２２ｂ中に含有する水素原子が後述する半導体層ＳＣ側に拡散しないようにするブロック膜として、それぞれ設けられている。なお、アンダーコート層２２は、この構造に限定されるものではない。アンダーコート層２２は、更に積層があってもよいし、単層構造あるいは二層構造であってもよい。例えば、絶縁基板２１がガラスである場合、シリコン窒化膜は比較的密着性がよいため、当該絶縁基板２１上に直接シリコン窒化膜を形成しても構わない。

　遮光層２３は、絶縁基板２１の上に配置されている。遮光層２３の位置は、後にＴＦＴを形成する箇所に合わせられている。本実施形態において、遮光層２３は、金属で形成されている。但し、遮光層２３は、黒色層など、遮光性を有する材料で形成されていればよい。また、本実施形態において、遮光層２３は、第１層２２ａの上に設けられ、第２層２２ｂで覆われている。なお、本実施形態と異なり、遮光層２３は、絶縁基板２１の上に設けられ、第１層２２ａで覆われていてもよい。遮光層２３によれば、ＴＦＴのチャネル層の裏面への光の侵入を抑制することができるため、絶縁基板２１側から入射され得る光に起因したＴＦＴ特性の変化を抑制することが可能である。また、遮光層２３を導電層で形成した場合には、当該遮光層２３に所定の電位を与えることで、ＴＦＴにバックゲート効果を付与することが可能である。

　上記したアンダーコート層２２上には、駆動トランジスタＤＲＴなどの薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成されている。ＴＦＴとしては半導体層ＳＣにポリシリコンを利用するポリシリコンＴＦＴを例としている。本実施形態において、低温ポリシリコンを利用して半導体層ＳＣが形成されている。ここでは、駆動トランジスタＤＲＴは、Ｐチャネル型のＴＦＴ（ＰｃｈＴＦＴ）である。ＰｃｈＴＦＴの半導体層ＳＣは、第１領域と、第２領域と、第１領域及び第２領域の間のチャネル領域と、チャネル領域及び第１領域の間並びにチャネル領域及び第２領域の間にそれぞれ設けられた低濃度不純物領域と、を有している。第１及び第２領域の一方がソース領域として機能し、第１及び第２領域の他方がドレイン領域として機能している。なお、アレイ基板ＡＲは、ＰｃｈＴＦＴだけではなくＮチャネル型のＴＦＴ（ＮｃｈＴＦＴ）を含んでいてもよい。その場合、ＮｃｈＴＦＴとＰｃｈＴＦＴを同時に形成してもよい。また、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体を利用してもよい。

　ゲート絶縁膜ＧＩはシリコン酸化膜を用い、ゲート電極ＧＥはＭｏＷ（モリブデン・タングステン）で形成されている。なお、ゲート電極ＧＥなど、ゲート絶縁膜ＧＩの上に形成される配線や電極を、１ｓｔ配線、又は１ｓｔメタルと称する場合がある。ゲート電極ＧＥは、ＴＦＴのゲート電極としての機能に加え、後述する保持容量電極としての機能も有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。

　ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上には、層間絶縁膜２４が設けられている。層間絶縁膜２４は、ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上に、例えば、シリコン窒化膜及びシリコン酸化膜を順に積層して構成されている。ゲート絶縁膜ＧＩ及び層間絶縁膜２４は、折り曲げ領域ＢＡに設けられていない。そのため、折り曲げ領域ＢＡを含む絶縁基板２１上の全領域に、ゲート絶縁膜ＧＩ及び層間絶縁膜２４を形成した後、ゲート絶縁膜ＧＩ及び層間絶縁膜２４にパターニングを行って、ゲート絶縁膜ＧＩ及び層間絶縁膜２４のうち少なくとも折り曲げ領域ＢＡに相当する箇所を除去している。更に、層間絶縁膜２４などの除去によってアンダーコート層２２が露出するため、当該アンダーコート層２２についてもパターニングを行って折り曲げ領域ＢＡに相当する箇所を除去している。アンダーコート層２２を除去した後には、絶縁基板２１を構成する例えばポリイミドが露出する。なお、アンダーコート層２２のエッチングを通じて、絶縁基板２１の上面が一部浸食された膜減りを生ずる場合がある。

　この場合、層間絶縁膜２４の端部における段差部分及びアンダーコート層２２の端部における段差部分のそれぞれの下層に図示しない配線パターンを形成しておいても良い。これによれば、引き回し配線ＬＬが段差部分を横切って形成される際に、引き回し配線ＬＬは配線パターンの上を通る。層間絶縁膜２４とアンダーコート層２２との間にはゲート絶縁膜ＧＩがあり、アンダーコート層２２と絶縁基板２１との間には例えば遮光層２３があるので、それらの層を利用して配線パターンを形成することができる。

　層間絶縁膜２４の上に、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬが設けられている。第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。なお、第１電極Ｅ１など、層間絶縁膜２４の上に形成される配線や電極を、２ｎｄ配線、又は２ｎｄメタルと称する場合がある。

　第１電極Ｅ１は半導体層ＳＣの第１領域に接続され、第２電極Ｅ２は半導体層ＳＣの第２領域に接続されている。例えば、半導体層ＳＣの第１領域がソース領域として機能する場合、第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極である。第１電極Ｅ１は、層間絶縁膜２４、及びＴＦＴのゲート電極（保持容量電極）ＧＥとともに保持容量Ｃｓを形成している。引き回し配線ＬＬは、絶縁基板２１の周縁の端部まで延在され、第１回路基板３やパネルドライバ（駆動ＩＣ）５を接続する端子を形成する。

　なお、引き回し配線ＬＬは、折り曲げ領域ＢＡを横切って端子部に到達するように形成されるため、層間絶縁膜２４及びアンダーコート層２２の段差を横切る。上記したように段差部分には遮光層２３による配線パターンが形成されているため、引き回し配線ＬＬが段差の凹部で段切れを生じたとしても、下の配線パターンにコンタクトすることで導通を維持することが可能である。

　平坦化膜２５は、層間絶縁膜２４、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬの上に形成され、ＴＦＴ及び引き回し配線ＬＬを覆っている。平坦化膜２５としては感光性アクリル等の有機絶縁材料が多く用いられる。平坦化膜２５は、ＣＶＤ（chemical-vapor deposition）等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れている。

　平坦化膜２５は、画素コンタクト部及び周辺領域では除去される。平坦化膜２５の上に、導電層２６が設けられている。導電層２６は、酸化物導電層として、例えばＩＴＯで形成されている。導電層２６は、例えば、平坦化膜２５の除去により第１電極Ｅ１及び引き回し配線ＬＬが露出した箇所を被覆する導電層２６ａを含んでいる。導電層２６ａは、製造工程で第１電極Ｅ１や引き回し配線ＬＬの露出部がダメージを負わないようにバリア膜として設けることを目的の一つとしている。平坦化膜２５及び導電層２６は、絶縁層２７で被覆されている。例えば、絶縁層２７はシリコン窒化膜で形成されている。

　絶縁層２７の上に、画素電極２８が形成されている。画素電極２８は、絶縁層２７の開口を介して導電層２６ａにコンタクトし、第１電極Ｅ１に電気的に接続されている。ここでは、画素電極２８は、発光素子３０を実装するための接続端子となる。画素電極２８は、単一の導電層、又は二層以上の導電層を含む積層体で形成されている。本実施形態において、画素電極２８は、二層積層構造（Ａｌ系／Ｍｏ系）が採用され、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。なお、上記導電層２６は、端子部の表面を形成する導電層２６ｃを含んでいる。

　絶縁層２７及び画素電極２８の上に絶縁層２９が設けられている。絶縁層２９は、例えばシリコン窒化物で形成されている。絶縁層２９は、画素電極２８の端部等を絶縁すると共に、画素電極２８の表面の一部に発光素子（マイクロＬＥＤ）３０を実装するための開口を有している。絶縁層２９の開口の大きさは、発光素子３０の実装工程における実装ずれ量等を考慮し、発光素子３０よりも一回り大きめの開口とする。例えば発光素子３０が実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。

　表示領域ＤＡにおいて、アレイ基板ＡＲの上に、発光素子３０が実装される。発光素子３０は、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子３０は、Ｒ、Ｇ、Ｂの発光色を有するものがそれぞれ用意されており、対応する画素電極２８に陽極側端子が接触し固定されている。発光素子３０の陽極ＡＮと画素電極２８との間の接合は、両者の間で良好な導通が確保でき、かつ、アレイ基板ＡＲの形成物を破損しないものであれば特に限定されない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３０をアレイ基板ＡＲ上に載せた後に焼成結合する等の手法、あるいは画素電極２８の表面と、発光素子の陽極ＡＮとに同系材料を用い、超音波接合等の固相接合の手法を採用することができる。

　発光素子３０は、画素電極２８に電気的に接続されている陽極ＡＮの反対側に陰極ＣＡを有している。画素電極２８及び絶縁層２９の上には、発光素子３０が実装された後、素子絶縁層３１が設けられている。素子絶縁層３１は、絶縁層２９の上で、発光素子３０の間の空隙部に充填された樹脂材料で形成されている。素子絶縁層３１は、発光素子３０のうち陰極ＣＡの表面を露出させている。

　対向電極３２は、少なくとも表示領域ＤＡに位置し、全ての画素の発光素子３０を覆っている。対向電極３２は、全ての陰極ＣＡの対向電極３２側の表面と素子絶縁層３１の上に配置され、全ての陰極ＣＡに接触し、全ての陰極ＣＡと電気的に接続されている。対向電極３２は、全ての画素で共用されている。対向電極３２は、表示領域ＤＡの外側に設けられた陰極コンタクト部でアレイ基板ＡＲ側に設けられた配線（後述する第２電源線４２）と接続されている。そのため、対向電極３２は、第２電源線４２の電位と同一の定電位に保持され、第２電源線４２と全ての発光素子３０の陰極ＣＡとを電気的に接続している。

　対向電極３２は、発光素子３０からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばＩＴＯを用いて形成される。なお、ＩＴＯで形成される上記導電層２６を１ｓｔＩＴＯと称する場合があり、ＩＴＯで形成される対向電極３２を２ｎｄＩＴＯと称する場合がある。

　一方、発光素子３０の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極２８の表面とを少なくとも絶縁できればよい。この場合、図４に示すように発光素子３０の陰極ＣＡまで達しないような膜厚で素子絶縁層３１を形成し、続けて上記対向電極３２を形成する。対向電極３２が形成される表面には発光素子３０の実装に伴う凹凸の一部が残存しているが、対向電極３２を形成する材料が段切れすることなく連続的に覆うことができればよい。

　上記のように、アレイ基板ＡＲは、絶縁基板２１から対向電極３２までの構造を有している。本実施形態に係る発光素子３０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、必要に応じて、対向電極３２の上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。このカバー部材やタッチパネル基板は、表示装置１との空隙を埋めるために樹脂等を用いた充填剤を介して設けられてもよい。

　次に、図５を参照して、表示装置１の回路構成について説明する。図５は、表示装置１の構成の一例について説明するための回路図である。上記した複数の画素ＳＰは、同様に構成されている。そこで、図５においては、複数の画素ＳＰのうちの１つの画素ＳＰを代表して説明する。　
　図５に示すように、ゲートドライバＧＤは、複数のゲート線ＳＳＧに第１制御信号ＳＧを与えるように構成されている。消去ドライバＨＤは、複数の制御配線ＳＨＧに第２制御信号ＨＧを与えるように構成されている。

　画素ＳＰは、発光素子３０と、発光素子３０に駆動電流を供給する画素回路ＰＣと、を有している。画素回路ＰＣは、図３に示した画素電極２８に電気的に接続されている。画素回路ＰＣは、複数の素子として、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、保持容量Ｃｓ、及びリセットスイッチＥＬＴを含んでいる。図５において、駆動トランジスタＤＲＴはＰｃｈＴＦＴであり、画素スイッチＳＳＴ及びリセットスイッチＥＬＴはそれぞれＮｃｈＴＦＴである。

　なお、画素スイッチＳＳＴ及びリセットスイッチＥＬＴは、それぞれトランジスタで構成されていなくともよい。画素スイッチＳＳＴ及びリセットスイッチＥＬＴは、それぞれオンオフが切替えられるスイッチとして機能するものであればよい。

　以下の説明においては、トランジスタのソース電極及びドレイン電極の一方を第１電極、他方を第２電極とする。また、容量素子の一方の電極を第１電極、他方の電極を第２電極とする。

　駆動トランジスタＤＲＴ、画素電極２８（図３）、及び発光素子３０は、第１電源線４１と第２電源線４２との間で直列に接続されている。第１電源線４１は定電位に保持され、第２電源線４２は第１電源線４１の電位と異なる定電位に保持されている。本実施形態において、第１電源線４１の電位ＰＶＤＤは、第２電源線４２の電位ＰＶＳＳより高い。

　駆動トランジスタＤＲＴは、第１電源線４１に接続された第１電極Ｅ１と、発光素子３０（図３の陽極ＡＮ）に接続された第２電極Ｅ２と、ゲート電極ＧＥと、を有している。駆動トランジスタＤＲＴは、発光素子３０への電流値を制御するように構成されている。

　発光素子３０は、駆動トランジスタＤＲＴの第２電極Ｅ２と、第２電源線４２との間に接続されている。

　画素スイッチＳＳＴは、複数のソース線ＶＬのうち対応するソース線ＶＬと駆動トランジスタＤＲＴのゲート電極ＧＥとの間に接続されている。画素スイッチＳＳＴのゲート電極は、複数のゲート線ＳＳＧのうち対応するゲート線ＳＳＧに接続されている。画素スイッチＳＳＴは、対応するゲート線ＳＳＧを介して与えられる第１制御信号ＳＧによりオン状態又はオフ状態に切替えられる。本実施形態において、画素スイッチＳＳＴは、ロウ（Ｌ）レベルの第１制御信号ＳＧによりオフ状態に維持され、ハイ（Ｈ）レベルの第１制御信号ＳＧによりオン状態に切替えられる。

　保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極ＧＥに接続されている。本実施形態において、保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極ＧＥと第１電極（ソース電極）Ｅ１との間に接続されている。　
　画素スイッチＳＳＴがオン状態に切替えられることで、ソース線ＶＬから画素スイッチＳＳＴを介してゲート電極ＧＥに画像信号Ｖｓｉｇ書き込まれ、かつ、保持容量Ｃｓに画像信号Ｖｓｉｇが保持される。これにより、駆動トランジスタＤＲＴを流れる電流量は調整される。

　リセットスイッチＥＬＴは、リセット線４３とゲート電極ＧＥとの間に接続されている。本実施形態において、リセット線４３は、第１電源線４１である。リセットスイッチＥＬＴのゲート電極は、複数の制御配線ＳＨＧのうち対応する制御配線ＳＨＧに接続されている。リセットスイッチＥＬＴは、対応する制御配線ＳＨＧを介して与えられる第２制御信号ＨＧによりオン状態又はオフ状態に切替えられる。本実施形態において、リセットスイッチＥＬＴは、Ｌレベルの第２制御信号ＨＧによりオフ状態に維持され、Ｈレベルの第２制御信号ＨＧによりオン状態に切替えられる。

　リセットスイッチＥＬＴがオフ状態に維持されることで、保持容量Ｃｓは画像信号Ｖｓｉｇを保持した状態を維持し、駆動トランジスタＤＲＴを流れる電流量は維持される。

　リセットスイッチＥＬＴがオン状態に切替えられることで、リセット線４３からリセットスイッチＥＬＴを介してゲート電極ＧＥ及び保持容量Ｃｓにリセット信号ＴＧが与えられ、ゲート電極ＧＥの電位及び保持容量Ｃｓの電荷量はリセットされる。その場合、駆動トランジスタＤＲＴは電流を流さない。

　なお、駆動トランジスタＤＲＴがＮｃｈＴＦＴであってもよく、この場合、保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極ＧＥと第２電極（ソース電極）Ｅ２との間に接続されていればよい。リセット線４３は、第２電源線４２であってもよい。　
　又は、駆動トランジスタＤＲＴがＮｃｈＴＦＴである場合、本実施形態とは逆向きに、発光素子３０に電流が流れるように構成されていればよい。

　なお、図５において説明した回路構成は一例であり、上記した駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、保持容量Ｃｓ、及びリセットスイッチＥＬＴを含むものであれば、表示装置１の回路構成は他の構成であっても構わない。例えば図５において説明した回路構成に他の構成が追加されても構わない。

　次に、各々の画素ＳＰにおいて、１フレーム期間毎の第１動作と、連続する第１動作の間の第２動作とについて説明する。第１動作は、書込み動作及び発光動作を含んでいる。第２動作は、発光期間制御動作を含んでいる。　
　各々の画素ＳＰにおいて、第１動作を行うための第１動作期間に、第１制御信号ＳＧはＬレベルからＨレベルに切替わり、第２制御信号ＨＧはＬレベルに維持される。これにより、画素スイッチＳＳＴはオン状態に切替えられ、リセットスイッチＥＬＴはオフ状態に維持される。その際、ソースドライバＳＤにより、画像信号Ｖｓｉｇは、対応するソース線ＶＬ及び画素スイッチＳＳＴを介して駆動トランジスタＤＲＴのゲート電極ＧＥに書き込まれ、かつ、保持容量Ｃｓに保持される。言い換えると、ソース線ＶＬ及び画素スイッチＳＳＴを介して画像信号Ｖｓｉｇに応じた電流が保持容量Ｃｓ等に流れ、保持容量Ｃｓには画像信号Ｖｓｉｇに応じた電荷が蓄積される。これにより、画素ＳＰへの書込み動作が完了する。本実施形態において、書込み動作が完了すると、直ぐに発光動作に移行する。

　発光動作に移行すると、各々の画素ＳＰにおいて、第１制御信号ＳＧはＨレベルからＬレベルに切替わり、第２制御信号ＨＧはＬレベルに維持される。これにより、画素スイッチＳＳＴはオフ状態に切替えられ、リセットスイッチＥＬＴはオフ状態に維持される。上記書込み動作において、駆動トランジスタＤＲＴを流れる電流量は調整されている。そのため、発光動作において、画像信号Ｖｓｉｇに基づいて決定される電流値に従って発光素子３０に電流Ｉが流れることにより、発光素子３０が発光（点灯）する。言い換えると、上記書込み動作によって書込まれた駆動トランジスタＤＲＴのゲート電極ＧＥの電位に応じた電流Ｉが、駆動トランジスタＤＲＴを通り、発光素子３０に流れ、発光素子３０が発光する。

　ここで、本願発明者らが発光素子３０の発光動作を調査したところ、電流Ｉの制御のみで階調を制御する場合、電流Ｉが微小な電流である場合の発光素子３０の発光動作が不安定となることが分かった。そのため、暗い階調（低階調）に対応するように発光素子３０の発光動作を制御することが困難であった。

　そこで、本実施形態では、連続する第１動作の間に第２動作を行い、発光素子３０の発光期間の制御を行うものである。電流Ｉの制御と、発光素子３０の発光期間の制御とを組合せることで、暗い階調（低階調）においても、発光素子３０の発光動作を安定させることができるものである。例えば、電流Ｉを微小の電流としなくとも、発光素子３０の発光期間を短く設定することにより、低階調に対応できるものである。

　発光素子３０の発光期間を制御する際、第１動作を行ってから次の第１動作を行うまでの間における発光素子３０の発光期間を２種類以上に設定することができる。これにより、例えば、表示領域ＤＡを画像の階調に応じて複数の制御領域に分類し、制御領域毎に、複数の発光素子３０の発光期間を設定することができる。例えば、発光素子３０の発光期間を２種類に設定する場合、１画面の中、画像の明るい制御領域に位置する発光素子３０の発光期間を正規の期間に設定し、画像の暗い制御領域に位置する発光素子３０の発光期間を正規の期間より短い期間に設定することができる。

　次に、発光素子３０の発光期間を正規の期間に設定する場合における第２動作について説明する。対象の画素ＳＰにおいて、第２動作を行うための第２動作期間に、第１制御信号ＳＧはＬレベルに維持され、第２制御信号ＨＧはＬレベルに維持される。これにより、画素スイッチＳＳＴはオフ状態に維持され、リセットスイッチＥＬＴはオフ状態に維持される。その際、保持容量Ｃｓは画像信号Ｖｓｉｇを保持した状態を維持するため、駆動トランジスタＤＲＴを流れる電流量は維持され、発光素子３０の発光が維持される。そのため、第２動作を経た後も、次の第１動作が開始されるまで、発光素子３０は発光するものである。

　次に、発光素子３０の発光期間を正規の期間より短い期間に設定する場合における第２動作について説明する。対象の画素ＳＰにおいて、第２動作を行うための第２動作期間に、第１制御信号ＳＧはＬレベルに維持され、第２制御信号ＨＧはＬレベルからＨレベルに切替わる。これにより、画素スイッチＳＳＴはオフ状態に維持され、リセットスイッチＥＬＴはオン状態に切替えられる。その際、駆動トランジスタＤＲＴのゲート電極ＧＥの電位及び保持容量Ｃｓの電荷量はリセット線４３及びリセットスイッチＥＬＴを介して与えられるリセット信号ＴＧによりリセットされる。駆動トランジスタＤＲＴは電流を流さないため、発光素子３０は消灯する。そのため、第１動作を経た後から第２動作が開始されるまで発光素子３０は発光するが、第２動作を経た後に発光素子３０は消灯するものである。

　次に、本実施形態のゲートドライバＧＤについて説明する。図６は、図５などに示したゲートドライバＧＤの一部と、いくつかのゲート線ＳＳＧとを示す回路図である。　
　図６に示すように、ゲートドライバＧＤは、順序回路ＳＥＣ１を備えている。順序回路ＳＥＣ１は、複数の第１シフトレジスタＳＲ１を有している。複数の第１シフトレジスタＳＲ１は、直列に接続されている。ゲート線ＳＳＧは、第１シフトレジスタＳＲ１に一対一で接続されている。

　ゲートドライバＧＤには、パネルドライバ５からゲートスタートパルス信号ＧＳＴ及びゲートクロック信号ＧＣＫが与えられる。ゲートスタートパルス信号ＧＳＴのレベルがＬレベルからＨレベルに切替わるタイミングで第１動作が開始される。そして、ゲートスタートパルス信号ＧＳＴのレベルがＨレベルとなる期間、ゲートドライバＧＤは、ゲートクロック信号ＧＣＫの取り込みを開始する。ゲートドライバＧＤは、ゲートクロック信号ＧＣＫに同期して複数のゲート線ＳＳＧを走査する。すなわち、ゲートドライバＧＤは、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベルの第１制御信号ＳＧを出力する。

　次に、本実施形態の消去ドライバＨＤについて説明する。図７は、図５などに示した消去ドライバＨＤの一部と、いくつかの制御配線ＳＨＧを示す回路図である。　
　図７に示すように、消去ドライバＨＤは、順序回路ＳＥＣ２と、マスク配線ＷＲと、複数の第１論理回路ＯＣ１と、を備えている。順序回路ＳＥＣ２は、消去回路として機能している。順序回路ＳＥＣ２は、複数の第２シフトレジスタＳＲ２を有している。複数の第２シフトレジスタＳＲ２は、直列に接続されている。

　第１論理回路ＯＣ１は、第２シフトレジスタＳＲ２に一対一で接続されている。本実施形態において、第１論理回路ＯＣ１は、論理積回路（ＡＮＤ回路）である。なお、上記リセットスイッチＥＬＴがＰｃｈＴＦＴである場合、第１論理回路ＯＣ１は、否定論理積回路（ＮＡＮＤ回路）である。第１論理回路ＯＣ１は、第１入力端子ＴＩ１と、第２入力端子ＴＩ２と、出力端子ＴＯと、を含んでいる。第１入力端子ＴＩ１は、対応する第２シフトレジスタＳＲ２に接続されている。第２入力端子ＴＩ２は、マスク配線ＷＲに接続されている。出力端子ＴＯは、対応する１本の制御配線ＳＨＧに接続されている。

　本実施形態において、マスク配線ＷＲには第２論理回路ＯＣ２が接続されている。第２論理回路ＯＣ２は、論理否定回路（ＮＯＴ回路）である。マスク信号ＭＧは第２論理回路ＯＣ２を介してマスク配線ＷＲに入力される。そのため、マスク信号ＭＧは、第２論理回路ＯＣ２の第２入力端子ＴＩ２にレベルが反転して入力される。　
　なお、第１論理回路ＯＣ１の構成次第では、第２論理回路ＯＣ２を用いなくともよい。その場合、マスク信号ＭＧは、レベル反転されること無しに、マスク配線ＷＲを介して第２入力端子ＴＩ２に入力される。

　第１論理回路ＯＣ１において、第２シフトレジスタＳＲ２から第１入力端子ＴＩ１に与えられる入力信号ＩＮがＨレベルであり、マスク信号ＭＧがＬレベルである場合、出力端子ＴＯから制御配線ＳＨＧにＨレベルの第２制御信号ＨＧを出力する。ここで言うＨレベルの第２制御信号ＨＧとは、上記リセットスイッチＥＬＴをオン状態に切替える信号である。

　一方、入力信号ＩＮがＨレベルであっても、マスク信号ＭＧがＨレベルである場合、第２論理回路ＯＣ２は、出力端子ＴＯから制御配線ＳＨＧにＬレベルの第２制御信号ＨＧを出力する。また、入力信号ＩＮがＬレベルである場合、マスク信号ＭＧのレベルにかかわらず、第２論理回路ＯＣ２は、出力端子ＴＯから制御配線ＳＨＧにＬレベルの第２制御信号ＨＧを出力する。ここで言うＬレベルの第２制御信号ＨＧとは、上記リセットスイッチＥＬＴをオフ状態に維持する信号である。

　消去ドライバＨＤには、パネルドライバ５から消去スタートパルス信号ＥＳＴ、消去クロック信号ＥＣＫ、及びマスク信号ＭＧが与えられる。消去スタートパルス信号ＥＳＴのレベルがＬレベルからＨレベルに切替わるタイミングで第２動作が開始される。そして、消去スタートパルス信号ＥＳＴのレベルがＨレベルとなる期間、消去ドライバＨＤは、消去クロック信号ＥＣＫの取り込みを開始する。消去ドライバＨＤは、消去クロック信号ＥＣＫに同期して複数の制御配線ＳＨＧを走査する。すなわち、順序回路ＳＥＣ２は、１行目の制御配線ＳＨＧに接続された第１論理回路ＯＣ１から最終行目の制御配線ＳＨＧに接続された第１論理回路ＯＣ１まで、順にＨレベルの入力信号ＩＮを出力する。そして、消去ドライバＨＤは、１行目の制御配線ＳＨＧから最終行目の制御配線ＳＨＧまで、順にＨレベル又はＬレベルの第２制御信号ＨＧを出力する。

　上述したゲートスタートパルス信号ＧＳＴがＨレベルに切替わるタイミングと、消去スタートパルス信号ＥＳＴがＨレベルに切替わるタイミングとは、交互に設定されている。ゲートスタートパルス信号ＧＳＴがＨレベルに切替わってから消去スタートパルス信号ＥＳＴがＨレベルに切替わるまでの期間と、消去スタートパルス信号ＥＳＴがＨレベルに切替わってからゲートスタートパルス信号ＧＳＴがＨレベルに切替わるまでの期間とは、同一の長さであってもよく、互いに異なる長さであってもよい。

　次に、表示装置１の表示動作について説明する。図８は、表示装置１の表示領域ＤＡに画像を表示している状態を示す平面図である。　
　図８に示すように、画像の階調値は、領域毎に異なっている。そこで、表示領域ＤＡを画像の階調に応じて複数の制御領域Ａに分類している。複数の制御領域Ａは、第２方向Ｙに分けられている。明るい階調に対応する領域を第１制御領域Ａ１とし、相対的に暗い階調に対応する領域を第２制御領域Ａ２としている。本実施形態において、最大階調値が閾値である領域及び最大階調値が閾値より高い領域を第１制御領域Ａ１とし、最大階調値が閾値より低い領域を第２制御領域Ａ２としている。

　図９は、表示装置１の表示領域ＤＡが複数の制御領域Ａに分類されている状態を示す平面図である。　
　図９に示すように、本実施形態において、表示領域ＤＡは、複数の第１制御領域Ａ１ａ，Ａ１ｂと、複数の第２制御領域Ａ２ａ，Ａ２ｂ，Ａ２ｃと、に分類されている。図中、第２制御領域Ａ２ａ，Ａ２ｂ，Ａ２ｃには斜線を付している。第１制御領域Ａ１に位置する発光素子３０の発光期間は、正規の期間に設定される。一方、第２制御領域Ａ２に位置する発光素子３０の発光期間は、正規の期間より短い期間に設定される。

　図１０は、図８に示した画像を表示する際の、表示装置１の表示動作の一例を示すタイミングチャートである。ここでは、図１０の表示動作を利用して図８のように画像を表示する際の表示動作について説明する。　
　図１０に示すように、１フレームの開始時に、ゲートスタートパルス信号ＧＳＴが立ち上がる。言い換えると、ゲートスタートパルス信号ＧＳＴがＨレベルに切替わる。すなわち、この例では、ゲートスタートパルス信号ＧＳＴが立ち上がってから、再び立ち上がるまでの期間が１フレーム期間Ｐｆに相当する。例えば６０Ｈｚで表示装置１を駆動する場合、１フレーム期間Ｐｆは約１６．７ｍｓである。ゲートスタートパルス信号ＧＳＴが立ち上がるタイミングと、消去スタートパルス信号ＥＳＴが立ち上がるタイミングとは、交互に設定されている。

　ゲートスタートパルス信号ＧＳＴが立ち上がるタイミングで第１動作が開始されると、ゲートドライバＧＤは、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベルの第１制御信号ＳＧを出力する。画素スイッチＳＳＴがオン状態に切替えられることで、ソース線ＶＬから画素スイッチＳＳＴを介してゲート電極ＧＥに画像信号Ｖｓｉｇ書き込まれ、かつ、保持容量Ｃｓに画像信号Ｖｓｉｇが保持される。これにより、駆動トランジスタＤＲＴを流れる電流量は調整される。

　第１動作の途中に、消去スタートパルス信号ＥＳＴが立ち上がるタイミングで第２動作が開始されると、消去ドライバＨＤは、１行目の制御配線ＳＨＧから最終行目の制御配線ＳＨＧまで、順にＨレベル又はＬレベルの第２制御信号ＨＧを出力する。この例では、消去ドライバＨＤは、第２制御領域Ａ２ａ、第２制御領域Ａ２ｂ、及び第２制御領域Ａ２ｃの制御配線ＳＨＧにＨレベルの第２制御信号ＨＧを出力し、第１制御領域Ａ１ａ及び第１制御領域Ａ１ｂの制御配線ＳＨＧにＬレベルの第２制御信号ＨＧを出力する。

　消去ドライバＨＤがＨレベルの第２制御信号ＨＧを出力する期間にてマスク信号ＭＧはＬレベルに維持され、消去ドライバＨＤがＬレベルの第２制御信号ＨＧを出力する期間にてマスク信号ＭＧはＨレベルに切替わっている。これにより、第１制御領域Ａ１と第２制御領域Ａ２とで発光素子３０の発光期間を異ならせることができる。なお、図中、第２制御領域Ａ２のうち、発光素子３０を消灯する期間にはドットパターンを付している。

　上記のように構成された第１の実施形態に係る表示装置１によれば、電流Ｉの制御と、消去ドライバＨＤなどを用いた第２動作による発光素子３０の発光期間の制御と、を組合せることができる。そのため、低階調の画像であっても良好に表示することができる。また、電流Ｉを微小の電流としなくとも低階調の画像を良好に表示することができるため、発光素子３０の発光動作を安定させることができる。　
　上記のことから、表示品位に優れた表示装置１を得ることができる。

　（第２の実施形態）
　次に、第２の実施形態について説明する。本第２の実施形態の表示装置１は、上述した第１の実施形態と比較して、消去ドライバＨＤの構成に関して相違している。図１１は、本第２の実施形態に係る表示装置１の消去ドライバＨＤの一部と、いくつかの制御配線ＳＨＧを示す回路図である。

　図１１に示すように、消去ドライバＨＤは、順序回路ＳＥＣ２と、順序回路ＳＥＣ３と、第１マスク配線ＷＲ１と、第２マスク配線ＷＲと、複数の第１論理回路ＯＣ１と、を備えている。順序回路ＳＥＣ２は第１消去回路として機能し、順序回路ＳＥＣ３は第２消去回路として機能している。順序回路ＳＥＣ２は、複数の第２シフトレジスタＳＲ２を有している。複数の第２シフトレジスタＳＲ２は、直列に接続されている。順序回路ＳＥＣ３は、複数の第３シフトレジスタＳＲ３を有している。複数の第３シフトレジスタＳＲ３は、直列に接続されている。

　第１論理回路ＯＣ１は、第１マスク配線ＷＲ１及び第２マスク配線ＷＲに接続され、さらに、第２シフトレジスタＳＲ２に一対一で接続され、第３シフトレジスタＳＲ３に一対一で接続されている。第１論理回路ＯＣ１は、第１入力端子ＴＩ１と、第２入力端子ＴＩ２と、第３入力端子ＴＩ３と、第４入力端子ＴＩ４と、出力端子ＴＯと、を含んでいる。第１入力端子ＴＩ１は、対応する第２シフトレジスタＳＲ２に接続されている。第２入力端子ＴＩ２は、対応する第３シフトレジスタＳＲ３に接続されている。第３入力端子ＴＩ３は、第１マスク配線ＷＲ１に接続されている。第４入力端子ＴＩ４は、第２マスク配線ＷＲ２に接続されている。出力端子ＴＯは、対応する１本の制御配線ＳＨＧに接続されている。

　本実施形態において、第１マスク配線ＷＲ１には第２論理回路ＯＣ２が接続され、第２マスク配線ＷＲ２には第３論理回路ＯＣ３が接続されている。第２論理回路ＯＣ２及び第３論理回路ＯＣ３は、それぞれ、論理否定回路（ＮＯＴ回路）である。第１マスク信号ＭＧ１は第２論理回路ＯＣ２を介して第１マスク配線ＷＲ１に入力される。そのため、第１マスク信号ＭＧ１は、第２論理回路ＯＣ２の第３入力端子ＴＩ３にレベルが反転して入力される。第２マスク信号ＭＧ２は第３論理回路ＯＣ３を介して第２マスク配線ＷＲ２に入力される。そのため、第２マスク信号ＭＧ２は、第２論理回路ＯＣ２の第４入力端子ＴＩ４にレベルが反転して入力される。

　なお、第１論理回路ＯＣ１の構成次第では、第２論理回路ＯＣ２及び第３論理回路ＯＣ３を用いなくともよい。その場合、第１マスク信号ＭＧ１はレベル反転されること無しに第１マスク配線ＷＲ１を介して第３入力端子ＴＩ３に入力され、第２マスク信号ＭＧ２はレベル反転されること無しに第２マスク配線ＷＲ２を介して第４入力端子ＴＩ４に入力される。

　第１論理回路ＯＣ１において、第２シフトレジスタＳＲ２から第１入力端子ＴＩ１に入力信号ＩＮ１が与えられ、第３シフトレジスタＳＲ３から第２入力端子ＴＩ２に入力信号ＩＮ２が与えられ、第１マスク配線ＷＲ１から第３入力端子ＴＩ３に第１マスク信号ＭＧ１が与えられ、第２マスク配線ＷＲ２から第４入力端子ＴＩ４に第２マスク信号ＭＧ２が与えられている。

　第１論理回路ＯＣ１の出力端子ＴＯから制御配線ＳＨＧに出力される第２制御信号ＨＧのレベルは、入力信号ＩＮ１、入力信号ＩＮ２、第１マスク信号ＭＧ１、及び第２マスク信号ＭＧ２に基づいて決定される。

　第１論理回路ＯＣ１は、通常は、制御配線ＳＨＧにＬレベルの第２制御信号ＨＧを出力し、上記リセットスイッチＥＬＴをオフ状態に維持している。但し、次に列挙する条件の場合、第１論理回路ＯＣ１は、制御配線ＳＨＧにＨレベルの第２制御信号ＨＧを出力し、上記リセットスイッチＥＬＴをオン状態に切替えている。

　・第１マスク信号ＭＧ１がＬレベルである期間のうち、入力信号ＩＮ１がＨレベルに切替わっている期間。　
　・第２マスク信号ＭＧ２がＬレベルである期間のうち、入力信号ＩＮ２がＨレベルに切替わっている期間。

　パネルドライバ５から消去ドライバＨＤには、第１マスク信号ＭＧ１及び第２マスク信号ＭＧ２の他、第１消去スタートパルス信号ＥＳＴ１、第２消去スタートパルス信号ＥＳＴ２、及び消去クロック信号ＥＣＫが与えられている。

　本実施形態における画素ＳＰの動作としては、１フレーム期間毎の第１動作と、連続する第１動作の間の第２動作及び第３動作と、を含んでいる。第２動作及び第３動作は、それぞれ、発光期間制御動作を含んでいる。

　第１消去スタートパルス信号ＥＳＴ１のレベルがＬレベルからＨレベルに切替わるタイミングで第２動作が開始される。そして、第１消去スタートパルス信号ＥＳＴ１のレベルがＨレベルとなる期間、順序回路ＳＥＣ２は、消去クロック信号ＥＣＫの取り込みを開始する。順序回路ＳＥＣ２は消去クロック信号ＥＣＫに同期して入力信号ＩＮ１を順に出力し、消去ドライバＨＤは複数の制御配線ＳＨＧを走査する。すなわち、順序回路ＳＥＣ２は、１行目の制御配線ＳＨＧに接続された第１論理回路ＯＣ１から最終行目の制御配線ＳＨＧに接続された第１論理回路ＯＣ１まで、順にＨレベルの入力信号ＩＮ１を出力する。そして、消去ドライバＨＤは、１行目の制御配線ＳＨＧから最終行目の制御配線ＳＨＧまで、順にＨレベル又はＬレベルの第２制御信号ＨＧ１を出力する。

　第２消去スタートパルス信号ＥＳＴ２のレベルがＬレベルからＨレベルに切替わるタイミングで第３動作が開始される。そして、第２消去スタートパルス信号ＥＳＴ２のレベルがＨレベルとなる期間、順序回路ＳＥＣ３は、消去クロック信号ＥＣＫの取り込みを開始する。順序回路ＳＥＣ３は消去クロック信号ＥＣＫに同期して入力信号ＩＮ２を順に出力し、消去ドライバＨＤは複数の制御配線ＳＨＧを走査する。すなわち、順序回路ＳＥＣ３は、１行目の制御配線ＳＨＧに接続された第１論理回路ＯＣ１から最終行目の制御配線ＳＨＧに接続された第１論理回路ＯＣ１まで、順にＨレベルの入力信号ＩＮ２を出力する。そして、消去ドライバＨＤは、１行目の制御配線ＳＨＧから最終行目の制御配線ＳＨＧまで、順にＨレベル又はＬレベルの第２制御信号ＨＧ２を出力する。

　上述したゲートスタートパルス信号ＧＳＴ、第１消去スタートパルス信号ＥＳＴ１、及び第２消去スタートパルス信号ＥＳＴ２は、順にＨレベルに切替わるように設定されている。ゲートスタートパルス信号ＧＳＴがＨレベルに切替わってから第１消去スタートパルス信号ＥＳＴ１がＨレベルに切替わるまでの期間と、第１消去スタートパルス信号ＥＳＴ１がＨレベルに切替わってから第２消去スタートパルス信号ＥＳＴ２がＨレベルに切替わるまでの期間と、第２消去スタートパルス信号ＥＳＴ２がＨレベルに切替わってからゲートスタートパルス信号ＧＳＴがＨレベルに切替わるまでの期間とは、同一の長さであってもよく、互いに異なる長さであってもよい。

　順序回路ＳＥＣ２及び順序回路ＳＥＣ３には、消去クロック信号ＥＣＫが同期して入力されている。但し、順序回路ＳＥＣ２及び順序回路ＳＥＣ３には、消去クロック信号ＥＣＫが同期すること無しに入力されてもよい。又は、順序回路ＳＥＣ２及び順序回路ＳＥＣ３には、互いにパルス波形の異なるクロック信号が入力されてもよい。

　次に、表示装置１の表示動作について説明する。図１２は、本第２の実施形態に係る表示装置１の表示動作の一例を示すタイミングチャートである。ここでは、表示領域ＤＡが、第１制御領域Ａ１と、複数の第２制御領域Ａ２ａ，Ａ２ｂと、複数の第３制御領域Ａ３ａ，Ａ３ｂと、に分類されている際の表示動作について説明する。後述するが、第１制御領域Ａ１に位置する発光素子３０の発光期間は、正規の期間に設定され、第２制御領域Ａ２に位置する発光素子３０の発光期間は、正規の期間より短い期間に設定され、第３制御領域Ａ３に位置する発光素子３０の発光期間は、最も短い期間に設定されるものである。

　図１２に示すように、１フレームの開始時に、ゲートスタートパルス信号ＧＳＴが立ち上がる。この例では、ゲートスタートパルス信号ＧＳＴが立ち上がってから、再び立ち上がるまでの期間が１フレーム期間Ｐｆに相当する。ゲートスタートパルス信号ＧＳＴが立ち上がるタイミングと、第１消去スタートパルス信号ＥＳＴ１が立ち上がるタイミングと、第２消去スタートパルス信号ＥＳＴ２が立ち上がるタイミングとは、順に設定されている。

　ゲートスタートパルス信号ＧＳＴが立ち上がるタイミングで第１動作が開始されると、ゲートドライバＧＤは、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベルの第１制御信号ＳＧを出力する。画素スイッチＳＳＴがオン状態に切替えられることで、ソース線ＶＬから画素スイッチＳＳＴを介してゲート電極ＧＥに画像信号Ｖｓｉｇ書き込まれ、かつ、保持容量Ｃｓに画像信号Ｖｓｉｇが保持される。これにより、駆動トランジスタＤＲＴを流れる電流量は調整される。

　第１動作の途中に、第１消去スタートパルス信号ＥＳＴ１が立ち上がるタイミングで第２動作が開始されると、消去ドライバＨＤ（順序回路ＳＥＣ２）は、１行目の制御配線ＳＨＧから最終行目の制御配線ＳＨＧまで、順にＨレベル又はＬレベルの第２制御信号ＨＧ１を出力する。この例では、消去ドライバＨＤは、第３制御領域Ａ３ａ及び第３制御領域Ａ３ｂにＨレベルの第２制御信号ＨＧ１を出力し、第１制御領域Ａ１、第２制御領域Ａ２ａ、及び第２制御領域Ａ２ｂにＬレベルの第２制御信号ＨＧ１を出力する。

　消去ドライバＨＤがＨレベルの第２制御信号ＨＧ１を出力する期間にて第１マスク信号ＭＧ１はＬレベルに維持され、消去ドライバＨＤがＬレベルの第２制御信号ＨＧ１を出力する期間にて第１マスク信号ＭＧ１はＨレベルに切替わっている。これにより、第１制御領域Ａ１及び第２制御領域Ａ２と、第３制御領域Ａ３とで発光素子３０の発光期間を異ならせることができる。

　また、第２動作の途中に、第２消去スタートパルス信号ＥＳＴ２が立ち上がるタイミングで第３動作が開始されると、消去ドライバＨＤ（順序回路ＳＥＣ３）は、１行目の制御配線ＳＨＧから最終行目の制御配線ＳＨＧまで、順にＨレベル又はＬレベルの第２制御信号ＨＧ２を出力する。この例では、消去ドライバＨＤは、第２制御領域Ａ２ａ、第２制御領域Ａ２ｂ、第３制御領域Ａ３ａ、及び第３制御領域Ａ３ｂにＨレベルの第２制御信号ＨＧ２を出力し、第１制御領域Ａ１にＬレベルの第２制御信号ＨＧ２を出力する。

　消去ドライバＨＤがＨレベルの第２制御信号ＨＧ２を出力する期間にて第２マスク信号ＭＧ２はＬレベルに維持され、消去ドライバＨＤがＬレベルの第２制御信号ＨＧ２を出力する期間にて第２マスク信号ＭＧ２はＨレベルに切替わっている。これにより、第２制御領域Ａ２と第３制御領域Ａ２とでも、発光素子３０の発光期間を異ならせることができる。なお、図中、第２制御領域Ａ２及び第３制御領域Ａ３のうち、発光素子３０を消灯する期間にはドットパターンを付している。

　上記のように構成された第２の実施形態に係る表示装置１においても、上述した第１の実施形態と同様の効果を得ることができる。本第２の実施形態では、消去ドライバＨＤは、順序回路ＳＥＣ２（第１消去回路）及び順序回路ＳＥＣ３（第２消去回路）の２個の回路を備えている。そのため、発光素子３０の発光期間を３種類から選択することができる。

　（第３の実施形態）
　次に、第３の実施形態について説明する。図１３は、本第３の実施形態に係る表示装置１の構成の一例について説明するための回路図である。　
　図１３に示すように、本第３の実施形態の表示装置１は、上述した第１の実施形態と比較して、表示装置１が消去ドライバＨＤ、制御配線ＳＨＧ、及びリセットスイッチＥＬＴ無しに形成されている点で相違している。ゲートドライバＧＤは、ゲート線ＳＳＧに第１制御信号ＳＧ及び第２制御信号ＰＧを与えるように構成されている。

　ソース線ＶＬにはスイッチＳＷ１が接続されている。スイッチＳＷ１は、制御信号ＳＳ１に基づいてソース線ＶＬとソースドライバＳＤとを接続する状態と、ソース線ＶＬとリセット線４３とを接続する状態と、の何れかに切替えられる。制御信号ＳＳ１として、例えば、ゲートクロック信号ＧＣＫを挙げることができる。ゲートクロック信号ＧＣＫがＨレベルのときにソース線ＶＬはソースドライバＳＤに接続され、ゲートクロック信号ＧＣＫがＬレベルのときにソース線ＶＬはリセット線４３に接続される。本第３の実施形態では、リセット線４３は、定電位に保持される配線である。リセット線４３の電位は、Ｈレベルの電位であり、例えば第１電源線４１の電位ＰＶＤＤと同一である。リセット線４３からスイッチＳＷ１を介してソース線ＶＬにＨレベルの信号であるリセット信号ＴＧが与えられる。

　図１４は、図１３に示したゲートドライバＧＤと、いくつかのゲート線ＳＳＧとを示す回路図である。　
　図１４に示すように、ゲートドライバＧＤの構成も、上述した第１の実施形態と相違している。ゲートドライバＧＤは、順序回路ＳＥＣ１と、マスク配線ＷＩと、複数の第４論理回路ＯＣ４と、を備えている。順序回路ＳＥＣ１は、複数の第１シフトレジスタＳＲ１を有している。複数の第１シフトレジスタＳＲ１は、直列に接続されている。ゲートドライバＧＤは、連続する複数の第１シフトレジスタＳＲ１を含む第１回路ＣＩ１と、残りの連続する複数の第１シフトレジスタＳＲ１を含む第２回路ＣＩ２と、を有している。

　第１回路ＣＩ１は、それぞれ第４論理回路ＯＣ４を介し、第２方向Ｙに連続する複数のゲート線ＳＳＧに接続されている。第２回路ＣＩ２は、それぞれ第４論理回路ＯＣ４を介し、第２方向Ｙに連続する残りの複数のゲート線ＳＳＧに接続されている。本実施形態において、第１回路ＣＩ１に接続されているゲート線ＳＳＧの本数と、第２回路ＣＩ２に接続されているゲート線ＳＳＧの本数とは等しい。

　第４論理回路ＯＣ４は、第１シフトレジスタＳＲ１に一対一で接続されている。第４論理回路ＯＣ４は、第１入力端子ＴＬ１と、第２入力端子ＴＬ２と、出力端子ＴＵと、を含んでいる。第１入力端子ＴＬ１は、対応する第１シフトレジスタＳＲ１に接続されている。第２入力端子ＴＬ２は、マスク配線ＷＩに接続されている。出力端子ＴＵは、対応する１本のゲート線ＳＳＧに接続されている。

　マスク配線ＷＩにはスイッチＳＷ２が接続されている。スイッチＳＷ２は、制御信号ＳＳ２に基づいてマスク配線ＷＩと第３電源線４４とを接続する状態と、マスク配線ＷＩと第５論理回路ＯＣ５とを接続する状態と、の何れかに切替えられる。制御信号ＳＳ２として、例えば、ゲートクロック信号ＧＣＫを挙げることができる。制御信号ＳＳ２（ゲートクロック信号ＧＣＫ）がＨレベルのときにマスク配線ＷＩは第３電源線４４に接続され、制御信号ＳＳ２（ゲートクロック信号ＧＣＫ）がＬレベルのときにマスク配線ＷＩは第５論理回路ＯＣ５に接続される。本第３の実施形態では、第３電源線４４は、Ｈレベルの定電位に保持される配線である。

　スイッチＳＷ２がマスク配線ＷＩと第３電源線４４とを接続した状態において、第３電源線４４からスイッチＳＷ２を介してマスク配線ＷＩにＨレベルの信号である入力信号Ｉ４４が与えられる。

　本実施形態において、第５論理回路ＯＣ５は、ＮＯＴ回路である。スイッチＳＷ２がマスク配線ＷＩと第５論理回路ＯＣ５とを接続した状態において、マスク信号ＭＡＧは第５論理回路ＯＣ５及びスイッチＳＷ２を介してマスク配線ＷＩに入力される。そのため、マスク信号ＭＡＧは、第４論理回路ＯＣ４の第２入力端子ＴＬ２にレベルが反転して入力される。

　ゲートドライバＧＤには、パネルドライバ５から、ゲートスタートパルス信号ＧＳＴ、消去スタートパルス信号ＥＳＴ、及びゲートクロック信号ＧＣＫが与えられる。さらに、第１回路ＣＩ１には第１制御入力信号（第１イネーブル信号）ＥＧ１が与えられ、第２回路ＣＩ２には第２制御入力信号（第２イネーブル信号）ＥＧ２が与えられる。

　ゲートスタートパルス信号ＧＳＴのレベルがＬレベルからＨレベルに切替わるタイミングで第１動作が開始される。第１動作は、各水平走査期間のうち第１期間に行われる。なお、第１動作において、第１制御入力信号ＥＧ１及び第２制御入力信号ＥＧ２は、ゲートクロック信号ＧＣＫと同一のパルス波形を有し、第１期間にＨレベルとなり、第２期間にＬレベルとなる。

　ゲートスタートパルス信号ＧＳＴのレベルがＨレベルとなる期間、ゲートドライバＧＤは、ゲートクロック信号ＧＣＫの取り込みを開始する。順序回路ＳＥＣ１は、１行目のゲート線ＳＳＧに接続された第４論理回路ＯＣ４から最終行目のゲート線ＳＳＧに接続された第４論理回路ＯＣ４まで、順にＨレベルの入力信号ＩＩを出力する。全ての第１期間において、第４論理回路ＯＣ４の第２入力端子ＴＬ２にＨレベルの入力信号Ｉ４４が入力される。本実施形態において、第４論理回路ＯＣ４はＡＮＤ回路である。そのため、ゲートドライバＧＤは、入力信号ＩＩ及び入力信号Ｉ４４に基づき、第１期間毎に複数のゲート線ＳＳＧを順に走査する。ゲートドライバＧＤは、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベルの第１制御信号ＳＧを出力する。本実施形態において、全ての第１期間において、第４論理回路ＯＣ４が出力する第１制御信号ＳＧのレベルは、入力信号ＩＩのレベルと同一である。

　一方、消去スタートパルス信号ＥＳＴのレベルがＬレベルからＨレベルに切替わるタイミングで第２動作が開始される。第２動作は、各水平走査期間のうち第１期間に続く第２期間に行われる。なお、第２動作において、第１制御入力信号ＥＧ１及び第２制御入力信号ＥＧ２は、ゲートクロック信号ＧＣＫの反転信号であり、第１期間にＬレベルとなり、第２期間にＨレベルとなる。

　消去スタートパルス信号ＥＳＴのレベルがＨレベルとなる期間、ゲートドライバＧＤは、ゲートクロック信号ＧＣＫの取り込みを開始する。順序回路ＳＥＣ１は、１行目のゲート線ＳＳＧに接続された第４論理回路ＯＣ４から最終行目のゲート線ＳＳＧに接続された第４論理回路ＯＣ４まで、順にＨレベルの入力信号ＩＩを出力する。第２期間毎に、第４論理回路ＯＣ４にマスク信号ＭＡＧは入力される。そのため、ゲートドライバＧＤは、入力信号ＩＩ及びマスク信号ＭＡＧの反転信号に基づき、第２期間毎に複数のゲート線ＳＳＧを順に走査する。ゲートドライバＧＤは、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベル又はＬレベルの第２制御信号ＰＧを出力する。

　上述したゲートスタートパルス信号ＧＳＴがＨレベルに切替わるタイミングと、消去スタートパルス信号ＥＳＴがＨレベルに切替わるタイミングとは、交互に設定されている。ゲートスタートパルス信号ＧＳＴがＨレベルに切替わってから消去スタートパルス信号ＥＳＴがＨレベルに切替わるまでの期間と、消去スタートパルス信号ＥＳＴがＨレベルに切替わってからゲートスタートパルス信号ＧＳＴがＨレベルに切替わるまでの期間とは、同一の長さである。但し、第１回路ＣＩ１に接続されているゲート線ＳＳＧの本数と、第２回路ＣＩ２に接続されているゲート線ＳＳＧの本数とが異なる場合、上記の２つの期間は、互いに異なる長さである。

　上述したことから、任意の期間に、第１回路ＣＩ１は対応するゲート線ＳＳＧに第１制御信号ＳＧ及び第２制御信号ＰＧの一方の信号を与え、第２回路ＣＩ２は対応するゲート線ＳＳＧに第１制御信号ＳＧ及び第２制御信号ＰＧの他方の信号を与えるように構成されている。

　ここで、各々の画素ＳＰに注目する。　
　第１動作において、第１期間に、画像信号Ｖｓｉｇが対応するソース線ＶＬに与えられ、第１制御信号ＳＧに基づいて画素スイッチＳＳＴがオン状態に切替えられる。その際、画像信号Ｖｓｉｇは、対応するソース線ＶＬ及び画素スイッチＳＳＴを介して駆動トランジスタＤＲＴのゲート電極ＧＥに書き込まれ、かつ、保持容量Ｃｓに保持される。そして、駆動トランジスタＤＲＴを流れる電流量は調整される。

　第２動作において、第２期間に、リセット信号ＴＧが対応するソース線ＶＬに与えられ、第２制御信号ＰＧに基づいて画素スイッチＳＳＴがオフ状態に維持されたと仮定する。その際、保持容量Ｃｓは画像信号Ｖｓｉｇを保持した状態を維持し、駆動トランジスタＤＲＴを流れる電流量は維持される。

　一方、第２動作において、第２期間に、リセット信号ＴＧが対応するソース線ＶＬに与えられ、第２制御信号ＰＧに基づいて画素スイッチＳＳＴがオン状態に切替えられたと仮定する。その際、ゲート電極ＧＥの電位及び保持容量Ｃｓの電荷量はソース線ＶＬ及び画素スイッチＳＳＴを介して与えられるリセット信号ＴＧによりリセットされる。そして、駆動トランジスタＤＲＴは電流を流さない。

　次に、表示装置１の表示動作について説明する。図１５は、本第３の実施形態に係る表示装置１の表示動作の一例を示すタイミングチャートである。ここでは、表示領域ＤＡが、第１制御領域Ａ１と、複数の第２制御領域Ａ２ａ，Ａ２ｂと、に分類されている際の表示動作について説明する。第１制御領域Ａ１に位置する発光素子３０の発光期間は、正規の期間に設定され、第２制御領域Ａ２に位置する発光素子３０の発光期間は、正規の期間より短い期間に設定される。

　図１５に示すように、１フレームの開始時に、ゲートスタートパルス信号ＧＳＴが立ち上がる。この例では、ゲートスタートパルス信号ＧＳＴが立ち上がってから、再び立ち上がるまでの期間が１フレーム期間Ｐｆに相当する。１フレーム期間Ｐｆは、複数の水平走査期間Ｐｈを有している。各々の水平走査期間Ｐｈは、第１期間Ｐ１と、第１期間Ｐ１に続く第２期間Ｐ２とを含んでいる。

　ゲートスタートパルス信号ＧＳＴが立ち上がるタイミングと、消去スタートパルス信号ＥＳＴが立ち上がるタイミングとは、順に設定されている。　
　ゲートスタートパルス信号ＧＳＴが立ち上がると、第１制御入力信号ＥＧ１はゲートクロック信号ＧＣＫと同期しゲートクロック信号ＧＣＫと同一の波形のパルス信号となり、第２制御入力信号ＥＧ２はゲートクロック信号ＧＣＫの反転信号となる。その後、消去スタートパルス信号ＥＳＴが立ち上がると、第１制御入力信号ＥＧ１及び第２制御入力信号ＥＧ２のそれぞれの波形は反転する。その後、ゲートスタートパルス信号ＧＳＴが再び立ち上がる際も、第１制御入力信号ＥＧ１及び第２制御入力信号ＥＧ２のそれぞれの波形は、再度、反転する。

　ゲートスタートパルス信号ＧＳＴが立ち上がるタイミングで第１動作が開始されると、ゲートドライバＧＤは、複数の第１期間Ｐ１において、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベルの第１制御信号ＳＧを出力する。画素スイッチＳＳＴがオン状態に切替えられることで、ソース線ＶＬから画素スイッチＳＳＴを介してゲート電極ＧＥに画像信号Ｖｓｉｇ書き込まれ、かつ、保持容量Ｃｓに画像信号Ｖｓｉｇが保持される。これにより、駆動トランジスタＤＲＴを流れる電流量は調整される。

　第１動作の途中に、消去スタートパルス信号ＥＳＴが立ち上がるタイミングで第２動作が開始されると、ゲートドライバＧＤは、１行目のゲート線ＳＳＧから最終行目のゲート線ＳＳＧまで、順にＨレベル又はＬレベルの第２制御信号ＰＧを出力する。この例では、ゲートドライバＧＤは、第２制御領域Ａ２ａ及び第２制御領域Ａ２ｂにＨレベルの第２制御信号ＰＧを出力し、第１制御領域Ａ１にＬレベルの第２制御信号ＰＧを出力する。

　ゲートドライバＧＤがＨレベルの第２制御信号ＰＧを出力する期間にてマスク信号ＭＡＧはＬレベルに維持され、ゲートドライバＧＤがＬレベルの第２制御信号ＰＧを出力する期間にてマスク信号ＭＡＧはＨレベルに切替わっている。これにより、第１制御領域Ａ１と、第２制御領域Ａ２とで発光素子３０の発光期間を異ならせることができる。なお、図中、第２制御領域Ａ２のうち、発光素子３０を消灯する期間にはドットパターンを付している。

　次に、１フレーム期間Ｐｆのうちの１水平走査期間Ｐｈ１に注目する。　
　１水平走査期間Ｐｈ１の第１期間Ｐ１において、第２回路ＣＩ２は、ｋ行目の各々の画素ＳＰにおいて、第１制御信号ＳＧに基づいて画素スイッチＳＳＴをオン状態に切替え、画像信号Ｖｓｉｇはゲート電極ＧＥに書き込まれかつ保持容量Ｃｓに保持される。第２回路ＣＩ２は、対応する残りの行の各々の画素ＳＰにおいて、第１制御信号ＳＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。　
　同じ第１期間Ｐ１において、第１回路ＣＩ１は、対応する複数の画素ＳＰの全てにおいて、第２制御信号ＰＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。

　次いで、１水平走査期間Ｐｈ１の第２期間Ｐ２において、第２回路ＣＩ２は、対応する複数の画素ＳＰの全てにおいて、第１制御信号ＳＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。　
　同じ第２期間Ｐ２において、第１回路ＣＩ１は、対応する複数の画素ＳＰの全てにおいて、第２制御信号ＰＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。

　次に、１フレーム期間Ｐｆのうちの別の１水平走査期間Ｐｈ２に注目する。　
　１水平走査期間Ｐｈ２の第１期間Ｐ１において、第２回路ＣＩ２は、ｊ行目の各々の画素ＳＰにおいて、第１制御信号ＳＧに基づいて画素スイッチＳＳＴをオン状態に切替え、画像信号Ｖｓｉｇはゲート電極ＧＥに書き込まれかつ保持容量Ｃｓに保持される。第２回路ＣＩ２は、対応する残りの行の各々の画素ＳＰにおいて、第１制御信号ＳＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。　
　同じ第１期間Ｐ１において、第１回路ＣＩ１は、対応する複数の画素ＳＰの全てにおいて、第２制御信号ＰＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。

　次いで、１水平走査期間Ｐｈ２の第２期間Ｐ２において、第２回路ＣＩ２は、対応する複数の画素ＳＰの全てにおいて、第１制御信号ＳＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。　
　同じ第２期間Ｐ２において、第１回路ＣＩ１は、ｈ行目の各々の画素ＳＰにおいて、第２制御信号ＰＧに基づいて画素スイッチＳＳＴをオン状態に切替え、ゲート電極ＧＥの電位及び保持容量Ｃｓの電荷量はリセットされ、駆動トランジスタＤＲＴは電流を流さない。第１回路ＣＩ１は、対応する残りの行の各々の画素ＳＰにおいて、第２制御信号ＰＧに基づいて画素スイッチＳＳＴをオフ状態に維持する。

　上記のように構成された第３の実施形態に係る表示装置１においても、上述した第１の実施形態と同様の効果を得ることができる。本第３の実施形態では、消去ドライバＨＤ無しに、ゲートドライバＧＤを使用し、発光素子３０の発光期間を設定することができる。

　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

　例えば、上記の実施形態においては、発光素子としてマイクロＬＥＤを用いたマイクロＬＥＤ表示装置について主に説明した。しかしながら、本実施形態に係る表示装置１は、発光素子として有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置等であってもよい。

Claims (13)

1. 　第１電源線と、
   　第２電源線と、
   　リセット線と、
   　行方向及び列方向に配置された複数の画素と、
   　複数のゲート線であって、各々の前記ゲート線は前記行方向に並んだ複数の画素で共用される、前記複数のゲート線と、
   　複数の制御配線であって、各々の前記制御配線は前記行方向に並んだ複数の画素で共用される、前記複数の制御配線と、
   　複数のソース線であって、各々の前記ソース線は前記列方向に並んだ複数の画素で共用される、前記複数のソース線と、
   　前記複数のゲート線に第１制御信号を与える第１ドライバと、
   　前記複数の制御配線に第２制御信号を与える第２ドライバと、を備え、
   　各々の前記画素は、
   　　前記第１電源線と前記第２電源線との間で直列に接続された駆動トランジスタ及び発光素子と、
   　　前記複数のソース線のうち対応するソース線と前記駆動トランジスタのゲート電極との間に接続され、前記複数のゲート線のうち対応するゲート線を介して与えられる前記第１制御信号によりオン状態又はオフ状態に切替えられる画素スイッチと、
   　　前記ゲート電極に接続された保持容量と、
   　　前記リセット線と前記ゲート電極との間に接続され、前記複数の制御配線のうち対応する制御配線を介して与えられる前記第２制御信号によりオン状態又はオフ状態に切替えられるリセットスイッチと、を有する、表示装置。
2. 　前記各々の画素において、
   　　前記画素スイッチがオン状態であり、前記リセットスイッチがオフ状態である際、画像信号は前記対応するソース線及び前記画素スイッチを介して前記ゲート電極に書き込まれかつ前記保持容量に保持され、前記駆動トランジスタを流れる電流量は調整され、
   　　前記画素スイッチがオフ状態に切替えられ、前記リセットスイッチが前記オフ状態に維持された際、前記保持容量は前記画像信号を保持した状態を維持し、前記駆動トランジスタを流れる電流量は維持される、請求項１に記載の表示装置。
3. 　前記各々の画素において、
   　　前記画素スイッチがオン状態であり、前記リセットスイッチがオフ状態である際、画像信号は前記対応するソース線及び前記画素スイッチを介して前記ゲート電極に書き込まれかつ前記保持容量に保持され、前記駆動トランジスタを流れる電流量は調整され、
   　　前記画素スイッチがオフ状態に切替えられ、前記リセットスイッチがオン状態に切替えられた際、前記ゲート電極の電位及び前記保持容量の電荷量は前記リセット線及び前記リセットスイッチを介して与えられるリセット信号によりリセットされ、前記駆動トランジスタは電流を流さない、請求項１に記載の表示装置。
4. 　前記第２ドライバは、順序回路と、マスク配線と、複数の論理回路と、を有し、
   　各々の前記論理回路は、前記順序回路に接続された第１入力端子と、前記マスク配線に接続された第２入力端子と、前記複数の制御配線のうち対応する制御配線に接続された出力端子と、を含んでいる、請求項１に記載の表示装置。
5. 　前記リセットスイッチは、
   　　Ｎチャネル型のトランジスタであり、前記対応する制御配線に接続されたゲート電極を有し、
   　　ロウレベルの前記第２制御信号によりオフ状態に維持され、
   　　ハイレベルの前記第２制御信号によりオン状態に切替えられる、請求項１に記載の表示装置。
6. 　第１電源線と、
   　第２電源線と、
   　リセット線と、
   　行方向及び列方向に配置された複数の画素と、
   　複数のゲート線であって、各々の前記ゲート線は前記行方向に並んだ複数の画素で共用される、前記複数のゲート線と、
   　複数のソース線であって、各々の前記ソース線は前記列方向に並んだ複数の画素で共用される、前記複数のソース線と、
   　前記複数のゲート線に第１制御信号及び第２制御信号を与える第１ドライバと、を備え、
   　各々の前記画素は、
   　　前記第１電源線と前記第２電源線との間で直列に接続された駆動トランジスタ及び発光素子と、
   　　前記複数のソース線のうち対応するソース線と前記駆動トランジスタのゲート電極との間に接続され、前記複数のゲート線のうち対応するゲート線を介して与えられる前記第１制御信号又は前記第２制御信号によりオン状態又はオフ状態に切替えられる画素スイッチと、
   　　前記ゲート電極に接続された保持容量と、を有し、
   　前記第１ドライバは、前記列方向に連続する複数のゲート線に接続された第１回路と、前記列方向に連続する残りの複数のゲート線に接続された第２回路と、を有し、
   　任意の期間に、前記第１回路は対応するゲート線に前記第１制御信号及び前記第２制御信号の一方の信号を与え、前記第２回路は対応するゲート線に前記第１制御信号及び前記第２制御信号の他方の信号を与える、表示装置。
7. 　前記各々の画素において、
   　　画像信号が前記対応するソース線に与えられ、前記第１制御信号に基づいて前記画素スイッチがオン状態に切替えられた際、前記画像信号は前記対応するソース線及び前記画素スイッチを介して前記ゲート電極に書き込まれかつ前記保持容量に保持され、前記駆動トランジスタを流れる電流量は調整され、
   　　リセット信号が前記対応するソース線に与えられ、前記第２制御信号に基づいて前記画素スイッチがオフ状態に維持された際、前記保持容量は前記画像信号を保持した状態を維持し、前記駆動トランジスタを流れる電流量は維持される、請求項６に記載の表示装置。
8. 　１水平走査期間の第１期間において、
   　　前記第２回路は、
   　　　ｋ行目の各々の前記画素において、前記第１制御信号に基づいて前記画素スイッチをオン状態に切替え、前記画像信号は前記ゲート電極に書き込まれかつ前記保持容量に保持され、
   　　　対応する残りの行の各々の前記画素において、前記第１制御信号に基づいて前記画素スイッチをオフ状態に維持し、
   　　前記第１回路は、対応する複数の画素の全てにおいて、前記第２制御信号に基づいて前記画素スイッチをオフ状態に維持し、
   　前記１水平走査期間の前記第１期間に続く第２期間において、
   　　前記第２回路は、対応する複数の画素の全てにおいて、前記第１制御信号に基づいて前記画素スイッチをオフ状態に維持し、
   　　前記第１回路は、対応する複数の画素の全てにおいて、前記第２制御信号に基づいて前記画素スイッチをオフ状態に維持する、請求項７に記載の表示装置。
9. 　前記各々の画素において、
   　　画像信号が前記対応するソース線に与えられ、前記第１制御信号に基づいて前記画素スイッチがオン状態に切替えられた際、前記画像信号は前記対応するソース線及び前記画素スイッチを介して前記ゲート電極に書き込まれかつ前記保持容量に保持され、前記駆動トランジスタを流れる電流量は調整され、
   　　リセット信号が前記対応するソース線に与えられ、前記第２制御信号に基づいて前記画素スイッチがオン状態に切替えられた際、前記ゲート電極の電位及び前記保持容量の電荷量は前記ソース線及び前記画素スイッチを介して与えられる前記リセット信号によりリセットされ、前記駆動トランジスタは電流を流さない、請求項６に記載の表示装置。
10. 　１水平走査期間の第１期間において、
    　　前記第２回路は、
    　　　ｊ行目の各々の前記画素において、前記第１制御信号に基づいて前記画素スイッチをオン状態に切替え、前記画像信号は前記ゲート電極に書き込まれかつ前記保持容量に保持され、
    　　　対応する残りの行の各々の前記画素において、前記第１制御信号に基づいて前記画素スイッチをオフ状態に維持し、
    　　前記第１回路は、対応する複数の画素の全てにおいて、前記第２制御信号に基づいて前記画素スイッチをオフ状態に維持し、
    　前記１水平走査期間の前記第１期間に続く第２期間において、
    　　前記第２回路は、対応する複数の画素の全てにおいて、前記第１制御信号に基づいて前記画素スイッチをオフ状態に維持し、
    　　前記第１回路は、
    　　　ｈ行目の各々の前記画素において、前記第２制御信号に基づいて前記画素スイッチをオン状態に切替え、前記ゲート電極の電位及び前記保持容量の電荷量はリセットされ、前記駆動トランジスタは電流を流さなく、
    　　　対応する残りの行の各々の前記画素において、前記第２制御信号に基づいて前記画素スイッチをオフ状態に維持する、請求項９に記載の表示装置。
11. 　前記リセット線は、前記第１電源線である、請求項１又は６に記載の表示装置。
12. 　前記駆動トランジスタは、Ｐチャネル型のトランジスタであり、前記第１電源線に接続されたソース電極と、前記発光素子に接続されたドレイン電極と、を有し、
    　前記発光素子は、前記ドレイン電極と前記第２電源線との間に接続され、
    　前記第２電源線は、定電位に保持され、
    　前記第１電源線は、前記第２電源線より高い定電位に保持され、
    　前記保持容量は、前記ゲート電極と前記ソース電極との間に接続されている、請求項１１に記載の表示装置。
13. 　前記発光素子は、マイクロ発光ダイオードである、請求項１又は６に記載の表示装置。

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