JP2018533225A - イメージセンシングチップのパッケージ化方法及びパッケージ構造 - Google Patents

イメージセンシングチップのパッケージ化方法及びパッケージ構造 Download PDF

Info

Publication number
JP2018533225A
JP2018533225A JP2018537708A JP2018537708A JP2018533225A JP 2018533225 A JP2018533225 A JP 2018533225A JP 2018537708 A JP2018537708 A JP 2018537708A JP 2018537708 A JP2018537708 A JP 2018537708A JP 2018533225 A JP2018533225 A JP 2018533225A
Authority
JP
Japan
Prior art keywords
image sensing
photosensitive ink
wafer
opening
sensing chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018537708A
Other languages
English (en)
Other versions
JP6503518B2 (ja
Inventor
王之奇
王卓偉
謝国梁
Original Assignee
チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド
チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201520780060.XU external-priority patent/CN205050839U/zh
Priority claimed from CN201510649774.1A external-priority patent/CN105226036B/zh
Application filed by チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド, チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド filed Critical チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド
Publication of JP2018533225A publication Critical patent/JP2018533225A/ja
Application granted granted Critical
Publication of JP6503518B2 publication Critical patent/JP6503518B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)

Abstract

イメージセンシングチップのパッケージ化方法及びパッケージ構造が提供される。前記パッケージ化方法は、第１の面（１０１）と、第１の面（１０１）の反対側の第２の面（１０２）とを有するウエハ（１００）を提供することであって、ウエハ（１００）はグリッドとして配置された複数のイメージングセンシングチップ（１１０）を有し、イメージセンシングチップ（１１０）はイメージセンシング領域（１１１）及びソルダーパッド（１１２）を有し、イメージセンシング領域（１１１）及びソルダーパッド（１１２）は第１の面（１０１）の側に位置する、ことと、ウエハ（１００）の第２の面（１０２）における切断リセス（１０３）、及びソルダーパッド（１１２）に対応する開口部（１１３）を形成することであって、開口部（１１３）はソルダーパッド（１１２）を露出する、ことと、第１の感光性インク（１１７）を切断リセス（１０３）内に充填することと、第２の感光性インク（１１８）が開口部（１１３）を覆い、キャビティ（１１９）を開口部（１１３）内に形成するように、第２の感光性インク（１１８）をウエハ（１００）の第２の面（１０２）上にコーティングすることと、を含む。上記の方法によって形成されたイメージセンシングチップパッケージ構造は、前記第２の感光性インクが前記開口部の底に接触することを効果的に防止することが可能であり、その結果、イメージセンシングチップのパッケージの歩留まり率が向上し、イメージセンシングチップパッケージ構造の信頼性が強化される。

Description

本出願は、２０１５年１０月１０日に中国国家知識産権局に出願された「イメージセンシングチップのパッケージ化方法及びパッケージ構造（ＰＡＣＫＡＧＩＮＧ ＭＥＴＨＯＤ ＡＮＤ ＰＡＣＫＡＧＥ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＩＭＡＧＥ ＳＥＮＳＩＮＧ ＣＨＩＰ）」と題された中国発明特許出願第２０１５１０６４９７７４．１号の優先権、及び、２０１５年１０月１０日に中国国家知識産権局に出願された「イメージセンシングチップパッケージ（ＩＭＡＧＥ ＳＥＮＳＩＮＧ ＣＨＩＰ ＰＡＣＫＡＧＥ）」と題された中国実用新案特許出願第２０１５２０７８００６０．Ｘ号の優先権を主張するものであり、当該両出願はそれらの全体が参照によって本明細書中に援用される。
本開示は半導体の技術分野に関し、特に、ウエハレベル半導体チップのパッケージ化方法及びそのパッケージに関する。
現在、ウエハレベルチップサイズパッケージ化（ＷＬＣＳＰ）技術は、主流の半導体チップパッケージ化技術であり、この技術ではフルウエハがパッケージ化及びテストされ、次に切断されて個々の完成したチップが得られる。このパッケージ化技術を使用することにより、個々のパッケージ化されたチップ製品は個々の結晶粒とほぼ同じサイズを有する（ａｌｍｏｓｔ ｈａｓ ｔｈｅ ｓａｍｅ ｓｉｚｅ ａｓ ａｎ ｉｎｄｉｖｉｄｕａｌ ｃｒｙｓｔａｌｌｉｎｅ ｇｒａｉｎ）ようになり、これは、より軽く、より小さく、より短く、より薄く、かつより安価なマイクロエレクトロニクス製品に対する市場要求を満たすものである。ウエハレベルチップサイズパッケージ化技術は、現在のパッケージ化分野におけるホットスポットであり、将来の開発傾向を表している。
イメージセンシングチップパッケージ化方法が本開示に従って提供され、前記方法を用いればイメージセンシングチップパッケージの信頼性が向上し得る。前記イメージセンシングチップパッケージ化方法は、
第１の面と、前記第１の面の反対側の第２の面とを含むウエハであって、前記ウエハはグリッド状に配置された複数のイメージセンシングチップを有し、前記イメージセンシングチップのそれぞれは、前記第１の面の側上に配置されたイメージセンシング領域及び接触パッドを有するウエハを提供することと、
前記接触パッドのそれぞれに対応する開口部であって前記接触パッドは前記開口部を通して露出される開口部、及び切断溝を、前記ウエハの前記第２の面の側上に形成することと、
前記切断溝を第１の感光性インクで充填することと、
第２の感光性インクを前記ウエハの前記第２の面上に塗布して、前記開口部を前記第２の感光性インクで覆い、中空のキャビティを前記開口部内に形成することと、
を含む。
所望により、前記切断溝を前記第１の感光性インクで充填することは、
前記第１の感光性インクを前記ウエハの前記第２の面上に塗布して、前記切断溝を前記第１の感光性インクで充填することと、
前記切断溝のエリア外の前記第１の感光性インクを、露光及び現像プロセスによって除去することと、
を含んでもよい。
所望により、前記切断溝はスピンコーティングプロセスによって前記第１の感光性インクで充填されてもよく、前記第２の面はスピンコーティングプロセスによって前記第２の感光性インクを用いてコーティングされてもよく、前記第１の感光性インクについてのスピンコーティング速度は、前記第２の感光性インクについてのスピンコーティング速度より小さい。
所望により、前記第１の感光性インクの粘度は、前記第２の感光性インクの粘度より小さくてもよい。
所望により、前記第１の感光性インクの前記粘度は８Ｋｃｐｓ（８Ｐａ・ｓ）より小さくてもよく、前記第２の感光性インクの前記粘度は１２Ｋｃｐｓ（１２Ｐａ・ｓ）より大きくてもよい。
所望により、前記切断溝及び前記開口部を前記ウエハの前記第２の面上に形成することの前に、前記イメージセンシングチップパッケージ化方法は、
保護基板であって前記保護基板はグリッド状に配置された支持ユニットを有し、前記支持ユニットのそれぞれは前記イメージセンシングチップのうちの１つに対応する保護基板を提供することと、
前記支持ユニットは前記ウエハと前記保護基板との間にあるように前記ウエハの前記第１の面を前記保護基板と位置合わせし積層することと、
前記ウエハを前記第２の面上で研削し薄くすることと、
をさらに含んでもよい。
所望により、前記切断溝及び前記開口部を前記ウエハの前記第２の面上に形成することは、
プレ切断溝（ｐｒｅ−ｃｕｔｔｉｎｇ ｔｒｅｎｃｈｅｓ）及び前記開口部を、前記ウエハの前記第２の面上に、同じエッチングプロセスにおいて形成することと、
前記プレ切断溝に沿って、カッターを用いて、前記ウエハの前記第１の面を通して切断して、前記切断溝を形成することと、
を含んでもよい。
所望により、前記第２の感光性インクを塗布することの前に、前記イメージセンシングチップパッケージ化方法は、
絶縁層を前記開口部の側壁上に形成することと、
前記接触パッドに電気的に接続される再配線層を前記絶縁層上に、及び前記開口部の底において形成することと、
前記第２の感光性インクを前記ウエハの前記第２の面上に、スクリーン印刷プロセスによって塗布して、複数の貫通孔であって前記再配線層は前記貫通孔を通して露出される貫通孔を前記第２の感光性インク上に形成することと、
前記再配線層に電気的に接続されるソルダーボールを前記貫通孔のそれぞれの中に形成することと、
をさらに含んでもよい。
所望により、前記第２の感光性インクを塗布することの前に、前記イメージセンシングチップパッケージ化方法は、
絶縁層を前記開口部の側壁上に形成することと、
前記接触パッドに電気的に接続される再配線層を前記絶縁層上に、及び前記開口部の底において形成することと、
前記第２の感光性インクを前記ウエハの第２の面全体の上に、スピンコーティングプロセスによって塗布することと、
複数の貫通孔であって前記再配線層が前記貫通孔を通して露出される貫通孔を前記第２の感光性インク上に、露光及び現像プロセスによって形成することと、
前記再配線層に電気的に接続されるソルダーボールを前記貫通孔のそれぞれの中に形成することと、
をさらに含んでもよい。
イメージセンシングチップパッケージが本開示に従ってさらに提供される。前記イメージセンシングチップパッケージは、
第１の面と、前記第１の面の反対側の第２の面とを含む基板と、
前記基板の前記第１の面の側上に配置されたイメージセンシング領域及び接触パッドと、
前記第２の面の側上に配置された、且つ前記第１の面に向けて延在する開口部であって、前記接触パッドのそれぞれは前記開口部のうちの１つに対応し前記開口部を通して露出される、開口部と、
前記基板の側壁を覆う第１の感光性インクと、
前記開口部を覆う、且つ中空のキャビティを前記開口部のそれぞれの中に形成する第２の感光性インクと、
を含む。
所望により、前記パッケージは、
前記基板の前記第１の面と位置合わせされ積層された保護基板と、
前記保護基板と前記基板との間に配置された、且つ前記イメージセンシング領域を囲む支持ユニットと、
をさらに含んでもよく、ここで、
前記第１の感光性インクは前記支持ユニットの側壁の一部を覆う。
所望により、前記第１の感光性インクの粘度は、前記第２の感光性インクの粘度より小さくてもよい。
所望により、前記第１の感光性インクの前記粘度は８Ｋｃｐｓ（８Ｐａ・ｓ）より小さくてもよく、前記第２の感光性インクの前記粘度は１２Ｋｃｐｓ（１２Ｐａ・ｓ）より大きくてもよい。
所望により、前記パッケージは、
前記開口部のそれぞれの側壁上に配置された絶縁層と、
前記絶縁層上の、及び前記開口部の底における再配線層であって、前記再配線層は前記接触パッドに電気的に接続された、再配線層と、
をさらに含んでもよく、ここで、
前記第２の感光性インクは前記再配線層を覆い且つ貫通孔を備え、前記貫通孔を通して前記再配線層が露出され、
ソルダーボールが前記貫通孔のそれぞれの中に配置され且つ前記再配線層に電気的に接続される。
本開示の前記パッケージによれば、前記中空のキャビティが前記開口部内に形成され、それにより、前記再配線層が前記接触パッドから剥離されることが効果的に防止され、その結果、前記イメージセンシングチップパッケージの歩留まりが向上し、且つ前記イメージセンシングチップのパッケージの信頼性が向上する。
ウエハレベルイメージセンシングチップパッケージの概略図である。 ウエハレベルイメージセンシングチップの構造を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージの概略断面図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージ化方法を示す概略図である。 本開示の一実施形態による個々のイメージセンシングチップのパッケージを示す概略図である。
本開示の特定の実施形態について、図面と組み合わせて以下に詳細に説明する。前記実施形態は本開示を限定することを意図するものではなく、これらの実施形態に従って当業者によって行われる、構造、方法、又は機能におけるいかなる修正も本開示の保護範囲内に入る。
図１を参照すると、ウエハレベルイメージセンシングチップパッケージが示されている。ウエハ１が保護基板２と位置合わせされ積層される。支持ユニット３がウエハ１と保護基板２との間に配置されて、ウエハ１と保護基板２との間に間隙を形成し、それにより保護基板２がウエハ１と直接接触することが防止される。ウエハ１は、グリッド状に配置された複数のイメージセンシングチップ１０を含む。各イメージセンシングチップ１０は、イメージセンシング領域１１と接触パッド１２とを含む。複数の支持ユニット３は保護基板２上にグリッド状に配置され、イメージセンシングチップ１０に対応する。保護基板２がウエハ１と位置合わせされ積層された後、支持ユニット３はイメージセンシング領域１１を囲む。ウエハ１は、第１の面と、前記第１の面の反対側の第２の面とを有する。イメージセンシング領域１１及び接触パッド１２は、前記ウエハの前記第１の面の側上に配置される。
接触パッド１２とその他の回路との間の電気的接続を実現するために、前記第１の面に向けて延在する開口部２２が、ウエハ１の前記第２の面の側上に備えられる。開口部２２は接触パッド１２に対応し、接触パッド１２は開口部２２の底から露出される。絶縁層２３が開口部２２の側壁上に配置される。再配線層２４が絶縁層２３上に及び開口部２２の底において配置される。再配線層２４は接触パッド１２に電気的に接続される。ソルダーボール２５が再配線層２４に電気的に接続される。接触パッド１２とその他の回路との間の電気的接続は、ソルダーボール２５をその他の回路に電気的に接続することによって実現される。
パッケージ化されたイメージセンシングチップの切り離しを容易にするために、ウエハ１の前記第２の面は、前記第１の面に向けて延在する切断溝２１を備える。
ソルダーボール２５がウエハ１の前記第２の面上に配置される前に、ソルダーマスクインク２６が前記第２の面上に塗布される必要がある。通常は、切断溝２１及び開口部２２もまた、保護及び絶縁の目的のためにソルダーマスクインク２６で充填される。
しかし、開口部２２がソルダーマスクインク２６で完全に充填されている場合、ソルダーマスクインクは再配線層と全面的に接触する。後続のリフローソルダリング及び信頼性テストにおいて、ソルダーマスクインク２６の熱膨張及び熱収縮によって生成される応力が再配線層２４に印加され、再配線層２４は前記応力下で接触パッド１２から容易に剥離され、これにより欠陥のある製品がもたらされる。
したがって本開示の一実施形態では、中空のキャビティが前記開口部内に形成され、それにより、前記開口部の底において前記ソルダーマスクインクは前記再配線層と接触しなくなり、その結果、前記再配線層が前記接触パッドから剥離されることが効果的に防止される。
図２を参照すると、これはウエハレベルイメージセンシングチップの構造を示す概略図である。ウエハ１００は、グリッド状に配置された複数のイメージセンシングチップ１１０を有する。イメージセンシングチップ１１０の間に間隙が確保されている。パッケージ化プロセス及びテストが完了した後で、前記イメージセンシングチップは前記間隙に沿って分離される。
各イメージセンシングチップ１１０は、イメージセンシング領域１１１とイメージセンシング領域１１１の周囲に配置された複数の接触パッド１１２とを有する。接触パッド１１２及びイメージセンシング領域１１１は、ウエハ１００の同じ面の側上に配置される。
図３を参照すると、これは本開示の一実施形態によるウエハレベルイメージセンシングチップパッケージの概略断面図である。複数の支持ユニット２１０が保護基板２００の一方の側上にグリッド状に配置される。ウエハ１００が保護基板２００と位置合わせされ積層された後、支持ユニット２１０はウエハ１００と保護基板２００との間にあり、ウエハ１００と保護基板２００との間に間隙を形成する。支持ユニット２１０はイメージセンシングチップ１１０と１対１対応で対応し、支持ユニット２１０はイメージセンシング領域１１１を囲む。
ウエハ１００は、第１の面１０１と、第１の面１０１の反対側の第２の面１０２とを有する。イメージセンシング領域１１１及び接触パッド１１２は、第１の面１０１の側上に配置される。前記ウエハの第２の面１０２は、第１の面１０１に向けて延在する切断溝１０３及び開口部１１３を備える。各開口部１１３は位置に関して１つの接触パッド１１２に対応し、接触パッド１１２は開口部１１３の底から露出される。
再配線層１１５及びソルダーボール１１６が、接触パッド１１２とその他の回路との間の接続を容易にするために使用される。一実施形態では、絶縁層１１４が開口部１１３の側壁上及びウエハ１００の第２の面１０２上に形成される。再配線層１１５は絶縁層１１４上に、及び開口部１１３の底において形成される。再配線層１１５は接触パッド１１２に電気的に接続される。ソルダーボール１１６はウエハ１００の第２の面１０２上に配置される。ソルダーボール１１６は再配線層１１５に電気的に接続される。接触パッド１１２とその他の回路との間の電気的接続は、ソルダーボール１１６をその他の回路に電気的に接続することによって実現される。
切断溝１０３は第１の感光性インク１１７で充填される。第２の感光性インク１１８が開口部１１３を覆い、中空のキャビティ１１９を開口部１１３内に形成する。第２の感光性インク１１８は貫通孔を有し、前記貫通孔を通して再配線層１１５が露出される。ソルダーボール１１６は前記貫通孔内に配置され、再配線層１１５に電気的に接続される。
この実施形態では、図３を参照すると、第１の感光性インク１１７は切断溝１０３から部分的に溢れ出ている。明らかに本実施形態では、切断溝１０３が第１の感光性インク１１７で完全に充填されるか、又は、第１の感光性インク１１７が切断溝１０３から溢れ出るか、又は、切断溝１０３の下部が第１の感光性インク１１７で充填され、切断溝１０３の上部が第２の感光性インク１１８で充填され、第２の感光性インク１１８で覆われるか、ということは限定されない。本開示の実施形態では、前記切断溝が前記第１の感光性インクで充填されるということは、前記第１の感光性インクが前記切断溝の少なくとも下部を充填するということとして、且つ前記切断溝をいっぱいに満たす必要も前記切断溝から溢れ出る必要もないということとして理解されるべきである。
中空のキャビティ１１９を開口部１１３内に形成する特定のパッケージ化プロセスについて、以下に記載する。
ウエハ１００が提供され、ウエハ１００の構造図については図１を参照されたい。
保護基板２００が提供され、複数の支持ユニット２１０が保護基板２００の一方の側上にグリッド状に配置される。この実施形態では、支持ユニット２１０は感光性インクで作られており、保護基板２００の一方の側上に露光及び現像プロセスによって形成される。
図４を参照すると、ウエハ１００は保護基板２００と位置合わせされ積層され、ウエハ１００は保護基板２００に接着剤を用いて接合される。支持ユニット２１０はウエハ１００と保護基板２００との間にある。複数の密封された空間が、支持ユニット２１０、ウエハ１００、及び保護基板２００の包囲によってグリッド状に形成される。前記密封された空間のそれぞれは、１つのイメージセンシングチップ１１０に対応する。支持ユニット２１０はイメージセンシングチップ１１０のイメージセンシング領域１１１を囲む。
図５を参照すると、ウエハ１００は、第２の面１０２上で研削され薄くされる。薄くされる前のウエハ１００の厚さはＤとして示されており、薄くされた後のウエハ１００の厚さはｄとして示されている。
図６を参照すると、ウエハ１００の第１の面１０１に向けて延在するプレ切断溝１０３’及び開口部１１３が、ウエハ１００の第２の面１０２上でエッチングプロセスによってエッチングされる。接触パッド１１２は開口部１１３の底から露出される。この実施形態では、プレ切断溝１０３’の深さは開口部１１３の深さと同じである。明らかにこの工程は、プレ切断溝１０３’なしに、開口部１１３のみをエッチングすることを含んでもよい。
図７を参照すると、カッターが使用されて、ウエハ１００の第２の面１０２から第１の面１０１に向けてプレ切断溝１０３’に沿って切断され、この切断は、ウエハ１００の第１の面１０１が突き抜けられて切断溝１０３が形成されるまで、すなわち、前記カッターが支持ユニット２１０の一部に切り込まれるまで行われる。ウエハ１００の材料は脆性があり、靱性及び延性に乏しいため、前記カッターとしては、金属ナイフなどの高硬度を有するものが選択される。
図８（ａ）を参照すると、絶縁層１１４が、ウエハ１００の第２の面１０２上に、及び開口部１１３の側壁上に、及び開口部１１３の底において、及び切断溝１０３の内壁上に形成される。この実施形態では、絶縁層１１４は有機絶縁材料で作られており、それにより絶縁性及び可撓性を有する。絶縁層１１４はスプレーイング又はスピンコーティングプロセスによって形成され、次に接触パッド１１２がレーザを用いて、又は露光及び現像プロセスによって露出される。
図８（ｂ）を参照すると、絶縁層１１４’が、やはりウエハ１００の第２の面１０２上に、及び開口部１１３の前記側壁上に、及び開口部１１３の底において、及び切断溝１０３の前記内壁上に堆積されてもよい。絶縁層１１４’は無機材料で作られており、前記無機材料は通常は二酸化ケイ素である。二酸化ケイ素の耐衝撃性は有機絶縁材料１１４の耐衝撃性ほど良くはないため、バッファ層１１４０が、後続のソルダーボール接合を容易にするために、ウエハ１０１の前記第２の面上に露光及び現像プロセスによって形成される。次に、開口部１１３の底における前記絶縁層がエッチングプロセスによってエッチング除去されて、接触パッド１１２が露出される。
図９を参照すると、再配線層１１５が絶縁層１１４（又は絶縁層１１４’）上に形成され、再配線層１１５は接触パッド１１２に電気的に接続される。
本開示の実施形態の要諦は、切断溝１０３が感光性インクで充填され、中空のキャビティ１１９が開口部１１３内に形成され、それにより、感光性インクは開口部１１３の底に接触しないようになり、開口部１１３が感光性インクで完全に充填されることが防止される、ということである。
具体的には、図１０を参照すると、切断溝１０３が第１の感光性インク１１７で充填される。この実施形態では、ウエハ１００の第２の面１０２全体がスピンコーティングプロセスによって第１の感光性インク１１７を用いてコーティングされ、次に切断溝１０３のエリア外の第１の感光性インク１１７が、露光及び現像プロセスによって除去される。
切断溝１０３の少なくとも下部が第１の感光性インク１１７で充填されることを確実にするために、低粘度を有する感光性インクが使用されてもよく、又はスピンコーティングプロセスにおけるスピンコーティング速度が低減されてもよく、それにより切断溝１０３の底が第１の感光性インクで十分に充填される。前記感光性インクの粘度は、シンナー剤を追加することによって低減されてもよい。一実装では、第１の感光性インク１１７の粘度は８Ｋｃｐｓ（８Ｐａ・ｓ）より小さい。
図１１を参照すると、第２の感光性インク１１８がウエハ１００の第２の面１０２上に塗布されて、第２の感光性インク１１８が開口部１１３を覆うように且つ中空のキャビティ１１９を開口部１１３内に形成するようにされる。ソルダーマスクが第２の感光性インク１１８によって形成されて、後続のソルダーボール接合プロセスにおいて前記チップを保護するためのソルダーレジスト機能が提供される。
中空のキャビティ１１９が開口部１１３内に形成されることを確実にするために、高粘度を有する感光性インクが使用されてもよく、又は第２の感光性インク１１８についてのスピンコーティング速度が増加されてもよく、それにより第２の感光性インク１１８は開口部１１３の底を充填せず開口部１１３の上部のみを覆うようになる。一実装では、第２の感光性インク１１８の粘度は１２Ｋｃｐｓ（１２Ｐａ・ｓ）より大きい。
一実装では、第１の感光性インク１１７についてのスピンコーティング速度は、第２の感光性インク１１８についてのスピンコーティング速度より小さい。
一実装では、第１の感光性インク１１７の粘度は、第２の感光性インク１１８の粘度より小さい。
後続のソルダーボール接合を容易にするために、貫通孔が第２の感光性インク１１８上に、再配線層１１５に対応する位置において形成される。具体的には、再配線層１１５を露出する前記貫通孔は、第２の感光性インク１１８がウエハ１００の第２の面１０２全体の上に塗布された後の、硬化プロセスと露光及び現像プロセスとによって形成されてもよい。明らかに、再配線層１１５を露出する前記貫通孔は、第２の感光性インク１１８をウエハ１００の第２の面１０２上に、スクリーン印刷プロセスによって塗布することによって形成されてもよい。
図１２を参照すると、ソルダーボール１１６が前記貫通孔内に、ソルダーボール接合プロセスによって形成され、それによりソルダーボール１１６が前記再配線層に電気的に接続される。
最後に、ウエハ１００及び保護基板２００が、ウエハ１００の第２の面１０２からウエハ１００の第１の面１０１に向けて切断溝１０３に沿って切断されて、個々のイメージセンシングチップパッケージが得られる。
図１３を参照すると、個々のイメージセンシングチップパッケージ３００は、ウエハ１００から切断された基板３１０を含む。基板３１０は、第１の面３０１と、第１の面３０１の反対側の第２の面３０２とを有する。イメージセンシング領域１１１及び接触パッド１１２は、第１の面３０１の側上に配置されている。開口部１１３及びソルダーボール１１６は、第２の面３０２の側上に配置されている。基板３１０の側壁は感光性インクによって覆われている。
この実施形態では、基板３１０の前記側壁は第１の感光性インク１１７によって完全に覆われている。明らかに、第２の面３０２付近の基板３１０の前記側壁の一部はまた、第２の感光性インク１１８によって覆われてもよい。すなわち、第１の感光性インク１１７は支持ユニット２１０の側壁の一部と第１の面３０１付近の前記基板の前記側壁の一部とを覆い、第２の感光性インク１１８は第２の面３０２付近の前記基板の前記側壁の一部を覆う。
絶縁層１１４が有機絶縁材料で作られている場合、ソルダーボール１１６に対応する位置において再配線層１１５と絶縁層１１４との間に、バッファ層１１４０は配置されていなくてもよい。
絶縁層１１４’が無機材料で作られている場合、ソルダーボール１１６に対応する前記位置において再配線層１１５と絶縁層１１４との間に、バッファ層１１４０が配置されている。バッファ層１１４０はフォトレジスト材料で作られており、露光及び現像プロセスによって形成されてもよい。
本明細書において実施形態の説明を行ったが、各実施形態は単に１つの独立した技術的解決法を含むにすぎないものではないということを理解されたい。本明細書のこの説明方法は、わかりやすくするためのものにすぎない。当業者は本明細書を全体として解釈すべきである。前記実施形態における技術的解決法は、適切に組み合わせて、当業者にとって理解可能なその他の実施形態を形成することが可能である。
上記の詳細な説明は、本開示の実現可能な実施形態を説明するために行われたものにすぎず、本開示の保護範囲を限定することを意図するものではない。本開示の技術及び精神から逸脱することなく行われた任意の等価な実装又は変更は、本開示の保護範囲内に含まれる。

Claims (14)

  1. 第１の面と、前記第１の面の反対側の第２の面とを含むウエハであって、前記ウエハはグリッド状に配置された複数のイメージセンシングチップを有し、前記イメージセンシングチップのそれぞれはイメージセンシング領域及び接触パッドを有し、前記イメージセンシング領域及び前記接触パッドは前記第１の面の側上に配置されているウエハを提供することと、
    前記接触パッドのそれぞれに対応する開口部であって前記接触パッドが前記開口部を通して露出される開口部、及び切断溝を、前記ウエハの前記第２の面の側上に形成することと、
    前記切断溝を第１の感光性インクで充填することと、
    第２の感光性インクを前記ウエハの前記第２の面上に塗布して、前記開口部を前記第２の感光性インクで覆い、中空のキャビティを前記開口部内に形成することと、
    を含む、イメージセンシングチップパッケージ化方法。
  2. 前記切断溝を第１の感光性インクで充填することは、
    前記第１の感光性インクを前記ウエハの前記第２の面上に塗布して、前記切断溝を前記第１の感光性インクで充填することと、
    前記切断溝のエリア外の前記第１の感光性インクを、露光及び現像プロセスによって除去することと、
    を含む、請求項１に記載のイメージセンシングチップパッケージ化方法。
  3. 前記切断溝はスピンコーティングプロセスによって前記第１の感光性インクで充填され、
    前記第２の面はスピンコーティングによって前記第２の感光性インクを用いてコーティングされ、
    前記第１の感光性インクについてのスピンコーティング速度は、前記第２の感光性インクについてのスピンコーティング速度より小さい、
    請求項１に記載のイメージセンシングチップパッケージ化方法。
  4. 前記第１の感光性インクの粘度は、前記第２の感光性インクの粘度より小さい、請求項１に記載のイメージセンシングチップパッケージ化方法。
  5. 前記第１の感光性インクの前記粘度は８Ｋｃｐｓ（８Ｐａ・ｓ）より小さく、前記第２の感光性インクの前記粘度は１２Ｋｃｐｓ（１２Ｐａ・ｓ）より大きい、請求項４に記載のイメージセンシングチップパッケージ化方法。
  6. 前記切断溝及び前記開口部を前記ウエハの前記第２の面上に形成することの前に、前記イメージセンシングチップパッケージ化方法は、
    保護基板であって、前記保護基板はグリッド状に配置された支持ユニットを有し、前記支持ユニットのそれぞれは前記イメージセンシングチップのうちの１つに対応する保護基板を提供することと、
    前記支持ユニットが前記ウエハと前記保護基板との間にあるように前記ウエハの前記第１の面を前記保護基板と位置合わせし積層することと、
    前記ウエハを前記第２の面上で研削し薄くすることと、
    をさらに含む、請求項１に記載のイメージセンシングチップパッケージ化方法。
  7. 前記切断溝及び前記開口部を前記ウエハの前記第２の面上に形成することは、
    プレ切断溝及び前記開口部を、前記ウエハの前記第２の面上に、同じエッチングプロセスにおいて形成することと、
    前記プレ切断溝に沿って、カッターを用いて、前記ウエハの前記第１の面を通して切断して、前記切断溝を形成することと、
    を含む、請求項１〜請求項６のいずれか一項に記載のイメージセンシングチップパッケージ化方法。
  8. 前記第２の感光性インクを塗布することの前に、前記イメージセンシングチップパッケージ化方法は、
    絶縁層を前記開口部の側壁上に形成することと、
    前記接触パッドに電気的に接続される再配線層を前記絶縁層上に、及び前記開口部の底において形成することと、
    前記第２の感光性インクを前記ウエハの前記第２の面上に、スクリーン印刷プロセスによって塗布して、複数の貫通孔を前記再配線層が前記貫通孔を通して露出されるように前記第２の感光性インク上に形成することと、
    前記再配線層に電気的に接続されるソルダーボールを前記貫通孔のそれぞれの中に形成することと、
    をさらに含む、請求項１に記載のイメージセンシングチップパッケージ化方法。
  9. 前記第２の感光性インクを塗布することの前に、前記イメージセンシングチップパッケージ化方法は、
    絶縁層を前記開口部の側壁上に形成することと、
    前記接触パッドに電気的に接続される再配線層を前記絶縁層上に、及び前記開口部の底において形成することと、
    前記第２の感光性インクを前記ウエハの第２の面全体の上に、スピンコーティングプロセスによって塗布することと、
    複数の貫通孔であって前記再配線層は前記貫通孔を通して露出される貫通孔を前記第２の感光性インク上に、露光及び現像プロセスによって形成することと、
    前記再配線層に電気的に接続されるソルダーボールを前記貫通孔のそれぞれの中に形成することと、
    をさらに含む、請求項１に記載のイメージセンシングチップパッケージ化方法。
  10. 第１の面と、前記第１の面の反対側の第２の面とを含む基板と、
    前記基板の前記第１の面上に配置されたイメージセンシング領域及び接触パッドと、
    前記第２の面上に配置された、且つ前記第１の面に向けて延在する開口部であって、前記接触パッドのそれぞれは前記開口部のうちの１つに対応し前記開口部を通して露出される、開口部と、
    前記基板の側壁を覆う第１の感光性インクと、
    前記開口部を覆う、且つ中空のキャビティを前記開口部のそれぞれの中に形成する第２の感光性インクと、
    を含む、イメージセンシングチップパッケージ。
  11. 前記基板の前記第１の面と位置合わせされ積層された保護基板と、
    前記保護基板と前記基板との間に配置された、且つ前記イメージセンシング領域を囲む支持ユニットと、
    をさらに含み、
    前記第１の感光性インクは前記支持ユニットの側壁の一部を覆う、
    請求項１０に記載のイメージセンシングチップパッケージ。
  12. 前記第１の感光性インクの粘度は、前記第２の感光性インクの粘度より小さい、請求項１０に記載のイメージセンシングチップパッケージ。
  13. 前記第１の感光性インクの前記粘度は８Ｋｃｐｓ（８Ｐａ・ｓ）より小さく、前記第２の感光性インクの前記粘度は１２Ｋｃｐｓ（１２Ｐａ・ｓ）より大きい、請求項１２に記載のイメージセンシングチップパッケージ。
  14. 前記開口部のそれぞれの側壁上に配置された絶縁層と、
    前記絶縁層上の、及び前記開口部の底における再配線層であって、前記再配線層は前記接触パッドに電気的に接続された、再配線層と、
    をさらに含み、
    前記第２の感光性インクは前記再配線層を覆い且つ貫通孔を備え、前記貫通孔を通して前記再配線層が露出され、
    ソルダーボールが前記貫通孔のそれぞれの中に配置され且つ前記再配線層に電気的に接続される、
    請求項１０に記載のイメージセンシングチップパッケージ。
JP2018537708A 2015-10-10 2016-09-28 イメージセンシングチップのパッケージ化方法及びパッケージ構造 Active JP6503518B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201520780060.X 2015-10-10
CN201520780060.XU CN205050839U (zh) 2015-10-10 2015-10-10 影像传感芯片封装结构
CN201510649774.1 2015-10-10
CN201510649774.1A CN105226036B (zh) 2015-10-10 2015-10-10 影像传感芯片的封装方法以及封装结构
PCT/CN2016/100559 WO2017059777A1 (zh) 2015-10-10 2016-09-28 影像传感芯片的封装方法以及封装结构

Publications (2)

Publication Number Publication Date
JP2018533225A true JP2018533225A (ja) 2018-11-08
JP6503518B2 JP6503518B2 (ja) 2019-04-17

Family

ID=58487236

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018537708A Active JP6503518B2 (ja) 2015-10-10 2016-09-28 イメージセンシングチップのパッケージ化方法及びパッケージ構造

Country Status (5)

Country Link
US (1) US10325946B2 (ja)
JP (1) JP6503518B2 (ja)
KR (1) KR102082714B1 (ja)
TW (1) TWI698989B (ja)
WO (1) WO2017059777A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020141126A (ja) * 2019-02-27 2020-09-03 ウェスタン デジタル テクノロジーズ インコーポレーテッド ２次元シフトを含むｔｓｖ半導体デバイス

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190296064A1 (en) * 2016-05-25 2019-09-26 China Wafer Level Csp Co., Ltd. Packaging method and packaging structure for semiconductor chip
CN108428690A (zh) * 2018-03-27 2018-08-21 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
JP7178819B2 (ja) 2018-07-18 2022-11-28 浜松ホトニクス株式会社 半導体光検出装置
US10985199B2 (en) * 2018-10-31 2021-04-20 Taiwan Semiconductor Manufacturing Company Ltd. Image sensor having stress releasing structure and method of forming same
TWI784847B (zh) * 2021-12-17 2022-11-21 力成科技股份有限公司 封裝結構及其製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2009206253A (ja) * 2008-02-27 2009-09-10 Zycube:Kk 半導体装置
JP2009277883A (ja) * 2008-05-14 2009-11-26 Sharp Corp 電子素子ウェハモジュールおよびその製造方法、電子素子モジュール、電子情報機器
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール
US20110169139A1 (en) * 2010-01-13 2011-07-14 Chia-Sheng Lin Chip package and fabrication method thereof
JP2011222596A (ja) * 2010-04-05 2011-11-04 Fujikura Ltd 半導体装置及びその製造方法
US20120205799A1 (en) * 2011-02-10 2012-08-16 Chia-Sheng Lin Chip package and fabrication method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582435B (zh) * 2008-05-16 2012-03-14 鸿富锦精密工业（深圳）有限公司 一种影像感测晶片封装结构及其应用的相机模组
CN101419952B (zh) 2008-12-03 2010-09-15 晶方半导体科技（苏州）有限公司 晶圆级芯片封装方法及封装结构
US8952519B2 (en) * 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
CN101800207B (zh) 2010-03-12 2011-10-26 苏州晶方半导体科技股份有限公司 半导体器件的封装结构及其制造方法
CN103400808B (zh) * 2013-08-23 2016-04-13 苏州晶方半导体科技股份有限公司 影像传感器的晶圆级封装结构及封装方法
US20150206916A1 (en) * 2014-01-20 2015-07-23 Xintec Inc. Semiconductor device and manufacturing method thereof
TW201607014A (zh) * 2014-08-08 2016-02-16 精材科技股份有限公司 半導體結構及其製造方法
CN204632759U (zh) * 2015-03-25 2015-09-09 精材科技股份有限公司 一种芯片尺寸等级的感测芯片封装体
CN205050839U (zh) * 2015-10-10 2016-02-24 苏州晶方半导体科技股份有限公司 影像传感芯片封装结构
CN105226036B (zh) * 2015-10-10 2018-09-28 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2009206253A (ja) * 2008-02-27 2009-09-10 Zycube:Kk 半導体装置
JP2009277883A (ja) * 2008-05-14 2009-11-26 Sharp Corp 電子素子ウェハモジュールおよびその製造方法、電子素子モジュール、電子情報機器
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール
US20110169139A1 (en) * 2010-01-13 2011-07-14 Chia-Sheng Lin Chip package and fabrication method thereof
JP2011222596A (ja) * 2010-04-05 2011-11-04 Fujikura Ltd 半導体装置及びその製造方法
US20120205799A1 (en) * 2011-02-10 2012-08-16 Chia-Sheng Lin Chip package and fabrication method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020141126A (ja) * 2019-02-27 2020-09-03 ウェスタン デジタル テクノロジーズ インコーポレーテッド ２次元シフトを含むｔｓｖ半導体デバイス

Also Published As

Publication number Publication date
KR20180042347A (ko) 2018-04-25
US20180286903A1 (en) 2018-10-04
TWI698989B (zh) 2020-07-11
TW201714291A (zh) 2017-04-16
KR102082714B1 (ko) 2020-02-28
US10325946B2 (en) 2019-06-18
WO2017059777A1 (zh) 2017-04-13
JP6503518B2 (ja) 2019-04-17

Similar Documents

Publication Publication Date Title
JP7027577B2 (ja) ウェーハレベルシステムインパッケージ方法及びパッケージ構造
JP6503518B2 (ja) イメージセンシングチップのパッケージ化方法及びパッケージ構造
KR101890535B1 (ko) 반도체 장치 및 제조 방법
US9305842B2 (en) Fabrication methods of chip device packages
CN105226036B (zh) 影像传感芯片的封装方法以及封装结构
US20110169139A1 (en) Chip package and fabrication method thereof
US9196571B2 (en) Chip device packages and fabrication methods thereof
US8785297B2 (en) Method for encapsulating electronic components on a wafer
CN105244339A (zh) 影像传感芯片的封装方法以及封装结构
CN205050839U (zh) 影像传感芯片封装结构
JP6629440B2 (ja) イメージセンシングチップのためのパッケージング方法およびパッケージ構造
US20190296064A1 (en) Packaging method and packaging structure for semiconductor chip
TW201810557A (zh) 晶片側壁單離應力釋放之晶片尺寸封裝構造及其製造方法
JP2015115387A (ja) 半導体装置の製造方法
TWI655696B (zh) 半導體晶片的封裝方法以及封裝結構
JP4946693B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190325

R150 Certificate of patent or registration of utility model

Ref document number: 6503518

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250