KR20180042347A - 이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조 - Google Patents

이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조 Download PDF

Info

Publication number
KR20180042347A
KR20180042347A KR1020187007798A KR20187007798A KR20180042347A KR 20180042347 A KR20180042347 A KR 20180042347A KR 1020187007798 A KR1020187007798 A KR 1020187007798A KR 20187007798 A KR20187007798 A KR 20187007798A KR 20180042347 A KR20180042347 A KR 20180042347A
Authority
KR
South Korea
Prior art keywords
photosensitive ink
wafer
image sensing
opening
forming
Prior art date
Application number
KR1020187007798A
Other languages
English (en)
Other versions
KR102082714B1 (ko
Inventor
치치 왕
쯔워웨이 왕
구오리앙 씨에
Original Assignee
차이나 와퍼 레벨 씨에스피 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201510649774.1A external-priority patent/CN105226036B/zh
Priority claimed from CN201520780060.XU external-priority patent/CN205050839U/zh
Application filed by 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. filed Critical 차이나 와퍼 레벨 씨에스피 씨오., 엘티디.
Publication of KR20180042347A publication Critical patent/KR20180042347A/ko
Application granted granted Critical
Publication of KR102082714B1 publication Critical patent/KR102082714B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)

Abstract

이미지 센싱 칩의 패키징 방법 및 패키지 구조가 제공된다. 패키징 방법은, 제 1 면 (101) 및 제 1 면 (101)에 대향하는 제 2 면 (102)을 갖는 웨이퍼 (100)를 제공하는 단계로서, 웨이퍼 (100)는 그리드의 형태로 배열된 복수의 이미지 센싱 칩 (110)을 가지며, 이미지 센싱 칩 (110)은 이미지 센싱 영역 (111) 및 솔더 패드 (112)를 가지고, 이미지 센싱 영역 (111)과 솔더 패드 (112)는 제 1 면측에 위치하는 단계; 웨이퍼의 제 2면에 커팅 리세스 (cutting recess) (103)를 형성하고 솔더 패드 (112)에 대응하는 개구부 (113)를 형성하는 단계로서, 개구부 (113)는 솔더 패드 (112)를 노출시키는 단계; 커팅 리세스 (103) 내에 제 1 감광성 잉크 (117)를 충전하는 단계; 및 제 2 감광성 잉크 (118)가 개구부 (113)를 덮고 개구부 (113)에 캐비티 (119)를 형성하도록, 웨이퍼 (100)의 제 2면 (102) 상에 제 2 감광성 잉크 (118)를 코팅하는 단계;를 포함한다. 이와 같은 방법으로 형성된 이미지 센싱 칩 패키지 구조는 제 2 감광성 잉크가 개구부의 바닥과 접촉하는 것을 효과적으로 방지함으로써 이미지 칩의 패키지 수율을 향상시키고, 이미지 칩 패키지 구조의 신뢰성을 향상시킨다.

Description

이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조
본 출원은 중국 발명특허출원 제 201510649774.1 호의 "이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조"라는 제목으로 2015 년 10 월 10 일자로 중국 특허청에 출원된 것의 우선권을 주장하고, 그리고 중국 실용신안특허출원 제 201520780060.X 호의 “이미지 센싱 칩 패키지”라는 제목으로 2015 년 10 월 10 일자로 중국 특허청에 출원된 것의 우선권을 주장하며, 이의 모든 내용이 본 명세서에 참고로 포함된다.
본 발명은 반도체 기술 분야에 관련된 것으로, 특히 웨이퍼 레벨 반도체 칩의 패키징 방법 및 그 패키지에 관련된다.
현재, 웨이퍼 레벨 칩 사이즈 패키징 (wafer level chip size packaging, WLCSP) 기술은, 풀 웨이퍼가 패키징되고 테스트 된 후 개별 완성된 칩을 얻기 위해 절단되는, 주류 반도체 칩 패키징 기술이다. 이 패키징 기술을 사용함으로써 개개의 패키지 칩 제품은 개개의 결정질 입자 (crystalline grai)와 거의 동일한 크기를 가지므로 더 가볍고 더 작고 더 짧고 더 얇고 더욱 저렴하다는 마이크로 전자 제품에 대한 시장 요구 사항을 충족시킨다. 웨이퍼 레벨 칩 사이즈 패키징 기술은 현재의 패키징 분야에서 핫스팟이며 미래의 개발 트렌드를 대표한다.
이미지 센싱 칩 패키징 방법이 본 발명의 개시에 따라 제공되며, 이를 통해 이미지 센싱 칩 패키지의 신뢰성 (reliability)이 향상될 수 있다. 이미지 센싱 칩 패키징 방법은:
제 1 면 및 상기 제 1 면 (surface)에 대향하는 제 2 면 (surface)을 포함하는 웨이퍼 (wafer)를 제공하는 단계로서, 상기 웨이퍼는 그리드 (grid) 형태로 배열된 복수의 이미지 센싱 칩을 가지며, 상기 이미지 센싱 칩 각각은 이미지 센싱 영역 (region) 및 접촉 패드 (contact pads)를 가지며, 상기 이미지 센싱 영역과 상기 접촉 패드는 상기 제 1면의 일측에 배치되며;
상기 접촉 패드 및 상기 웨이퍼의 상기 제 2면의 일측 상의 커팅 트렌치 (cutting trenches) 각각에 대응하는 개구부 (opening)를 형성하는 단계로서, 상기 접촉 패드는 상기 개구부를 통해 노출되는 단계;
상기 커팅 트렌치를 제 1 감광성 잉크 (photosensitive ink)로 채우는 단계; 과
상기 웨이퍼의 상기 제 2 면상에 제 2 감광성 잉크를 도포하여, 상기 제 2 감광성 잉크로 상기 개구부를 덮고 상기 개구부에 속이 빈 캐비티 (hollow cavity)를 형성하는 단계를 포함한다.
선택적으로, 상기 커팅 트렌치에 제 1 감광성 잉크를 채우는 단계는,
상기 웨이퍼의 상기 제 2 면에 상기 제 1 감광성 잉크를 도포하여, 상기 제 1 감광성 잉크로 상기 커팅 트렌치를 채우는 단계; 및
노광 (exposing) 및 현상 (developing) 공정에 의해 상기 커팅 트렌치의 영역 외부의 상기 제 1 감광성 잉크를 제거하는 단계를 포함할 수 있다.
선택적으로, 상기 커팅 트렌치는 스핀-코팅 (spin-coating) 공정에 의해 제 1 감광성 잉크로 채워질 수 있고, 상기 제 2 면은 스핀-코팅에 의해 제 2 감광성 잉크로 코팅될 수 있고, 그리고 상기 제 1 감광성 잉크의 스핀-코팅 속도 (rate)는 상기 제 2 감광성 잉크의 스핀-코팅 속도보다 작다.
선택적으로, 상기 제 1 감광성 잉크의 점도 (viscosity)는 상기 제 2 감광성 잉크의 점도보다 작을 수 있다.
선택적으로, 상기 제 1 감광성 잉크의 점도는 8Kcps 보다 작고, 상기 제 2 감광성 잉크의 점도는 12Kcps 보다 클 수 있다.
선택적으로, 상기 커팅 트렌치와 상기 개구부를 상기 웨이퍼의 제 2면에 형성하기 전에,
보호 기판 (protective substrate)을 제공하고, 상기 보호 기판은 그리드 형상으로 배치된 지지 유닛 (support unit)을 가지며, 상기 지지 유닛 각각은 상기 이미지 센싱 칩 중 하나에 대응하고;
상기 지지 유닛이 상기 웨이퍼와 상기 보호 기판 사이에 있는 상태로, 상기 웨이퍼의 상기 제 1 면을 상기 보호 기판과 정렬 (aligning) 및 라미네이팅 (laminating)하는 단계; 및
상기 제 2 면상의 웨이퍼를 연삭 (grinding) 및 박형화 (thining)하는 단계를 더 포함할 수 있다.
선택적으로, 상기 커팅 트렌치 및 개구부를 상기 웨이퍼의 제 2면에 형성하는 단계는,
동일한 에칭 공정에서, 프리-커팅 트렌치 (pre-cutting trenches) 및 상기 웨이퍼의 제 2 면상의 개구부를 형성하는 단계; 및
상기 커팅 트렌치를 형성하기 위해 상기 웨이퍼의 제 1 면을 통해, 커터로 프리-커팅 트렌치를 따라 커팅하는 단계를 포함할 수 있다.
선택적으로, 상기 제 2 감광성 잉크를 도포하기 전에,
상기 개구부의 측벽 (sidewall)에 절연층 (insulating layer)을 형성하는 단계;
상기 절연층 상에 그리고 상기 개구부의 바닥에 재배선층 (rewiring layer)을 형성하는 단계로, 상기 재배선층은 상기 접촉 패드에 전기적으로 접속되는 단계;
상기 제 2 감광성 잉크 상에 복수의 관통 홀 (through holes)을 형성하기 위해 스크린 프린팅 (screen-printing) 공정에 의해 상기 제 2 면에 상기 제 2 감광성 잉크를 도포하는 단계로, 상기 재배선층은 상기 관통 홀을 통해 노출되는 단계; 및
상기 관통 홀 각각에 솔더 볼 (solder ball)을 형성하는 단계로서, 상기 솔더 볼은 상기 재배선층에 전기적으로 접속되는 단계를 더 포함할 수 있다.
상기 제 2 감광성 잉크를 도포하기 전에,
상기 개구부의 측벽 (sidewall)에 절연층 (insulating layer)을 형성하는 단계;
상기 절연층 상에 그리고 상기 개구부의 바닥에 재배선층 (rewiring layer)을 형성하는 단계로, 상기 재배선층은 상기 접촉 패드에 전기적으로 접속되는 단계;
상기 제 2 감광성 잉크를 스핀 코팅 공정에 의해 상기 웨이퍼의 제 2면 전체에 도포하는 단계;
노광 및 현상 공정에 의해 상기 제 2 감광성 잉크 상에 복수의 관통 홀을 형성하는 단계로서, 상기 재배선층은 상기 관통 홀을 통해 노출되는 단계; 및
상기 관통 홀 각각에 솔더 볼을 형성하는 단계로서, 상기 솔더 볼은 상기 재배선층에 전기적으로 접속되는 것을 단계를 더 포함할 수 있다.
이미지 센싱 칩 패키지는, 본 발명의 개시에 따라 더 제공된다. 이미지 센싱 칩 패키지는,
제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하는 기판 (substrate);
상기 기판의 제 1 면에 배열된 이미지 센싱 영역 및 접촉 패드들;
상기 제 2 면에 배치되고 상기 제 1 면을 향해 연장하는 개구부들로서, 상기 접촉 패드들 각각은 상기 개구부들 중 하나에 대응하고 상기 개구부를 통해 노출되는 개구부들;
상기 기판의 측벽을 덮는 제 1 감광성 잉크; 및
상기 개구부들을 덮고 상기 개구부들 각각에 속이 빈 캐비티 (hollow cavity)를 형성하는 제 2 감광성 잉크를 포함한다.
선택적으로, 패키지는 상기 기판의 제 1면과 정렬되고 적층된 보호 기판 (protective substrate); 및
상기 보호 기판과 상기 기판 사이에 배치되어 상기 센싱 영역을 둘러싸는 (enclosing) 지지 유닛 (support unit); 여기서,
제 1 감광성 잉크는 상기 지지 유닛의 측벽의 일부를 덮는 것을 더 포함할 수 있다.
선택적으로, 상기 제 1 감광성 잉크의 점도는 상기 제 2 감광성 잉크의 점도보다 작을 수 있다.
선택적으로, 상기 제 1 감광성 잉크의 점도는 8Kcps 보다 작고, 상기 제 2 감광성 잉크의 점도는 12Kcps 보다 클 수 있다.
선택적으로, 패키지는,
상기 개구부들 각각의 측벽에 배치된 절연층 (insulating layer); 그리고
상기 절연층 상에 그리고 상기 개구부의 바닥에 형성된 재배선층 (rewiring layer)으로, 상기 재배선층은 상기 접촉 패드에 전기적으로 접속되는 재배선층;
여기서 상기 제 2 감광성 잉크는 상기 재배선층을 덮고 상기 재배선층이 노출되는 관통 홀을 구비하고; 그리고
각 관통 홀에 솔더 볼이 배치되고, 상기 재배선층에 전기적으로 접속되어 있는 것을 더 포함할 수 있다.
본 발명 개시의 패키지에 의하면, 개구부에 속이 빈 캐비티 (hollow cavity)를 형성함으로써, 재배선층이 접촉 패드로부터 분리되는 것을 유효하게 방지하여, 이미지 센싱 칩 패키지 수율을 향상시킬 수 있고, 이미지 센싱 칩을 위한 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 웨이퍼 레벨 이미지 센싱 칩 패키지의 개략도;
도 2는 웨이퍼 레벨 이미지 센싱 칩의 구조를 도시하는 개략도;
도 3은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 이미지 센싱 칩 패키지의 개략적인 단면도;
도 4 내지 도 12는 본 발명의 일 실시 예에 따른 웨이퍼 레벨 이미지 센싱 칩의 패키징 방법을 설명하기 위한 개략도; 및
도 13은 본 발명의 일 실시 예에 따른 개개의 이미지 센싱 칩의 패키지를 나타낸 개략도이다.
본 개시의 구체적 실시 예는 도면과 함께 이하에서 상세하게 설명된다. 실시 예들은 본 개시를 제한하는 것으로 의도되지 않으며, 이들 실시 예에 따른 당업자에 의해 만들어진 구조, 방법 또는 기능의 임의의 변형은 본 개시의 보호 범위 내에 있다.
도 1을 참조하면, 웨이퍼 레벨 이미지 센싱 칩 패키지가 도시되어 있다. 웨이퍼 (1)는 보호 기판 (protective substrate) (2)과 정렬 (aligned) 및 적층된다 (laminated). 웨이퍼 (1)와 보호 기판 (2) 사이에 지지 유닛 (support units) (3)이 배치되어, 웨이퍼 (1)와 보호 기판 (2) 사이의 갭 (gap)을 형성하고, 이에 따라 보호 기판 (2)이 웨이퍼 (1)와 직접적으로 접촉하지 않도록 한다. 웨이퍼 (1)는 그리드 형상으로 배열된 복수 개의 이미지 센싱 칩 (10)을 포함한다. 각각의 이미지 센싱 칩 (10)은 이미지 센싱 영역 (11)과 접촉 패드 (contact pads) (12)를 포함한다. 복수의 지지 유닛 (3)은 보호 기판 (2) 상에 그리드 형상으로 배치되어 있고, 이미지 센싱 칩 (10)에 대응된다. 보호 기판 (2)을 정렬하여 적층한 후 웨이퍼 (1)는 지지 유닛 (3)에 의해 이미지 센싱 영역 (11)을 둘러싸고 있다. 웨이퍼 (1)는 제 1면 및 제 1면과 대향하는 제 2면을 갖는다. 이미지 센싱 영역 (11)과 접촉 패드 (12)는 웨이퍼의 제 1 면측에 배치되어 있다.
접촉 패드 (12)와 다른 회로 사이의 전기적 접속을 실현하기 위해, 웨이퍼 (1)의 제 2 면측에 제 1 면쪽으로 연장하는 개구부 (22)가 제공된다. 개구부 (22)는 접촉 패드 (12)에 대응되며, 접촉 패드 (12)는 개구부 (22)의 바닥면으로부터 노출되어 있다. 절연층 (insulating layer) (23)은 개구부 (22)의 측벽 (sidewall)상에 배치된다. 재배선층 (rewiring layer) (24)은 절연층 (23) 및 개구부 (22)의 바닥에 배치된다. 재배선층 (24)은 접촉 패드 (12)에 전기적으로 접속된다. 솔더 볼 (25)은 재배선층 (24)에 전기적으로 접속된다. 접촉 패드 (12)와 다른 회로 사이의 전기적 접속은 솔더 볼 (25)을 다른 회로에 전기적으로 접속시킴으로써 실현된다.
웨이퍼 (1)의 제 2 면에는 패키징된 이미지 센싱 칩의 절단을 용이하게 하기 위해 제 1 면쪽으로 연장되는 절단 홈 (21)이 제공된다.
솔더볼 (solder ball) (25)이 웨이퍼 (1)의 제 2 면상에 배치되기 전에, 솔더 마스크 잉크 (26)가 제 2 면상에 도포될 필요가 있다. 통상적으로, 커팅 트렌치 (cutting trench) (21) 및 개구부 (22)는 보호 및 절연의 목적으로 솔더 마스크 잉크 (26)로 채워진다.
그러나, 개구부 (22)가 솔더 마스크 잉크 (26)로 완전히 채워지면, 솔더 마스크 잉크는 재배선층과 완전히 접촉한다. 후속하는 리플로우 솔더링 (reflow soldering) 및 신뢰성 테스팅에서, 솔더 마스크 잉크 (26)의 열 팽창 및 수축에 의해 발생된 응력 (stress)이 재배선층 (24)에 인가되고, 재배선층 (24)은 응력하에 접촉 패드 (12)로부터 쉽게 분리되어, 결과적으로. 결함 있는 제품이 된다.
따라서, 본 발명의 실시 예에서는, 개구부에 속이 빈 캐비티 (hollow cavity)가 형성되어, 솔더 마스크 잉크가 개구부의 바닥의 배선층과 접촉하지 않고, 효과적으로 재배선층이 접촉 패드에서 분리되지 않도록 한다.
도 2는 웨이퍼 레벨 이미지 센싱 칩의 구조를 도시하는 개략도이다. 웨이퍼 (100)는, 그리드의 형태로 배열된 복수 개의 이미지 칩 (110)을 갖는다. 이미 센싱 칩들 (110) 간에는 갭 (gap)이 형성되어 있다. 패키징 공정 및 테스트가 완료된 후, 이미지 칩들은 갭을 따라 분리된다.
각 이미지 센싱 칩 (110)은 센싱 영역 (111)과, 센싱 영역 (111)의 주위에 배치된 복수의 접촉 패드 (112)를 갖는다. 접촉 패드 (112)와 센싱 영역 (111)은 웨이퍼 (100)의 동일면 측에 배치되어 있다.
도 3은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 이미지 센싱 칩 패키지의 개략적인 단면도이다. 복수의 지지 유닛 (210)은 보호 기판 (200)의 일측에 그리드의 형태로 배치된다. 웨이퍼 (100)가 보호 기판 (200)과 정렬되고 적층된 후, 지지 유닛 (210)은 웨이퍼 (100)와 보호 기판 (200) 사이에 갭을 형성하도록 한다. 지지 유닛 (210)은 이미지 센싱 칩 (110)과 일대일로 대응되며, 지지 유닛 (210)은 이미지 센싱 영역 (111)을 둘러싸고 있다.
웨이퍼 (100)는 제 1면 (101) 및 제 1면 (101)에 대향하는 제 2면 (102)을 갖는다. 이미지 센싱 영역 (111) 및 접촉 패드 (112)는 제 1면 (101)의 측면에 배치된다. 웨이퍼의 제 2 면 (102)은 커팅 트렌치 (103) 및 제 1 면 (101) 쪽으로 연장되는 개구부 (113)가 제공된다. 각각의 개구부 (113)는 위치면에서 하나의 접촉 패드 (112)에 대응하고, 접촉 패드 (112)는 개구부 (113)의 바닥으로부터 노출된다.
재배선층 (rewiring layer) (115) 및 솔더 볼 (solder balls) (116)은 접촉 패드 (112)와 다른 회로 사이의 접속을 용이하게 하기 위해 사용된다. 실시 예에서, 절연층 (insulating layer) (114)은 개구부 (113)의 측벽 및 웨이퍼 (100)의 제 2 면 (102) 상에 형성된다. 재배선층 (115)은 절연층 (114) 및 개구부 (113)의 바닥에 형성된다. 재배선층 (115)은 접촉 패드 (112)에 전기적으로 접속된다. 솔더 볼 (116)은 웨이퍼 (100)의 제 2 면 (102) 상에 배치된다. 솔더 볼 (116)은 재배선층 (115)에 전기적으로 접속된다. 접촉 패드 (112)와 다른 회로들간의 전기적 접속은 솔더 볼 (116)을 다른 회로에 전기적으로 접속시킴으로써 실현된다.
커팅 트렌치 (103)는 제 1 감광성 잉크 (117)로 채워져 있다. 제 2 감광성 잉크 (118)는 개구부 (113)를 덮고, 개구부 (113) 내에 속이 빈 캐비티 (hollow cavity) (119)를 형성한다. 제 2 감광성 잉크 (118)는 관통 홀 (through holes)을 가지며, 이 관통 홀을 통해 재배선층 (115)이 노출되어 있다. 솔더 볼 (116)은 관통 홀에 배치되어 재배선층 (115)에 전기적으로 접속되어 있다.
본 실시 예에서, 도 3을 참조하면, 제 1 감광성 잉크 (117)는 커팅 트렌치 (103)로부터 부분적으로 오버플로우된다. 명백하게, 본 실시 예에서 커팅 트렌치 (103)가 제 1 감광성 잉크 (117)로 완전히 채워져 있는 것에 제한되지 않으며, 제 1 감광성 잉크 (117)가 커팅 트렌치 (103)에서 오버플로되는 것에 제한되지 않고, 또는 커팅 트렌치 (103)의 하부가 제 1 감광성 잉크 (117)로 채워지고 커팅 트렌치 (103)의 상부가 제 2 감광성 잉크 (118)로 채워져 제 2 감광성 잉크 (118)에 의해 덮여지는 것에 제한되지 않는다. 본 발명의 실시 예에서, 제 1 감광성 잉크로 채워지는 커팅 트렌치는 적어도 제 1 감광성 잉크가 커팅 트렌치의 하부를 채우고, 완전히 채우거나 커팅 트렌치로부터 오버플로우할 필요가 없다는 것을 이해해야 한다.
속이 빈 캐비티 (119)를 개구부 (113)에 형성하는 구체적인 패키징 공정은 다음과 같다.
웨이퍼 (100)는, 도 1을 참조하여 웨이퍼 (100)의 구조도가 제공된다.
보호 기판 (200)이 제공되는데, 보호 기판 (200)의 일측에 다수의 지지 유닛 (210)이 그리드 형태로 배치된다. 일 실시 예에서 지지 유닛 (210)은 감광성 잉크로 이루어지며, 노광 및 현상 공정에 의해 보호 기판 (200) 상에 형성된다.
도 4를 참조하면, 웨이퍼 (100)는 보호 기판 (200)과 정렬 및 적층되고, 웨이퍼 (100)는 보호 기판 (200)에 접착제로 접착된다. 지지 유닛 (210)은 웨이퍼 (100)와 보호 기판 (200) 사이에 있다. 지지 유닛 (210), 웨이퍼 (100) 및 보호 기판 (200)의 외장 (enclosure)에 의해 다수의 밀봉 공간 (sealed spaces)이 그리드의 형태로 형성된다. 밀봉된 공간 각각은 하나의 이미지 센싱 칩 (110)에 대응된다. 지지 유닛 (210)은 이미지 센싱 칩 (110)의 이미지 센싱 영역 (111)을 둘러싸고 있다.
도 5를 참조하면, 웨이퍼 (100)는 제 2 면 (102) 상에서 연삭되고 (grinded) 박형화된다 (thinned). 박형화되기 전의 웨이퍼 (100)의 두께는 D로 표시되고, 박형화 후의 웨이퍼 (100)의 두께는 d로 표시된다.
도 6을 참조하면, 웨이퍼 (100)의 제 1 면 (101) 쪽으로 연장되는 프리-커팅 (pre-cutting) 트렌치 (103 ') 및 개구부 (113)는 에칭 공정에 의해 웨이퍼 (100)의 제 2 면 (102)상에서 에칭된다. 접촉 패드 (112)는 개구부 (113)의 바닥쪽으로부터 노출된다. 본 실시 예에서, 프리-커팅 트렌치 (103 ')의 깊이는 개구부 (113)의 깊이와 동일하다. 명백하게, 본 단계는 프리-커팅 트렌치 (103 ') 없이 개구부 (113)만을 에칭하는 단계를 포함할 수 있다.
도 7을 참조하면, 커터 (cutter)는 웨이퍼 (100)의 제 1면 (101)을 절단하여 절단 홈 (103)을 형성할 때까지 프리-커팅 트렌치(103’)를 따라 제 1 면 (101) 방향으로 웨이퍼 (100)의 제 2 면 (102)으로부터 절삭되는데 사용되며, 즉 커터는 지지 유닛 (210)의 일부분으로 절삭한다. 웨이퍼 (100)의 재료는 부서지기 쉽고 강인성 (toughness) 및 연성 (ductility)이 낮기 때문에, 금속 칼과 같이 높은 경도를 가지도록 커터가 선택된다.
도 8의 (a)를 참조하면, 절연층 (114)은 웨이퍼 (100)의 제 2면 (102), 개구부 (113)의 측벽, 개구부 (113)의 바닥 (bottom) 및 커팅 트렌치 (103)의 내벽 (inner wall) 상에 형성된다. 본 실시 예에서, 절연층 (114)은 유기 절연 재료로 만들어 지므로 절연성 (insulativity) 및 유연성 (flexibility)을 갖는다. 절연층 (114)은 스프레잉 (spraying) 또는 스핀 코팅 (spin-coating) 공정에 의해 형성되고, 접촉 패드 (112)는 레이저 또는 노광 및 현상 공정에 의해 노출된다.
도 8 (b)를 참조하면, 절연층 (114 ') 은 또한 웨이퍼 (100)의 제 2 면 (102), 개구부 (113)의 측벽, 개구부 (113)의 바닥 및 커팅 트렌치 (103)의 내벽 상에 형성될 수 있다. 절연층 (114 ')은 일반적으로 이산화 실리콘 (silicon dioxide)인 무기 재료로 만들어진다. 이산화 실리콘의 내충격성 (impact resistance)은 유기 절연 재료 (114) 만큼 좋지 않기 때문에, 노광 및 현상 공정에 의해 웨이퍼 (101)의 제 2면상에 버퍼층 (buffer layer) (1140)을 형성하여 후속하는 솔더 볼 본딩을 용이하게 한다. 그 다음, 개구부 (113)의 바닥의 절연 층은 에칭 프로세스에 의해 에칭되어 접촉 패드 (112)를 노출시킨다.
도 9를 참조하면, 재배선층 (rewiring layer) (115)은 절연층 (114) (또는 절연층 (114 ')) 상에 형성되고 재배선층 (115)은 접촉 패드 (112)에 전기적으로 접속된다.
본 발명의 실시 예의 핵심은, 커팅 트렌치 (103)가 감광성 잉크로 채워지고, 속이 빈 캐비티 (119)가 개구부 (113)에 형성되어 감광성 잉크가 개구부의 바닥과 접촉하지 않도록 하여, 개구부 (113)가 감광성 잉크로 완전히 채워지는 것을 방지하도록 한다는 것이다.
구체적으로, 도 10을 참조하면, 커팅 트렌치 (103)는 제 1 감광성 잉크 (117)로 채워진다. 본 실시 예에서, 웨이퍼 (100)의 제 2면 (102) 전체에 제 1 감광성 잉크 (117)를 스핀 코팅 공정에 의해 코팅된다. 노광 (exposing) 및 현상 (developing) 공정에 의해 커팅 트렌치 (103)의 영역 외부의 제 1 감광성 잉크 (117)가 제거된다.
커팅 트렌치 (103)의 적어도 하부가 제 1 감광성 잉크 (117)로 채워지도록 하기 위해서는, 점도가 낮은 감광성 잉크를 사용하거나, 스핀 코팅 공정에서 커팅 트렌치 (103)의 바닥이 제 1 감광성 잉크로 충분히 채워지도록 스핀 코팅 속도가 감소될 수 있다. 감광성 잉크의 점도는 더 얇은 제제 (agent)를 첨가함으로써 감소될 수 있다. 구현 예에서, 제 1 감광성 잉크 (117)의 점도는 8Kcps 보다 작을 수 있다.
도 11을 참조하면, 제 2 감광성 잉크 (118)가 개구부 (113)를 덮고 개구부 (113) 내에 속이 빈 캐비티 (119)를 형성하도록, 제 2 감광성 잉크 (118)가 웨이퍼 (100)의 제 2 면 (102) 상에 도포된다. 솔더 마스크 (solder mask)는 제 2 감광성 잉크 (118)에 의해 형성되어, 후속 솔더 볼 본딩 공정에서 칩을 보호하기 위해 솔더 레지스트 기능을 제공한다.
개구부 (113)에 속이 빈 캐비티 (119)가 형성되도록 하기 위해서는 점도가 높은 감광성 잉크가 사용되거나, 제 2 감광성 잉크 (118)의 스핀 코팅 속도를 증가시켜 제 2 감광성 잉크 (118)가 개구부 (113)의 바닥을 채우지 않고 개구부 (113)의 상부만을 덮도록 할 수 있다. 구현 예에서, 제 2 감광성 잉크 (118)의 점도는 12 Kcps보다 크다.
구현 예에서, 제 1 감광성 잉크 (117)에 대한 스핀 코팅 속도는 제 2 감광성 잉크 (118)에 대한 스핀 코팅 속도보다 작다.
구현 예에서, 제 1 감광성 잉크 (117)의 점도는 제 2 감광성 잉크 (118)의 점도보다 작다.
후속되는 솔더 볼 본딩을 용이하게 하기 위해서, 제 2 감광성 잉크 (118)에는 재 배선층 (115)에 대응하는 위치에 관통 홀 (through hole)이 형성된다. 구체적으로, 제 2 감광성 잉크 (118)를 웨이퍼 (100)의 제 2면 (102) 전체에 도포한 후, 경화 (cursing) 공정 및 노광 및 현상 공정을 통해 재배선층 (115)을 노출시키는 관통 홀을 형성할 수 있다. 명백하게, 웨이퍼 (100)의 제 2면 (102)에 제 2 감광성 잉크 (118)를 스크린 프린팅 (screen-printing) 공정을 통해 도포함으로써, 재 배선층 (115)을 노출시키는 관통 홀이 형성될 수 있다.
도 12를 참조하면, 솔더 볼 (116)은 솔더 볼 본딩 공정에 의해 관통 홀에 형성되어, 솔더 볼 (116)이 재배선층에 전기적으로 접속된다.
마지막으로, 웨이퍼 (100)의 제 2면 (102)으로부터 절단 홈 (103)을 따라 웨이퍼 (100)의 제 1면 (101)을 향해, 웨이퍼 (100)와 보호 기판 (200)을 절단하여 개별적인 이미지 센싱 칩 패키지를 얻는다.
도 13을 참조하면, 개별적인 이미지 칩 패키지 (300)는 웨이퍼 (100)로부터 절단 된 기판 (310)을 포함한다. 기판 (310)은 제 1 면 (301) 및 제 1 면 (301)에 대향하는 제 2 면 (302)을 갖는다. 이미지 센싱 영역 (110) 및 접촉 패드 (112)는 제 1 면 (301) 측에 배치된다. 개구부 (113) 및 솔더 볼 (116)은 제 2 면 (302)의 측면 상에 배치된다. 기판 (310)의 측벽은 감광성 잉크로 덮힌다.
본 실시 예에서, 기판 (310)의 측벽은 제 1 감광성 잉크 (117)에 의해 완전히 덮인 다. 명백하게, 제 2 면 (302) 근처의 기판 (310)의 측벽 일부는 제 2 감광성 잉크 (118)에 의해 덮일 수도 있다. 즉, 제 1 감광성 잉크 (117)는, 지지 유닛 (112)의 측벽과 제 1면 (301)에 가까운 기판의 측벽의 일부분을 덮고, 제 2 감광성 잉크 (118)는 제 2 면 (302)에 가까운 기판의 측벽의 일부를 덮는다.
절연층 (114)이 유기 절연 재료로 이루어지는 경우, 버퍼층 (1140)은 솔더 볼 (116)에 대응하는 위치에서 재배선층 (115)과 절연층 (114) 사이에 배치되지 않을 수 있다.
절연층 (114 ')이 무기 재료로 이루어지는 경우, 버퍼층 (1140)은 솔더 볼 (116)에 대응하는 위치에서 재배선층 (115)과 절연층 (114) 사이에 배치된다. 버퍼층 (1140)은 포토 레지스트 재료로 이루어지며, 노광 및 현상 공정에 의해 형성될 수 있다.
실시 예의 설명은 본 명세서에서 행해지지만, 각 실시 예는 단지 하나의 독립적 인 기술적 해결책을 포함하는 것이 아니라는 것을 이해해야 한다. 명세서의 설명 방식은 명확성을 위한 것이다. 당업자는 명세서를 전체로서 취해야 한다. 실시 예들에서의 기술적 해결책은 당업자에게 이해될 수 있는 다른 실시 예들을 형성하도록 적절히 조합될 수 있다.
이제까지의 상세한 설명은 단지 본 발명의 실현 가능한 실시 예를 설명하기 위한 것이며, 본 발명의 보호 범위를 제한하고자 하는 것은 아니다. 본 개시의 기술 및 사상을 벗어나지 않는 임의의 등가의 구현 또는 변경은 본 개시 내용의 보호 범위에 포함되어야 한다.

Claims (14)

  1. 이미지 센싱 칩 패키징 방법에 있어서,
    제 1 면 및 상기 제 1 면 (surface)에 대향하는 제 2 면 (surface)을 포함하는 웨이퍼 (wafer)를 제공하는 단계로서, 상기 웨이퍼는 그리드 (grid) 형태로 배열된 복수의 이미지 센싱 칩을 가지며, 상기 이미지 센싱 칩 각각은 이미지 센싱 영역 (region) 및 접촉 패드 (contact pads)를 가지며, 상기 이미지 센싱 영역과 상기 접촉 패드는 상기 제 1면의 일측에 배치되며;
    상기 접촉 패드 및 상기 웨이퍼의 상기 제 2면의 일측 상의 커팅 트렌치 (cutting trenches) 각각에 대응하는 개구부 (opening)를 형성하는 단계로서, 상기 접촉 패드는 상기 개구부를 통해 노출되는 단계;
    상기 커팅 트렌치를 제 1 감광성 잉크 (photosensitive ink)로 채우는 단계; 및
    상기 웨이퍼의 상기 제 2 면상에 제 2 감광성 잉크를 도포하여, 상기 제 2 감광성 잉크로 상기 개구부를 덮고 상기 개구부에 속이 빈 캐비티 (hollow cavity)를 형성하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 커팅 트렌치에 제 1 감광성 잉크를 채우는 단계는,
    상기 웨이퍼의 상기 제 2 면에 상기 제 1 감광성 잉크를 도포하여, 상기 제 1 감광성 잉크로 상기 커팅 트렌치를 채우는 단계; 및
    노광 (exposing) 및 현상 (developing) 공정에 의해 상기 커팅 트렌치의 영역 외부의 상기 제 1 감광성 잉크를 제거하는 단계를 포함하는 이미지 센싱 칩 패키징 방법.
  3. 제 1 항에 있어서,
    상기 커팅 트렌치는 스핀-코팅 (spin-coating) 공정에 의해 제 1 감광성 잉크로 채워지고,
    상기 제 2 면은 스핀-코팅에 의해 제 2 감광성 잉크로 코팅되고, 그리고
    상기 제 1 감광성 잉크의 스핀-코팅 속도 (rate)는 상기 제 2 감광성 잉크의 스핀-코팅 속도보다 작은, 이미지 센싱 칩 패키징 방법.
  4. 제 1 항에 있어서, 상기 제 1 감광성 잉크의 점도 (viscosity)는 상기 제 2 감광성 잉크의 점도보다 작은 이미지 센싱 칩 패키징 방법.
  5. 제 4 항에 있어서, 상기 제 1 감광성 잉크의 점도는 8Kcps 보다 작고, 상기 제 2 감광성 잉크의 점도는 12Kcps 보다 큰 이미지 센싱 칩 패키징 방법.
  6. 제 1 항에 있어서,
    상기 커팅 트렌치와 상기 개구부를 상기 웨이퍼의 제 2면에 형성하기 전에,
    보호 기판 (protective substrate)을 제공하고, 상기 보호 기판은 그리드 형상으로 배치된 지지 유닛 (support unit)을 가지며, 상기 지지 유닛 각각은 상기 이미지 센싱 칩 중 하나에 대응하고;
    상기 지지 유닛이 상기 웨이퍼와 상기 보호 기판 사이에 있는 상태로, 상기 웨이퍼의 상기 제 1 면을 상기 보호 기판과 정렬 (aligning) 및 라미네이팅 (laminating)하는 단계; 및
    상기 제 2 면상의 웨이퍼를 연삭 (grinding) 및 박형화 (thining)하는 단계를 더 포함하는 이미지 센싱 칩 패키징 방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 커팅 트렌치 및 개구부를 상기 웨이퍼의 제 2면에 형성하는 단계는,
    동일한 에칭 공정에서, 프리-커팅 트렌치 (pre-cutting trenches) 및 상기 웨이퍼의 제 2 면상의 개구부를 형성하는 단계; 및
    상기 커팅 트렌치를 형성하기 위해 상기 웨이퍼의 제 1 면을 통해, 커터로 프리-커팅 트렌치를 따라 커팅하는 단계를 포함하는 이미지 센싱 칩 패키징 방법.
  8. 제 1 항에 있어서, 상기 제 2 감광성 잉크를 도포하기 전에,
    상기 개구부의 측벽 (sidewall)에 절연층 (insulating layer)을 형성하는 단계;
    상기 절연층 상에 그리고 상기 개구부의 바닥에 재배선층 (rewiring layer)을 형성하는 단계로, 상기 재배선층은 상기 접촉 패드에 전기적으로 접속되는 단계;
    상기 제 2 감광성 잉크 상에 복수의 관통 홀 (through holes)을 형성하기 위해 스크린 프린팅 (screen-printing) 공정에 의해 상기 제 2 면에 상기 제 2 감광성 잉크를 도포하는 단계로, 상기 재배선층은 상기 관통 홀을 통해 노출되는 단계; 및
    상기 관통 홀 각각에 솔더 볼 (solder ball)을 형성하는 단계로서, 상기 솔더 볼은 상기 재배선층에 전기적으로 접속되는 단계를 더 포함하는 이미지 센싱 칩 패키징 방법.
  9. 제 1 항에 있어서, 상기 제 2 감광성 잉크를 도포하기 전에,
    상기 개구부의 측벽 (sidewall)에 절연층 (insulating layer)을 형성하는 단계;
    상기 절연층 상에 그리고 상기 개구부의 바닥에 재배선층 (rewiring layer)을 형성하는 단계로, 상기 재배선층은 상기 접촉 패드에 전기적으로 접속되는 단계;
    상기 제 2 감광성 잉크를 스핀 코팅 공정에 의해 상기 웨이퍼의 제 2면 전체에 도포하는 단계;
    노광 및 현상 공정에 의해 상기 제 2 감광성 잉크 상에 복수의 관통 홀을 형성하는 단계로서, 상기 재배선층은 상기 관통 홀을 통해 노출되는 단계; 및
    상기 관통 홀 각각에 솔더 볼을 형성하는 단계로서, 상기 솔더 볼은 상기 재배선층에 전기적으로 접속되는 것을 단계를 더 포함하는 이미지 센싱 칩 패키징 방법.
  10. 이미지 센싱 칩 패키지에 있어서,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하는 기판 (substrate);
    상기 기판의 제 1 면에 배열된 이미지 센싱 영역 및 접촉 패드들;
    상기 제 2 면에 배치되고 상기 제 1 면을 향해 연장하는 개구부들로서, 상기 접촉 패드들 각각은 상기 개구부들 중 하나에 대응하고 상기 개구부를 통해 노출되는 개구부들;
    상기 기판의 측벽을 덮는 제 1 감광성 잉크; 및
    상기 개구부들을 덮고 상기 개구부들 각각에 속이 빈 캐비티 (hollow cavity)를 형성하는 제 2 감광성 잉크를 포함하는 이미지 센싱 칩 패키지.
  11. 제 10 항에 있어서,
    상기 기판의 제 1면과 정렬되고 적층된 보호 기판 (protective substrate); 및
    상기 보호 기판과 상기 기판 사이에 배치되어 상기 센싱 영역을 둘러싸는 (enclosing) 지지 유닛 (support unit); 여기서,
    제 1 감광성 잉크는 상기 지지 유닛의 측벽의 일부를 덮는, 이미지 센싱 칩 패키지.
  12. 제 10 항에 있어서, 상기 제 1 감광성 잉크의 점도는 상기 제 2 감광성 잉크의 점도보다 작은 이미지 센싱 칩 패키지.
  13. 제 12 항에 있어서, 상기 제 1 감광성 잉크의 점도는 8Kcps 보다 작고, 상기 제 2 감광성 잉크의 점도는 12Kcps 보다 큰 이미지 센싱 칩 패키지.
  14. 제 10 항에 있어서,
    상기 개구부들 각각의 측벽에 배치된 절연층 (insulating layer); 그리고
    상기 절연층 상에 그리고 상기 개구부의 바닥에 형성된 재배선층 (rewiring layer)으로, 상기 재배선층은 상기 접촉 패드에 전기적으로 접속되는 재배선층;
    여기서 상기 제 2 감광성 잉크는 상기 재배선층을 덮고 상기 재배선층이 노출되는 관통 홀을 구비하고; 그리고
    각 관통 홀에 솔더 볼이 배치되고, 상기 재배선층에 전기적으로 접속되어 있는 이미지 센싱 칩 패키지.
KR1020187007798A 2015-10-10 2016-09-28 이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조 KR102082714B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201510649774.1 2015-10-10
CN201510649774.1A CN105226036B (zh) 2015-10-10 2015-10-10 影像传感芯片的封装方法以及封装结构
CN201520780060.X 2015-10-10
CN201520780060.XU CN205050839U (zh) 2015-10-10 2015-10-10 影像传感芯片封装结构
PCT/CN2016/100559 WO2017059777A1 (zh) 2015-10-10 2016-09-28 影像传感芯片的封装方法以及封装结构

Publications (2)

Publication Number Publication Date
KR20180042347A true KR20180042347A (ko) 2018-04-25
KR102082714B1 KR102082714B1 (ko) 2020-02-28

Family

ID=58487236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187007798A KR102082714B1 (ko) 2015-10-10 2016-09-28 이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조

Country Status (5)

Country Link
US (1) US10325946B2 (ko)
JP (1) JP6503518B2 (ko)
KR (1) KR102082714B1 (ko)
TW (1) TWI698989B (ko)
WO (1) WO2017059777A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050389A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레스 완화 구조물을 갖는 이미지 센서 및 이의 형성 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190296064A1 (en) * 2016-05-25 2019-09-26 China Wafer Level Csp Co., Ltd. Packaging method and packaging structure for semiconductor chip
CN108428690A (zh) * 2018-03-27 2018-08-21 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
JP7178819B2 (ja) * 2018-07-18 2022-11-28 浜松ホトニクス株式会社 半導体光検出装置
US10811392B2 (en) * 2019-02-27 2020-10-20 Western Digital Technologies, Inc. TSV semiconductor device including two-dimensional shift
TWI784847B (zh) * 2021-12-17 2022-11-21 力成科技股份有限公司 封裝結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206253A (ja) * 2008-02-27 2009-09-10 Zycube:Kk 半導体装置
US20100038741A1 (en) * 2008-08-12 2010-02-18 Kabushiki Kaisha Toshiba Semiconductor apparatus, manufacturing method of semiconductor apparatus, and camera module
US20110169139A1 (en) * 2010-01-13 2011-07-14 Chia-Sheng Lin Chip package and fabrication method thereof
US20120205799A1 (en) * 2011-02-10 2012-08-16 Chia-Sheng Lin Chip package and fabrication method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4812525B2 (ja) * 2006-06-12 2011-11-09 パナソニック株式会社 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2009277883A (ja) * 2008-05-14 2009-11-26 Sharp Corp 電子素子ウェハモジュールおよびその製造方法、電子素子モジュール、電子情報機器
CN101582435B (zh) 2008-05-16 2012-03-14 鸿富锦精密工业（深圳）有限公司 一种影像感测晶片封装结构及其应用的相机模组
CN101419952B (zh) 2008-12-03 2010-09-15 晶方半导体科技（苏州）有限公司 晶圆级芯片封装方法及封装结构
US8952519B2 (en) * 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
CN101800207B (zh) * 2010-03-12 2011-10-26 苏州晶方半导体科技股份有限公司 半导体器件的封装结构及其制造方法
JP5568357B2 (ja) * 2010-04-05 2014-08-06 株式会社フジクラ 半導体装置及びその製造方法
CN103400808B (zh) * 2013-08-23 2016-04-13 苏州晶方半导体科技股份有限公司 影像传感器的晶圆级封装结构及封装方法
US20150206916A1 (en) * 2014-01-20 2015-07-23 Xintec Inc. Semiconductor device and manufacturing method thereof
US10096635B2 (en) * 2014-08-08 2018-10-09 Xintec Inc. Semiconductor structure and manufacturing method thereof
CN204632759U (zh) * 2015-03-25 2015-09-09 精材科技股份有限公司 一种芯片尺寸等级的感测芯片封装体
CN105226036B (zh) * 2015-10-10 2018-09-28 苏州晶方半导体科技股份有限公司 影像传感芯片的封装方法以及封装结构
CN205050839U (zh) 2015-10-10 2016-02-24 苏州晶方半导体科技股份有限公司 影像传感芯片封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206253A (ja) * 2008-02-27 2009-09-10 Zycube:Kk 半導体装置
US20090256260A1 (en) * 2008-02-27 2009-10-15 Zycube Co., Ltd. Semiconductor device
US20100038741A1 (en) * 2008-08-12 2010-02-18 Kabushiki Kaisha Toshiba Semiconductor apparatus, manufacturing method of semiconductor apparatus, and camera module
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール
US20110169139A1 (en) * 2010-01-13 2011-07-14 Chia-Sheng Lin Chip package and fabrication method thereof
US20120205799A1 (en) * 2011-02-10 2012-08-16 Chia-Sheng Lin Chip package and fabrication method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050389A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레스 완화 구조물을 갖는 이미지 센서 및 이의 형성 방법
US11569289B2 (en) 2018-10-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor having stress releasing structure and method of forming same
US11569288B2 (en) 2018-10-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor having stress releasing structure and method of forming same

Also Published As

Publication number Publication date
KR102082714B1 (ko) 2020-02-28
US10325946B2 (en) 2019-06-18
WO2017059777A1 (zh) 2017-04-13
TWI698989B (zh) 2020-07-11
JP2018533225A (ja) 2018-11-08
TW201714291A (zh) 2017-04-16
JP6503518B2 (ja) 2019-04-17
US20180286903A1 (en) 2018-10-04

Similar Documents

Publication Publication Date Title
KR102082714B1 (ko) 이미지 센싱 칩을 위한 패키징 방법 및 패키지 구조
US9305842B2 (en) Fabrication methods of chip device packages
US8432032B2 (en) Chip package and fabrication method thereof
TWI446512B (zh) 晶片封裝體及其形成方法
KR102434613B1 (ko) 패키지 구조와 그 제조 방법
TWI511253B (zh) 晶片封裝體
US9196571B2 (en) Chip device packages and fabrication methods thereof
KR20040083796A (ko) 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
CN105226036A (zh) 影像传感芯片的封装方法以及封装结构
KR100679684B1 (ko) 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
US8785297B2 (en) Method for encapsulating electronic components on a wafer
TWI738923B (zh) 半導體結構及其製作方法
US10283483B2 (en) Packaging method and package structure for image sensing chip
KR102303958B1 (ko) 패키징 공정에서의 에어 채널 형성
TWI645478B (zh) 半導體晶片的封裝方法以及封裝結構
TWI418004B (zh) 晶片封裝結構以及晶片封裝製程
CN109920765B (zh) 一种扇出型封装器件
TWI655696B (zh) 半導體晶片的封裝方法以及封裝結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant