JP2018530160A - 集積回路（ＩＣ）パッケージの間にギャップコントローラを備えるパッケージオンパッケージ（ＰｏＰ）デバイス - Google Patents

Abstract

第１のパッケージと、第１のパッケージに結合されている第２のパッケージと、第１のパッケージと第２のパッケージとの間に位置する少なくとも１つのギャップコントローラとを含む、パッケージオンパッケージ（ＰｏＰ）デバイスであって、ここで、少なくとも１つのギャップコントローラは、第１のパッケージと第２のパッケージとの間に最小ギャップを設けるように構成される。第１のパッケージは、第１の電子パッケージ構成要素（たとえば、第１のダイ）を含む。いくつかの実装形態では、少なくとも１つのギャップコントローラは、第１のパッケージに結合されているが、第２のパッケージとの結合は行われない。少なくとも１つのギャップコントローラは、第１のパッケージの中心の上または中心の周りに位置する。少なくとも１つのギャップコントローラは、第１の電子パッケージ構成要素（たとえば、第１のダイ）と第２のパッケージとの間に位置し得る。パッケージオンパッケージ（ＰｏＰ）デバイスは、第１のパッケージと第２のパッケージとの間にカプセル化層を含み得る。

Description

［優先権の主張／利益の主張］
本出願は、２０１５年１０月２日に米国特許商標庁に出願された米国仮出願第６２／２３６，６９６号および２０１６年３月１４日に米国特許商標庁に出願された米国非仮出願第１５／０６９，５２５号の優先権および利益を主張し、その両出願の内容全体が参照により本明細書に組み込まれる。

様々な特徴は、一般にパッケージオンパッケージ（ＰｏＰ）デバイスに関し、より詳細には、集積回路（ＩＣ）パッケージの間にギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスに関する。

図１は、第１のパッケージ１０２および第２のパッケージ１０４を含む、パッケージオンパッケージ（ＰｏＰ）デバイス１００を示す。第１のパッケージ１０２は、第１のダイ１２０、第１のパッケージ基板１２２、および第１のカプセル化層１５０を含む。第１のパッケージ基板１２２は、第１の複数のパッド１２４および第１のパッド１２６を含む。第１のダイ１２０は、第１の複数のはんだボール１２８を通じて第１のパッケージ基板１２２に結合される。具体的には、第１のダイ１２０は、第１の複数のはんだボール１２８を通じて第１の複数のパッド１２４に結合される。第２の複数のはんだボール１３６は、第１のパッケージ基板１２２に結合される。

第２のパッケージ１０４は、第２のダイ１４０、第２のパッケージ基板１４２、第２のパッド１４６、第３の複数のはんだボール１５６、および第２のカプセル化層１６０を含む。第２のダイ１４０は、第２のパッケージ基板１４２に結合される。第２のパッケージ１０４は、第３の複数のはんだボール１５６を通じて第１のパッケージ１０２に結合される。たとえば、第３の複数のはんだボール１５６は、第１のパッケージ基板１２２の第１のパッド１２６、および第２のパッケージ１０４の第２のパッド１４６に結合される。

図１は、第１のダイ１２０と第２のパッケージ１０４の第２のパッケージ基板１４２との間に空隙１９０があることを示す。空隙１９０は、第１のカプセル化層１５０によって占有されていない空間である。第１のダイ１２０と第２のパッケージ基板１４２との間のギャップまたは空間が、第１のダイ１２０と第２のパッケージ基板１４２との中間を第１のカプセル化層１５０が完全に流れるほど十分に大きくないかまたは広くないとき、空隙１９０が生じる。

空隙１９０の存在は、その空間の周囲で構造的支持が不足するので、パッケージオンパッケージ（ＰｏＰ）デバイス１００における反りおよび／または変形を引き起こすことがある（矢印によって示すように）。反りおよび／または変形の、１つの望ましくない副作用は、第３の複数のはんだボール１５６と第１のパッド１２６および第２のパッド１４６との間で起こり得る、弱い接合部および／またはオープンな接合部である。図１に示すように、パッケージオンパッケージ（ＰｏＰ）デバイス１００の反りおよび／または変形は、第１のパッド１２６と第２のパッド１４６との間の間隔を増大させ、そのことは事実上、第３の複数のはんだボール１５６を引っ張り（矢印によって示すように）、パッケージオンパッケージ（ＰｏＰ）デバイス１００において、より弱い接合部および／またはオープンな接合部をもたらす。弱い接合部および／またはオープンな接合部は、信号がパッケージオンパッケージ（ＰｏＰ）デバイスを通って正しく横断することを妨げることがあり、欠陥のあるパッケージオンパッケージ（ＰｏＰ）デバイスをもたらす。

ますます小さいデバイスの中にパッケージが配置されるので、これらのパッケージのサイズ、高さ、および／またはスペースを低減すべき継続した業界動向がある。理想的には、そのようなパッケージは、モバイルデバイスおよび／または装着型デバイスの必要性および／または要件を同時に満たしながら、より良いフォームファクタを有し、より安価に製作される。

様々な特徴は、一般に、パッケージオンパッケージ（ＰｏＰ）デバイスに関し、より具体的には、集積回路（ＩＣ）パッケージの間にギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスに関する。

一例は、第１のパッケージと、第１のパッケージに結合されている第２のパッケージと、第１のパッケージと第２のパッケージとの間に位置する少なくとも１つのギャップコントローラとを含む、パッケージオンパッケージ（ＰｏＰ）デバイスを提供し、ここで、少なくとも１つのギャップコントローラは、第１のパッケージと第２のパッケージとの間に最小ギャップを設けるように構成される。第１のパッケージは、第１の電子パッケージ構成要素を含む。

別の例は、第１のパッケージと、第１のパッケージに結合された第２のパッケージと、第１のパッケージと第２のパッケージとの間に最小ギャップを設けるように構成されたギャップ制御のための手段とを含む、装置を提供し、ここで、ギャップ制御のための手段は、第１のパッケージと第２のパッケージとの間に位置する。第１のパッケージは、第１の電子パッケージ構成要素を含む。

別の例は、パッケージオンパッケージ（ＰｏＰ）デバイスを製作するための方法を提供する。方法は、第１のパッケージを設け、ここで、第１のパッケージを設けることは、第１の電子パッケージ構成要素を設けることを含む。方法は、第２のパッケージを第１のパッケージに結合する。方法は、第１のパッケージと第２のパッケージとの間に少なくとも１つのギャップコントローラを設ける。少なくとも１つのギャップコントローラは、第１のパッケージと第２のパッケージとの間に最小ギャップを設けるように構成される。

様々な特徴、性質、および利点は、同様の参照符号が全体にわたって対応して識別する図面と併せて読まれると、以下に記載する詳細な説明から明らかになり得る。

パッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラの一例を示す図である。 ギャップコントローラの別の例を示す図である。 ギャップコントローラの別の例を示す図である。 ギャップコントローラを含む別のパッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラを含む別のパッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラを含む別のパッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラを含む別のパッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラを含む別のパッケージオンパッケージ（ＰｏＰ）デバイスの横断面図である。 ギャップコントローラを含むパッケージを製作するためのシーケンスの一例の図である。 ギャップコントローラを含むパッケージを製作するためのシーケンスの一例の図である。 ギャップコントローラを含むパッケージを製作するためのシーケンスの一例の図である。 ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを製作するためのシーケンスの一例を示す図である。 ギャップコントローラを含むパッケージを製作するためのシーケンスの一例を示す図である。 ギャップコントローラを含むパッケージを製作するためのシーケンスの一例を示す図である。 ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを製作するためのシーケンスの一例を示す図である。 ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを製作するための例示的な方法のフロー図である。 本明細書で説明する様々な集積デバイス、集積デバイスパッケージ、半導体デバイス、ダイ、集積回路、および／またはパッケージを含み得る、様々な電子デバイスを示す図である。

以下の説明では、本開示の様々な態様を完全に理解できるように、具体的な詳細が与えられる。しかしながら、態様がこれらの具体的な詳細なしに実践され得ることが、当業者によって理解されよう。たとえば、回路は、不必要な詳細で態様を曖昧にすることを避けるために、ブロック図で示されることがある。他の事例では、よく知られている回路、構造、および技法は、本開示の態様を曖昧にしないために、詳細に示されないことがある。

いくつかの特徴は、第１のパッケージと、第１のパッケージに結合されている第２のパッケージと、第１のパッケージと第２のパッケージとの間に位置する少なくとも１つのギャップコントローラとを含む、パッケージオンパッケージ（ＰｏＰ）デバイスに関し、ここで、少なくとも１つのギャップコントローラは、第１のパッケージと第２のパッケージとの間に最小ギャップを設けるように構成される。第１のパッケージは、第１の電子パッケージ構成要素（たとえば、第１のダイ）を含む。いくつかの実装形態では、少なくとも１つのギャップコントローラは、第１のパッケージに結合されているが、第２のパッケージとの結合は行われない。いくつかの実装形態では、少なくとも１つのギャップコントローラは、第１のパッケージの中心の上または中心の周りに位置する。いくつかの実装形態では、少なくとも１つのギャップコントローラは、第１の電子パッケージ構成要素（たとえば、第１のダイ）と第２のパッケージとの間に位置する。いくつかの実装形態では、パッケージオンパッケージ（ＰｏＰ）デバイスは、第１のパッケージと第２のパッケージとの間にカプセル化層を含む。

いくつかの実装形態では、パッケージの高さは、パッケージのＺ方向に沿って規定されてよく、そのことは、本開示の図に示される。いくつかの実装形態では、パッケージのＺ方向は、パッケージの上部部分と下部部分との間の軸に沿って規定されてよい。「上部」および「下部」という用語は任意に割り当てられてよく、ただし一例として、パッケージの上部部分は、カプセル化層を備える一部分であってよく、パッケージの下部部分は、再分配部分または複数のはんだボールを備える一部分であってよい。いくつかの実装形態では、パッケージの上部部分は、パッケージの裏側であってよく、パッケージの下部部分は、パッケージの前側であってよい。パッケージの前側は、パッケージのアクティブ側であってよい。上部部分は、低い方の部分に対して高い方の部分であってよい。下部部分は、高い方の部分に対して低い方の部分であってよい。上部部分および下部部分のさらなる例が、以下でさらに説明される。パッケージのＸ−Ｙ方向は、パッケージの横方向および／またはフットプリントを指してよい。Ｘ−Ｙ方向の例は、本開示の図に示され、かつ／または以下でさらに説明される。本開示の図のうちの多くにおいて、パッケージならびにそれらのそれぞれの構成要素は、Ｘ−Ｚ断面またはＸ−Ｚ平面を横切って示される。ただし、いくつかの実装形態では、パッケージおよびそれらを代表する構成要素は、Ｙ−Ｚ断面またはＹ−Ｚ平面を横切って表されることがある。

いくつかの実装形態では、相互接続部とは、２つの点、要素、および／または構成要素の間の電気接続を可能または容易にする、デバイスまたはパッケージの要素または構成要素である。いくつかの実装形態では、相互接続部は、トレース、ビア、パッド、ピラー、再分配金属層、および／またはアンダーバンプメタライゼーション（ＵＢＭ）層を含んでよい。いくつかの実装形態では、相互接続部は、信号（たとえば、データ信号、接地信号、電力信号）のための電気経路をもたらすように構成され得る導電性の材料である。相互接続部は、回路の一部であってよい。相互接続部は、２つ以上の要素または構成要素を含んでよい。

［ギャップコントローラを備える例示的なパッケージオンパッケージ（ＰｏＰ）デバイス］
図２は、第１のパッケージ２０１、第２のパッケージ２０２、およびギャップコントローラ２７０を含む、パッケージオンパッケージ（ＰｏＰ）デバイス２００を示す。第２のパッケージ２０２は、第１のパッケージ２０１に結合される。第１のパッケージ２０１は第１の集積回路（ＩＣ）パッケージであり得、第２のパッケージ２０２は第２の集積回路（ＩＣ）パッケージであり得る。パッケージオンパッケージ（ＰｏＰ）デバイス２００は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ２０１と第２のパッケージ２０２との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ２０１の電子パッケージ構成要素（たとえば、第１のダイ２１１）と、第２のパッケージ２０２との間に位置する。

以下でさらに説明するように、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）に機械的支持をもたらすように構成される。したがって、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２における任意の反り、変形、および／またはたわみに対するバックストップ（ｂａｃｋ ｓｔｏｐ）として動作するように構成され得る。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ２０１のダイと第２のパッケージ２０２のパッケージ基板との間に十分な距離、空間、またはギャップがあることを確実にするように構成され、その結果、第１のパッケージ２０１のダイと第２のパッケージ２０２のパッケージ基板との間の空間またはギャップの中に、カプセル化層が設けられ得る（たとえば、形成され得る）。いくつかの実装形態では、ギャップコントローラ２７０は、導電性である１つまたは複数の材料を含み得る。しかしながら、ギャップコントローラ２７０は、電気信号のための電気経路をもたらさないように構成される。

第１のパッケージ２０１は、第１のパッケージ基板２１０、第１のダイ２１１、第１のアンダーフィル２１４、複数の第１のはんだボール２１５、第１のカプセル化層２１６、およびギャップコントローラ２７０を含む。いくつかの実装形態では、第１のパッケージ２０１はまた、複数のパッケージ相互接続部２２７を含み得る。第１のダイ２１１は、電子パッケージ構成要素の一例である。

第１のパッケージ基板２１０は、少なくとも１つの誘電体層２１２、複数の第１の相互接続部２１３（たとえば、複数の第１の基板相互接続部）、第１のはんだレジスト層２８０、および第２のはんだレジスト層２８２を含む。複数の第１の相互接続部２１３は、トレース、ビア、および／またはパッドを含み得る。第１のパッケージ基板２１０は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。より具体的には、複数の第１の相互接続部２１３は、複数のはんだボール２５１に結合される。

第１のダイ２１１は、複数のトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であってよい。第１のダイ２１１は、論理ダイおよび／またはメモリダイであってよい。第１のダイ２１１は、ベアダイであってよい。第１のダイ２１１は、複数の第１のはんだボール２１５を通じて第１のパッケージ基板２１０に結合される。第１のアンダーフィル２１４は、第１のダイ２１１と第１のパッケージ基板２１０との間に位置する。第１のアンダーフィル２１４は、複数の第１のはんだボール２１５のうちの少なくともいくつかを少なくとも部分的に囲み得る。

第１のカプセル化層２１６は随意である。第１のカプセル化層２１６は、第１のダイ２１１、ギャップコントローラ２７０、および複数のパッケージ相互接続部２２７を少なくとも部分的にカプセル化する。異なる実装形態は、第１のカプセル化層２１６用に異なる材料を使用してよい。たとえば、第１のカプセル化層２１６は、モールドおよび／またはエポキシ充填剤を含んでよい。

第２のパッケージ２０２は、第２のパッケージ基板２２０、第２のダイ２２１、第２のアンダーフィル２２４、複数の第２のはんだボール２２５、および第２のカプセル化層２２６を含む。いくつかの実装形態では、第２のパッケージ２０２はまた、複数のパッケージ相互接続部２２７を含み得る。

第２のパッケージ基板２２０は、少なくとも１つの誘電体層２２２、複数の第２の相互接続部２２３（たとえば、複数の第２の基板相互接続部）、第１のはんだレジスト層２８４、および第２のはんだレジスト層２８６を含む。複数の第２の相互接続部２２３は、トレース、ビア、および／またはパッドを含み得る。

第２のダイ２２１は、複数のトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であってよい。第２のダイ２２１は、論理ダイおよび／またはメモリダイであってよい。第２のダイ２２１は、ベアダイであってよい。第２のダイ２１１は、複数の第２のはんだボール２２５を通じて第２のパッケージ基板２２０に結合される。第２のアンダーフィル２２４は、第２のダイ２２１と第２のパッケージ基板２２０との間に位置する。第２のアンダーフィル２２４は、複数の第２のはんだボール２２５のうちの少なくともいくつかを少なくとも部分的に囲み得る。

第２のカプセル化層２２６は、第２のダイ２２１を少なくとも部分的にカプセル化する。異なる実装形態は、第２のカプセル化層２２６用に異なる材料を使用してよい。たとえば、第２のカプセル化層２２６は、モールドおよび／またはエポキシ充填剤を含んでよい。

第２のパッケージ２０２は、複数のパッケージ相互接続部２２７を通じて第１のパッケージ２０１に結合される。複数のパッケージ相互接続部２２７は、はんだ相互接続部（たとえば、はんだボール）を含み得る。複数のパッケージ相互接続部２２７は、第１のパッケージ基板２１０および第２のパッケージ基板２２０に結合される。より具体的には、複数のパッケージ相互接続部２２７は、（第１のパッケージ基板２１０の）複数の第１の相互接続部２１３および（第２のパッケージ基板２２０の）複数の第２の相互接続部２２３に結合される。

ギャップコントローラ２７０は、第１のダイ（たとえば、第１のダイ２１１）と第２のパッケージ（たとえば、第２のパッケージ２０２）との間に、最小ギャップを設けるように構成されたギャップ制御のための手段であり得る。ギャップコントローラ２７０は、第１のダイ２１１の上方に（たとえば、第１のダイ２１１の裏面の上方に）位置する。具体的には、ギャップコントローラ２７０は、第１のダイ２１１と、第２のパッケージ２０２の第２のパッケージ基板２２０との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ２０１の第１のダイ２１１と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、最小距離、最小空間、および／または最小ギャップを設けるように構成される。いくつかの実装形態では、最小距離、最小空間、最小ギャップは、第２のパッケージ基板２２０の反り、変形、および／またはたわみがあるときでも、第１のパッケージ２０１の第１のダイ２１１と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、（たとえば、製作プロセス中に）第１のカプセル化層１２１６が流れるための十分な場所があることを確実にする。したがって、いくつかの実装形態では、第１のダイ２１１の上方に（たとえば、第１のダイ２１１の裏面の上方に）位置する少なくとも１つのギャップコントローラ２７０は、第１のダイ２１１と（第２のパッケージ２０２の）第２のパッケージ基板２２０との間に、十分な量の第１のカプセル化層２１６が形成されることを確実にする。

いくつかの実装形態では、ギャップコントローラ２７０のうちの１つまたは複数は、個別または集合的に、第１のダイ（たとえば、第１のダイ２１１）と第２のパッケージ（たとえば、第２のパッケージ２０２）との間の空間を、その実質的な全体よりも小さく占有し得る。いくつかの実装形態では、ギャップコントローラ２７０のうちの１つまたは複数は、個別または集合的に、第１のダイ（たとえば、第１のダイ２１１）の裏面に、その実質的な全体よりも小さく結合される。いくつかの実装形態では、ギャップコントローラ２７０のうちの１つまたは複数は、個別または集合的に、第１のダイ（たとえば、第１のダイ２１１）の裏面に、その大部分よりも小さく結合される。

第１のダイ２１１（たとえば、第１のダイ２１１の上面）と第２のパッケージ２０２（たとえば、第２のパッケージ基板２２０の底面）との間の距離、空間、またはギャップは、様々な実装形態とともに変わってよい。いくつかの実装形態では、ギャップ２９０は、約１５ミクロン（μｍ）以上であってよい。いくつかの実装形態では、ギャップコントローラ２７０は、高さおよび／または厚さが約１５〜１００ミクロン（μｍ）以下である。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のダイ２１１（たとえば、第１のダイ２１１の裏面）と第２のパッケージ２０２（たとえば、第２のパッケージ基板２２０の底面）との間の最小ギャップ（たとえば、ギャップ２９０）が約１５ミクロン（μｍ）以上であることを確実にする。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のダイ２１１と第２のパッケージ基板２２０との間の空隙を除去、低減、および／または最小化し、それによって、よりロバストで信頼できるパッケージオンパッケージ（ＰｏＰ）デバイス２００を提供する。したがって、ギャップコントローラ２７０は、第１のカプセル化層２１６が、第１のダイ２１１と第２のパッケージ基板２２０との間の空間を充填すること（たとえば、空間の大部分またはかなりの部分を少なくとも充填すること）を可能にするように構成される。その上、ギャップコントローラ２７０は、第１のカプセル化層２１６が形成されるとき、（たとえば、製作プロセス中に）第１のカプセル化層２１６の流れを実質的に妨げないように構成される。第１のカプセル化層２１６がどのように形成されるのかという一例が、図２において以下でさらに説明される。したがって、ギャップコントローラ２７０のうちの１つまたは複数の使用は、パッケージオンパッケージ（ＰｏＰ）デバイス２００の製作プロセス中、第１のダイ２１１と第２のパッケージ基板２２０との間を第１のカプセル化層２１６が流れ得ることを確実にするための、効果的かつ反直観的な手法を提供する。

異なる実装形態は、ギャップコントローラ２７０を第１のダイ２１１の異なる部分の上方に配置し得る。いくつかの実装形態では、第２のパッケージ基板２２０の反り、変形、および／またはたわみの最大量は、第１のダイ２１１の中心、第１のパッケージ２０１の中心、および／または第２のパッケージ２０２の中心の、上方の空間の中で発生し得る。いくつかの実装形態では、第２のパッケージ基板２２０の反り、変形、および／またはたわみの最大量を潜在的に有し得る部分において支持があることを確実にするために、ギャップコントローラ２７０は、第１のダイ２１１の中心の上または中心の周り（たとえば、近く）に配置され得る。

図２は、ギャップコントローラ２７０がスペーサ２７２および接着剤層２７４を含むことを示す。接着剤層２７４は、スペーサ２７２を少なくとも部分的に囲む。異なる実装形態は、スペーサ２７２用および接着剤層２７４用に異なる材料を使用してよい。いくつかの実装形態では、スペーサ２７２は、金属ボール（たとえば、銅ボール）であってよい。接着剤層２７４は、スペーサ２７２を第１のダイ２１１に結合するために使用され得る。いくつかの実装形態では、接着剤層２７４は、第１のダイ２１１と第２のパッケージ２０２との間に第１のカプセル化層２１６が形成されるとき、ギャップコントローラ２７０が大幅に移動することを防止するように構成され得る。

スペーサ２７２は、セラミック、金属、および／またはポリマー（たとえば、銅、ポリマーコアボール、および／またはポリマーポスト）を含む、ソリッドスペーサを含み得る。接着剤層２７４は、アンダーフィルおよび／または高粘度コーナーフィル材料（たとえば、Ｃｏｏｋｓｏｎ ＨＥＬ−３０、Ｎａｍｉｃｓ Ｇ８３４５Ｄ）ならびにＲＴＶシリコン（たとえば、ＡＳＥ６００）を含み得る。接着剤層２７４は、焼結ペースト（たとえば、Ｏｒｍｅｔ４０６、ＣＳ６５０）を含み得る。

図２に示すように、第１のカプセル化層２１６は、接着剤層２７４および／またはスペーサ２７２を少なくとも部分的に囲む。図２はまた、ギャップコントローラ２７０が、第１のダイ２１１と直接物理的に接触するが、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）と直接物理的に接触しないことを示す。いくつかの実装形態では、ギャップコントローラ２７０は、第１のダイ２１１と第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）の両方に直接物理的に接触してよい。いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）に直接物理的に接触し得るが、第１のダイ２１１と直接接触し得ない。

本開示は、ダイ（たとえば、２１１、２２１）をパッケージ基板（たとえば、２１０、２２０）に結合するためにはんだボール（たとえば、２１５、２２５）が使用されることを図示および説明する。しかしながら、いくつかの実装形態では、ダイをパッケージ基板に結合するために他の相互接続部が使用されてよい。たとえば、いくつかの実装形態は、ダイをパッケージ基板に結合するために、ワイヤボンディングおよびピラー（たとえば、銅ピラー）を使用し得る。

上述のように、異なる実装形態は、ギャップコントローラ２７０の異なる構成を使用してよい。たとえば、異なる実装形態は、異なる数のギャップコントローラ２７０を使用してよい。その上、ギャップコントローラ２７０は、（たとえば、第１のダイ２１１の中心の上または中心の周りで）第１のダイ２１１の上方に別様に位置してよい。いくつかの実装形態では、ギャップコントローラ２７０は、異なる構造および／または材料を含んでよい。

図３は、接着剤層２７４を含むギャップコントローラ３７０を示す。接着剤層２７４は、第１のダイ２１１の上方に形成され、第１のカプセル化層２１６によって少なくとも部分的に囲まれる。

図４は、スペーサ２７２を含むギャップコントローラ４７０を示す。スペーサ２７２は、第１のダイ２１１の上方に形成され、第１のカプセル化層２１６によって少なくとも部分的に囲まれる。

図５は、複数のスペーサ５７２および接着剤層２７４を含むギャップコントローラ５７０を示す。複数のスペーサ５７２は、接着剤層２７４によって少なくとも部分的に囲まれる。複数のスペーサ５７２および接着剤層２７４は、第１のダイ２１１の上方に形成され、第１のカプセル化層２１６によって少なくとも部分的に囲まれる。

本開示に示すように、ギャップコントローラ（たとえば、２７０、３７０、４７０、５７０）は、第１のパッケージ（たとえば、第１のパッケージ２０１）に結合されるが、第２のパッケージ（たとえば、第２のパッケージ２０２）との結合は行われない。いくつかの実装形態では、ギャップコントローラ（たとえば、２７０、３７０、４７０、５７０）は、第２のパッケージに物理的に接触し得るが、永続的に第２のパッケージに結合されてはいない。たとえば、第１のパッケージに接合されているが第２のパッケージに接合されていない（たとえば、第２のパッケージとの接合は行われない）ギャップコントローラは第１のパッケージと一緒に移動することがあるが、ギャップコントローラは、第２のパッケージに対して自由に移動し得る。

ギャップコントローラ３７０、４７０、および／または５７０は、第１のダイ（たとえば、第１のダイ２１１）と第２のパッケージ（たとえば、第２のパッケージ２０２）との間に最小ギャップを設けるための、ギャップ制御のための手段であり得る。いくつかの実装形態では、ギャップコントローラ３７０、４７０、５７０のうちの１つまたは複数は、第１のダイ（たとえば、第１のダイ２１１）と第２のパッケージ（たとえば、第２のパッケージ２０２）との間の空間を、その実質的な全体よりも小さく占有し得る。いくつかの実装形態では、ギャップコントローラ３７０、４７０、および／または５７０のうちの１つまたは複数は、個別または集合的に、第１のダイ（たとえば、第１のダイ２１１）の裏面に、その実質的な全体よりも小さく結合される。いくつかの実装形態では、ギャップコントローラ３７０、４７０、および／または５７０のうちの１つまたは複数は、個別または集合的に、第１のダイ（たとえば、第１のダイ２１１）の裏面に、その大部分よりも小さく結合される。

ギャップコントローラ２７０に対して説明するような寸法は、ギャップコントローラ３７０、４７０、および／または５７０のための寸法に適用可能であり得る。その上、ギャップコントローラ３７０、４７０、および／または５７０は、本開示で説明するパッケージオンパッケージ（ＰｏＰ）デバイスのいずれかの中に実装され得る。異なる実装形態は、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスの異なる構成および／または組合せを含んでよい。以下は、ギャップコントローラを含む様々なパッケージオンパッケージ（ＰｏＰ）デバイスのさらなる例である。

［ギャップコントローラを備える例示的なパッケージオンパッケージ（ＰｏＰ）デバイス］
図６は、第１のパッケージ６０１、第２のパッケージ２０２、およびギャップコントローラ２７０を含む、別のパッケージオンパッケージ（ＰｏＰ）デバイス６００を示す。第２のパッケージ２０２は、第１のパッケージ６０１に結合される。第１のパッケージ６０１は、第１の集積回路（ＩＣ）パッケージであり得る。パッケージオンパッケージ（ＰｏＰ）デバイス６００は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス６００は、第１のパッケージ６０１が異なる構成を有することを除いてパッケージオンパッケージ（ＰｏＰ）デバイス２００と類似である。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ６０１と第２のパッケージ２０２との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ６０１の電子パッケージ構成要素（たとえば、第１のダイ２１１）と、第２のパッケージ２０２との間に位置する。

上記で説明し以下でさらに説明するように、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）に機械的支持をもたらすように構成される。したがって、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２における任意の反り、変形、および／またはたわみに対するバックストップとして動作するように構成され得る。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ６０１のダイと第２のパッケージ２０２のパッケージ基板との間に十分な距離、空間、またはギャップがあることを確実にするように構成され、その結果、第１のパッケージ６０１のダイと第２のパッケージ２０２のパッケージ基板との間の空間またはギャップの中に、カプセル化層が設けられ得る（たとえば、形成され得る）。

第１のパッケージ６０１は、第１のパッケージ基板２１０、第１のダイ２１１、第１のアンダーフィル２１４、複数の第１のはんだボール２１５、第１のカプセル化層２１６、ギャップコントローラ２７０、およびカプセル化層６１６を含む。したがって、第１のパッケージ６０１は、２つのカプセル化層（たとえば、２１６、６１６）を含む。いくつかの実装形態では、第１のパッケージ６０１はまた、複数のパッケージ相互接続部６２７を含み得る。複数のパッケージ相互接続部６２７は、複数のパッケージ相互接続部６１７および複数のパッケージ相互接続部２２７を含み得る。

カプセル化層６１６は、第１のダイ２１１および複数のパッケージ相互接続部６２７を少なくとも部分的にカプセル化する。たとえば、カプセル化層６１６は、第１のダイ２１１および複数のパッケージ相互接続部６１７を少なくとも部分的にカプセル化し得る。いくつかの実装形態では、カプセル化層６１６の表面は、第１のダイ２１１の表面（たとえば、裏面）と実質的に共面であり得る。第１のカプセル化層２１６は、第１のダイ２１１およびカプセル化層６１６の上方に形成される。カプセル化層６１６は、第１のカプセル化層２１６と同じ材料または異なる材料であってよい。第１のカプセル化層２１６は、ギャップコントローラ２７０および複数のパッケージ相互接続部６２７を少なくとも部分的にカプセル化する。第１のカプセル化層２１６は、随意である。

第２のパッケージ２０２は、第２のパッケージ基板２２０、第２のダイ２２１、第２のアンダーフィル２２４、複数の第２のはんだボール２２５、および第２のカプセル化層２２６を含む。いくつかの実装形態では、第２のパッケージ２０２はまた、複数のパッケージ相互接続部６２７を含み得、複数のパッケージ相互接続部６２７は、複数のパッケージ相互接続部６１７および複数のパッケージ相互接続部２２７を含む。

第２のパッケージ２０２は、複数のパッケージ相互接続部６２７を通じて第１のパッケージ６０１に結合され、複数のパッケージ相互接続部６２７は、複数のパッケージ相互接続部２２７および複数のパッケージ相互接続部６１７を含む。複数のパッケージ相互接続部６２７は、はんだ相互接続部（たとえば、はんだボール）を含み得る。複数のパッケージ相互接続部６２７は、第１のパッケージ基板２１０および第２のパッケージ基板２２０に結合される。具体的には、複数のパッケージ相互接続部６２７は、（第１のパッケージ基板２１０の）複数の第１の相互接続部２１３および（第２のパッケージ基板２２０の）複数の第２の相互接続部２２３に結合される。いくつかの実装形態では、複数のパッケージ相互接続部２２７は、複数の第２の相互接続部２２３および複数のパッケージ相互接続部６１７に結合される。複数のパッケージ相互接続部６１７は、複数の第１の相互接続部２１３に結合される。

ギャップコントローラ２７０は、第１のダイ２１１の上方に（たとえば、第１のダイ２１１の上面の上方に）位置する。具体的には、ギャップコントローラ２７０は、第１のパッケージ６０１の第１のダイ２１１と、第２のパッケージ２０２の第２のパッケージ基板２２０との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ６０１の第１のダイ２１１と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、最小距離、最小空間、および／または最小ギャップを設けるように構成される。いくつかの実装形態では、最小距離、最小空間、最小ギャップは、第２のパッケージ基板２２０の反り、変形、および／またはたわみがあるときでも、第１のパッケージ６０１の第１のダイ２１１と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、（たとえば、製作プロセス中に）第１のカプセル化層１２１６が流れるための十分な場所があることを確実にする。したがって、いくつかの実装形態では、第１のダイ２１１の上方に（たとえば、第１のダイ２１１の上面の上方に）位置する少なくとも１つのギャップコントローラ２７０は、第１のダイ２１１と（第２のパッケージ２０２の）第２のパッケージ基板２２０との間に、十分な量の第１のカプセル化層２１６が形成されることを確実にする。

［ギャップコントローラを備える例示的なパッケージオンパッケージ（ＰｏＰ）デバイス］
図７は、第１のパッケージ７０１、第２のパッケージ２０２、およびギャップコントローラ２７０を含む、別のパッケージオンパッケージ（ＰｏＰ）デバイス７００を示す。第２のパッケージ２０２は、第１のパッケージ７０１に結合される。第１のパッケージ７０１は、第１の集積回路（ＩＣ）パッケージであり得る。パッケージオンパッケージ（ＰｏＰ）デバイス７００は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス７００は、第１のパッケージ７０１が異なる構成を有することを除いてパッケージオンパッケージ（ＰｏＰ）デバイス６００と類似である。具体的には、第１のパッケージ７０１は、２つのカプセル化層を含み、ここで、一方のカプセル化層は、第１のパッケージ７０１の第１のダイ２１１の上方でオーバーモールドされる。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１と第２のパッケージ２０２との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１の電子パッケージ構成要素（たとえば、第１のダイ２１１）と、第２のパッケージ２０２との間に位置する。

上記で説明し以下でさらに説明するように、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）に機械的支持をもたらすように構成される。したがって、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２における任意の反り、変形、および／またはたわみに対するバックストップとして動作するように構成され得る。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１のダイと第２のパッケージ２０２のパッケージ基板との間に十分な距離、空間、またはギャップがあることを確実にするように構成され、その結果、第１のパッケージ７０１のダイと第２のパッケージ２０２のパッケージ基板との間の空間またはギャップの中に、カプセル化層が設けられ得る（たとえば、形成され得る）。

第１のパッケージ７０１は、第１のパッケージ基板２１０、第１のダイ２１１、第１のアンダーフィル２１４、複数の第１のはんだボール２１５、第１のカプセル化層２１６、ギャップコントローラ２７０、およびカプセル化層７１６を含む。したがって、第１のパッケージ７０１は、２つのカプセル化層（たとえば、２１６、７１６）を含む。いくつかの実装形態では、第１のパッケージ７０１はまた、複数のパッケージ相互接続部６２７を含み得る。複数のパッケージ相互接続部６２７は、複数のパッケージ相互接続部６１７および複数のパッケージ相互接続部２２７を含み得る。

カプセル化層７１６は、第１のダイ２１１および複数のパッケージ相互接続部６２７を少なくとも部分的にカプセル化する。具体的には、カプセル化層７１６は、第１のダイ２１１の上方でオーバーモールドされる。すなわち、カプセル化層７１６は、第１のダイ２１１の表面（たとえば、裏面）をカプセル化する。したがって、カプセル化層７１６の表面は、第１のダイ２１１の表面（たとえば、裏面）と実質的に共面でない。第１のカプセル化層２１６は、ギャップコントローラ２７０および複数のパッケージ相互接続部６２７を少なくとも部分的にカプセル化する。第１のカプセル化層２１６は、カプセル化層７１６の上方に形成される。カプセル化層７１６は、第１のカプセル化層２１６と同じ材料または異なる材料であってよい。第１のカプセル化層２１６は、随意である。

図７に示すように、ギャップコントローラ２７０は、カプセル化層７１６の上方に位置する。具体的には、ギャップコントローラ２７０は、第１のパッケージ７０１の第１のダイ２１１と、第２のパッケージ２０２の第２のパッケージ基板２２０との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１の第１のダイ２１１の上方のカプセル化層７１６と、第２のパッケージ２０２の第２のパッケージ基板２２０との間に、最小距離、最小空間、および／または最小ギャップを設けるように構成される。いくつかの実装形態では、最小距離、最小空間、最小ギャップは、第２のパッケージ基板２２０の反り、変形、および／またはたわみがあるときでも、第１のパッケージ７０１の第１のダイ２１１の上方のカプセル化層７１６と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、（たとえば、製作プロセス中に）第１のカプセル化層２１６が流れるための十分な場所があることを確実にする。したがって、いくつかの実装形態では、第１のダイ２１１上のカプセル化層７１６の上方に位置する少なくとも１つのギャップコントローラ２７０は、第１のダイ２１１の上方のカプセル化層７１６と（第２のパッケージ２０２の）第２のパッケージ基板２２０との間に、十分な量の第１のカプセル化層２１６が形成されることを確実にする。

図７は、ギャップコントローラ２７０が、第１のダイ２１１にも第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）にも直接物理的に接触しないことを示す。図７はまた、ギャップコントローラ２７０が、第１のダイ２１１の上方のカプセル化層７１６と、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０の底面）との間に、ギャップ２９０（たとえば、最小ギャップ）を設けるように構成されることを示す。いくつかの実装形態では、第１のダイ２１１と第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）との間のギャップは、ギャップ２９０および第１のダイ２１１の上方のカプセル化層７１６の厚さを含み得る。

［ギャップコントローラを備える例示的なパッケージオンパッケージ（ＰｏＰ）デバイス］
図８は、第１のパッケージ８０１、第２のパッケージ２０２、およびギャップコントローラ２７０を含む、別のパッケージオンパッケージ（ＰｏＰ）デバイス８００を示す。第２のパッケージ２０２は、第１のパッケージ８０１に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス８００は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス８００は、第１のパッケージ８０１が異なる構成を有することを除いてパッケージオンパッケージ（ＰｏＰ）デバイス６００と類似である。具体的には、第１のパッケージ８０１は、ウエハレベルパッケージ（ＷＬＰ）を含む。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ８０１と第２のパッケージ２０２との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ８０１の電子パッケージ構成要素（たとえば、第１のダイ８１１）と、第２のパッケージ２０２との間に位置する。

上記で説明し以下でさらに説明するように、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２（たとえば、第２のパッケージ２０２の第２のパッケージ基板２２０）に機械的支持をもたらすように構成される。したがって、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ２０２における任意の反り、変形、および／またはたわみに対するバックストップとして動作するように構成され得る。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ８０１のダイと第２のパッケージ２０２のパッケージ基板との間に十分な距離、空間、またはギャップがあることを確実にするように構成され、その結果、第１のパッケージ８０１のダイと第２のパッケージ２０２のパッケージ基板との間の空間またはギャップの中に、カプセル化層が設けられ得る（たとえば、形成され得る）。

第１のパッケージ８０１は、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を含み得る。第１のパッケージ８０１は、第１の再分配部分８１０、第１のダイ８１１、第１のカプセル化層２１６、およびカプセル化層８１６を含む。第１の再分配部分８１０は、（たとえば、異なるＩ／Ｏピッチを有するデバイスとの間でのシグナリングのファニング（ｆａｎｎｉｎｇ）またはルーティング（ｒｏｕｔｉｎｇ）のための）ファンアウト部分であり得る。第１のパッケージ８０１はまた、複数のパッケージ相互接続部８２７を含み得る。複数のパッケージ相互接続部８２７は、複数のパッケージ相互接続部８１７および複数のパッケージ相互接続部２２７を含み得る。複数のパッケージ相互接続部８２７は、はんだ相互接続部（たとえば、はんだボール）を含み得る。

第１の再分配部分８１０は、少なくとも１つの誘電体層８１２、少なくとも１つの再分配層８１５、および少なくとも１つのアンダーバンプメタライゼーション（ＵＢＭ）層８１９を含む。再分配層（たとえば、８１５）は、ダイのＩ／Ｏパッドからパッケージの他の部分にシグナリングを再分配し得る。少なくとも１つの再分配層８１５は、少なくとも１つのＵＢＭ層８１９に結合される。少なくとも１つのＵＢＭ層８１９は、複数のはんだボール２５１に結合される。いくつかの実装形態では、少なくとも１つのＵＢＭ層８１９は随意であってよい。そのような事例では、複数のはんだボール２５１は、少なくとも１つの再分配層８１５に結合され得る。

第１のダイ８１１は、複数のトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であってよい。第１のダイ８１１は、論理ダイおよび／またはメモリダイであってよい。第１のダイ８１１は、ベアダイであってよい。第１のダイ８１１は、パッド８１３を含み得る。第１のダイ８１１は、第１の再分配部分８１０に結合される。具体的には、第１のダイ８１１のパッド８１３は、少なくとも１つの再分配層８１５に結合される。

カプセル化層８１６は、第１のダイ８１１および複数のパッケージ相互接続部８２７を少なくとも部分的にカプセル化する。たとえば、カプセル化層８１６は、第１のダイ８１１および複数のパッケージ相互接続部８１７を少なくとも部分的にカプセル化し得る。いくつかの実装形態では、カプセル化層８１６の表面は、第１のダイ８１１の表面（たとえば、裏面）と実質的に共面であり得る。第１のカプセル化層２１６は、第１のダイ８１１およびカプセル化層８１６の上方に形成される。カプセル化層８１６は、第１のカプセル化層２１６と同じ材料または異なる材料であってよい。第１のカプセル化層２１６は、ギャップコントローラ２７０および複数のパッケージ相互接続部８２７を少なくとも部分的にカプセル化する。第１のカプセル化層２１６は、随意である。

第２のパッケージ２０２は、複数のパッケージ相互接続部８２７を通じて第１のパッケージ８０１に結合され、複数のパッケージ相互接続部８２７は、複数のパッケージ相互接続部２２７および複数のパッケージ相互接続部８１７を含む。複数のパッケージ相互接続部８２７は、はんだ相互接続部（たとえば、はんだボール）を含み得る。複数のパッケージ相互接続部８２７は、第１の再分配部分８１０および第２のパッケージ基板２２０に結合される。具体的には、複数のパッケージ相互接続部８２７は、（第１の再分配部分８１０の）少なくとも１つの再分配層８１５および（第２のパッケージ基板２２０の）複数の第２の相互接続部２２３に結合される。いくつかの実装形態では、複数のパッケージ相互接続部２２７は、複数の第２の相互接続部２２３および複数のパッケージ相互接続部８１７に結合される。複数のパッケージ相互接続部８１７は、第１の再分配部分８１０の少なくとも１つの再分配層８１５に結合される。

ギャップコントローラ２７０は、第１のダイ８１１（たとえば、第１のダイ８１１の裏側）の上方に位置する。具体的には、ギャップコントローラ２７０は、第１のパッケージ８０１の第１のダイ８１１と、第２のパッケージ２０２の第２のパッケージ基板２２０との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ８０１の第１のダイ８１１と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、最小距離、最小空間、および／または最小ギャップを設けるように構成される。いくつかの実装形態では、最小距離、最小空間、最小ギャップは、第２のパッケージ基板２２０の反り、変形、および／またはたわみがあるときでも、第１のパッケージ８０１の第１のダイ８１１と第２のパッケージ２０２の第２のパッケージ基板２２０との間に、（たとえば、製作プロセス中に）第１のカプセル化層２１６が流れるための十分な場所があることを確実にする。したがって、いくつかの実装形態では、第１のダイ８１１の上方に（たとえば、第１のダイ８１１の裏側の上方に）位置する少なくとも１つのギャップコントローラ２７０は、第１のダイ８１１と（第２のパッケージ２０２の）第２のパッケージ基板２２０との間に、十分な量の第１のカプセル化層２１６が形成されることを確実にする。

［ギャップコントローラを備える例示的なパッケージオンパッケージ（ＰｏＰ）デバイス］
図９は、第１のパッケージ７０１、第２のパッケージ９０２、およびギャップコントローラ２７０を含む、別のパッケージオンパッケージ（ＰｏＰ）デバイス９００を示す。第２のパッケージ９０２は、第１のパッケージ７０１に結合される。第１のパッケージ７０１は、第１の集積回路（ＩＣ）パッケージであり得る。パッケージオンパッケージ（ＰｏＰ）デバイス９００は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス９００は、第２のパッケージ９０２が異なる構成を有することを除いて図７のパッケージオンパッケージ（ＰｏＰ）デバイス７００と類似である。具体的には、第２のパッケージ９０２は、ウエハレベルパッケージ（ＷＬＰ）を含む。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１と第２のパッケージ９０２との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１の電子パッケージ構成要素（たとえば、第１のダイ２１１）と、第２のパッケージ９０２との間に位置する。

以下で説明するように、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ９０２（たとえば、第２のパッケージ９０２の第２の再分配部分９２０）に機械的支持をもたらすように構成される。したがって、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ９０２における任意の反り、変形、および／またはたわみに対するバックストップとして動作するように構成され得る。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１のダイと第２のパッケージ９０２の再分配部分との間に十分な距離、空間、またはギャップがあることを確実にするように構成され、その結果、第１のパッケージ７０１のダイと第２のパッケージ９０２の再分配部分との間の空間またはギャップの中に、カプセル化層が設けられ得る（たとえば、形成され得る）。

第１のパッケージ７０１は、第１のパッケージ基板２１０、第１のダイ２１１、第１のアンダーフィル２１４、複数の第１のはんだボール２１５、第１のカプセル化層２１６、ギャップコントローラ２７０、およびカプセル化層７１６を含む。したがって、第１のパッケージ７０１は、２つのカプセル化層（たとえば、２１６、７１６）を含む。第１のカプセル化層２１６は、随意である。いくつかの実装形態では、第１のパッケージ７０１はまた、複数のパッケージ相互接続部６２７を含み得る。複数のパッケージ相互接続部６２７は、複数のパッケージ相互接続部６１７および複数のパッケージ相互接続部２２７を含み得る。

第２のパッケージ９０２は、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を含み得る。第２のパッケージ９０２は、第２の再分配部分９２０、第２のダイ９２１、および第２のカプセル化層９２６を含む。第２の再分配部分９２０は、（たとえば、異なるＩ／Ｏピッチを有するデバイスとの間でのシグナリングのファニングまたはルーティングのための）ファンアウト部分であり得る。

第２の再分配部分９２０は、少なくとも１つの誘電体層９２２、少なくとも１つの再分配層９２５、および少なくとも１つのアンダーバンプメタライゼーション（ＵＢＭ）層９２９を含む。再分配層（たとえば、９２５）は、ダイのＩ／Ｏパッドからパッケージの他の部分にシグナリングを再分配し得る。少なくとも１つの再分配層９２５は、少なくとも１つのＵＢＭ層９２９に結合される。少なくとも１つのＵＢＭ層９２９は、複数のパッケージ相互接続部１２２７（たとえば、はんだボール）に結合される。いくつかの実装形態では、少なくとも１つのＵＢＭ層９２９は随意であってよい。そのような事例では、複数のパッケージ相互接続部２２７は、少なくとも１つの再分配層９２５に結合され得る。

第２のダイ９２１は、複数のトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であってよい。第２のダイ９２１は、論理ダイおよび／またはメモリダイであってよい。第２のダイ９２１は、ベアダイであってよい。第２のダイ９２１は、パッド９２３を含み得る。第２のダイ９２１は、第２の再分配部分９２０に結合される。具体的には、第２のダイ９２１のパッド９２３は、少なくとも１つの再分配層９２５に結合される。

第２のカプセル化層９２６は、第２のダイ９２１を少なくとも部分的にカプセル化する。第２のカプセル化層９２６は、第２の再分配部分９２０に結合される。異なる実装形態は、第２のカプセル化層９２６用に異なる材料を使用してよい。たとえば、第２のカプセル化層９２６は、モールドおよび／またはエポキシ充填剤を含んでよい。

図９に示すように、ギャップコントローラ２７０は、カプセル化層７１６の上方に位置する。具体的には、ギャップコントローラ２７０は、第１のパッケージ７０１の第１のダイ２１１と、第２のパッケージ９０２の第２の再分配部分９２０との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ７０１の第１のダイ２１１の上方のカプセル化層７１６と、第２のパッケージ９０２の第２の再分配部分９２０との間に、最小距離、最小空間、および／または最小ギャップを設けるように構成される。いくつかの実装形態では、最小距離、最小空間、最小ギャップは、第２の再分配部分９２０の反り、変形、および／またはたわみがあるときでも、第１のパッケージ７０１の第１のダイ２１１の上方のカプセル化層７１６と第２のパッケージ９０２の第２の再分配部分９２０との間に、（たとえば、製作プロセス中に）第１のカプセル化層１２１６が流れるための十分な場所があることを確実にする。したがって、いくつかの実装形態では、第１のダイ２１１上のカプセル化層７１６の上方に位置する少なくとも１つのギャップコントローラ２７０は、第１のダイ２１１の上方のカプセル化層７１６と（第２のパッケージ９０２の）第２の再分配部分９２０との間に、十分な量の第１のカプセル化層２１６が形成されることを確実にする。

図９は、ギャップコントローラ２７０が、第１のダイ２１１にも第２のパッケージ９０２（たとえば、第２のパッケージ９０２の第２の再分配部分９２０）にも直接物理的に接触しないことを示す。いくつかの実装形態では、カプセル化層７１６の表面は、たとえば、図６で説明したように、第１のダイ２１１の表面（たとえば、上面）と共面であり得る。そのような事例では、ギャップコントローラ２７０は、第１のダイ２１１の上方に位置し得、第１のダイ２１１と物理的に接触し得る。

図９はまた、ギャップコントローラ２７０が、第１のダイ２１１の上方のカプセル化層７１６と、第２のパッケージ９０２（たとえば、第２のパッケージ９０２の第２の再分配部分９２０の底面）との間に、ギャップ２９０（たとえば、最小ギャップ）を設けるように構成されることを示す。いくつかの実装形態では、第１のダイ２１１と第２のパッケージ９０２（たとえば、第２のパッケージ９０２の第２の再分配部分９２０）との間のギャップは、ギャップ２９０および第１のダイ２１１の上方のカプセル化層７１６の厚さを含み得る。

［ギャップコントローラを備える例示的なパッケージオンパッケージ（ＰｏＰ）デバイス］
図１０は、第１のパッケージ１００１、第２のパッケージ９０２、およびギャップコントローラ２７０を含む、別のパッケージオンパッケージ（ＰｏＰ）デバイス１０００を示す。第２のパッケージ９０２は、第１のパッケージ１００１に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス１０００は、複数のはんだボール２５１を通じてプリント回路板（ＰＣＢ）２５０に結合される。パッケージオンパッケージ（ＰｏＰ）デバイス１０００は、第１のパッケージ１００１が異なる構成を有することを除いてパッケージオンパッケージ（ＰｏＰ）デバイス９００と類似である。具体的には、第１のパッケージ１００１は、ウエハレベルパッケージ（ＷＬＰ）を含む。したがって、図１０のパッケージオンパッケージ（ＰｏＰ）デバイス１０００は、２つのウエハレベルパッケージ（ＷＬＰ）を含む。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ１００１と第２のパッケージ９０２との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ１００１の電子パッケージ構成要素（たとえば、第１のダイ８１１）と、第２のパッケージ９０２との間に位置する。

上記で説明し以下でさらに説明するように、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ９０２（たとえば、第２のパッケージ９０２の第２の再分配部分９２０）に機械的支持をもたらすように構成される。したがって、いくつかの実装形態では、ギャップコントローラ２７０は、第２のパッケージ９０２における任意の反り、変形、および／またはたわみに対するバックストップとして動作するように構成され得る。

いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ１００１のダイと第２のパッケージ９０２の再分配部分との間に十分な距離、空間、またはギャップがあることを確実にするように構成され、その結果、第１のパッケージ１００１のダイと第２のパッケージ９０２の再分配部分との間の空間またはギャップの中に、カプセル化層が設けられ得る（たとえば、形成され得る）。

第１のパッケージ１００１は、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を含み得る。第１のパッケージ１００１は、第１の再分配部分８１０、第１のダイ８１１、第１のカプセル化層２１６、カプセル化層８１６、および複数の相互接続部１０１７（たとえば、ビア）を含む。第１の再分配部分８１０は、（たとえば、異なるＩ／Ｏピッチを有するデバイスとの間でのシグナリングのファニングまたはルーティングのための）ファンアウト部分であり得る。第１のパッケージ１００１はまた、複数のパッケージ相互接続部２２７を含み得る。

第１の再分配部分８１０は、少なくとも１つの誘電体層８１２、少なくとも１つの再分配層８１５、および少なくとも１つのアンダーバンプメタライゼーション（ＵＢＭ）層８１９を含む。再分配層（たとえば、８１５）は、ダイのＩ／Ｏパッドからパッケージの他の部分にシグナリングを再分配し得る。少なくとも１つの再分配層８１５は、少なくとも１つのＵＢＭ層８１９に結合される。少なくとも１つのＵＢＭ層８１９は、複数のはんだボール２５１に結合される。いくつかの実装形態では、少なくとも１つのＵＢＭ層８１９は随意であってよい。そのような事例では、複数のはんだボール２５１は、少なくとも１つの再分配層８１５に結合され得る。

第１のダイ８１１は、複数のトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であってよい。第１のダイ８１１は、論理ダイおよび／またはメモリダイであってよい。第１のダイ８１１は、ベアダイであってよい。第１のダイ８１１は、パッド８１３を含み得る。第１のダイ８１１は、第１の再分配部分８１０に結合される。具体的には、第１のダイ８１１のパッド８１３は、少なくとも１つの再分配層８１５に結合される。

複数の相互接続部１０１７は、カプセル化層８１６を横断する。複数の相互接続部１０１７は、第１の再分配部分８１０に結合される。具体的には、複数の相互接続部１０１７は、少なくとも１つの再分配層８１５に結合される。

カプセル化層８１６は、第１のダイ８１１および複数の相互接続部１０１７を少なくとも部分的にカプセル化する。いくつかの実装形態では、カプセル化層８１６の表面は、第１のダイ８１１の表面（たとえば、裏面）と実質的に共面であり得る。第１のカプセル化層２１６は、第１のダイ８１１およびカプセル化層８１６の上方に形成される。カプセル化層８１６は、第１のカプセル化層２１６と同じ材料または異なる材料であってよい。第１のカプセル化層２１６は、ギャップコントローラ２７０および複数のパッケージ相互接続部２２７（たとえば、はんだボール）を少なくとも部分的にカプセル化する。第１のカプセル化層２１６は、随意である。

第２のパッケージ９０２は、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を含み得る。第２のパッケージ９０２は、第２の再分配部分９２０、第２のダイ９２１、および第２のカプセル化層９２６を含む。第２の再分配部分９２０は、（たとえば、異なるＩ／Ｏピッチを有するデバイスとの間でのシグナリングのファニングまたはルーティングのための）ファンアウト部分であり得る。

第２のパッケージ９０２は、複数のパッケージ相互接続部２２７を通じて第１のパッケージ１００１に結合される。複数のパッケージ相互接続部２２７は、はんだ相互接続部（たとえば、はんだボール）を含み得る。複数のパッケージ相互接続部２２７は、第２の再分配部分９２０、および第１のパッケージ１００１の複数の相互接続部１０１７（たとえば、ビア）に結合される。具体的には、複数のパッケージ相互接続部２２７は、ＵＢＭ層９２９、および第１のパッケージ１００１の複数の相互接続部１０１７（たとえば、ビア）に結合される。いくつかの実装形態では、複数のパッケージ相互接続部２２７は、再分配層９２５、および第１のパッケージ１００１の複数の相互接続部１０１７（たとえば、ビア）に結合される。

ギャップコントローラ２７０は、第１のダイ８１１の上方に（たとえば、第１のダイ８１１の裏側の上方に）位置する。具体的には、ギャップコントローラ２７０は、第１のパッケージ１００１の第１のダイ８１１と、第２のパッケージ９０２の第２の再分配部分９２０との間に位置する。いくつかの実装形態では、ギャップコントローラ２７０は、第１のパッケージ１００１の第１のダイ８１１と第２のパッケージ９０２の第２の再分配部分９２０との間に、最小距離、最小空間、および／または最小ギャップを設けるように構成される。いくつかの実装形態では、最小距離、最小空間、最小ギャップは、第２の再分配部分９２０の反り、変形、および／またはたわみがあるときでも、第１のパッケージ１００１の第１のダイ８１１と第２のパッケージ９０２の第２の再分配部分９２０との間に、（たとえば、製作プロセス中に）第１のカプセル化層２１６が流れるための十分な場所があることを確実にする。したがって、いくつかの実装形態では、第１のダイ８１１の上方に（たとえば、第１のダイ８１１の裏側の上方に）位置する少なくとも１つのギャップコントローラ２７０は、第１のダイ８１１と（第２のパッケージ９０２の）第２の再分配部分９２０との間に、十分な量の第１のカプセル化層２１６が形成されることを確実にする。

ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスの様々な例を説明したが、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを製作するための様々なプロセスおよび方法が、次に説明される。

［ギャップコントローラを備えるパッケージを製作するための例示的なシーケンス］
いくつかの実装形態では、ギャップコントローラを含むパッケージを提供／製作することは、いくつかのプロセスを含む。図１１（図１１Ａ〜図１１Ｃを含む）は、ギャップコントローラを含むパッケージを提供／製作するための例示的なシーケンスを示す。いくつかの実装形態では、図１１Ａ〜図１１Ｃのシーケンスは、図２および図６〜図９のギャップコントローラを含むパッケージ（たとえば、集積回路（ＩＣ）パッケージ）、ならびに／または本開示で説明する他のパッケージを製作するために使用され得る。しかしながら、簡略化のために、図６のパッケージ集積デバイスを提供／製作するコンテキストにおいて図１１Ａ〜図１１Ｃが説明される。具体的には、図６の第１のパッケージ６０１を製作するコンテキストにおいて図１１Ａ〜図１１Ｃが説明される。

パッケージを提供するためのシーケンスを簡略化および／または明確化するために、図１１Ａ〜図１１Ｃのシーケンスが１つまたは複数のステージを組み合わせてよいことに留意されたい。いくつかの実装形態では、プロセスの順序は変更または修正されてよい。

ステージ１は、図１１Ａに示すように、第１の誘電体層１１１２が設けられた後の状態を示す。第１の誘電体層１１１２は、コア層であり得る。第１の誘電体層１１１２は、形成されてよく、または供給元によって提供されてよい。

ステージ２は、少なくとも１つのキャビティ１１０１が第１の誘電体層１１１２の中に形成された後の状態を示す。異なる実装形態は、第１の誘電体層１１１２の中にキャビティ１１０１を形成してよい。キャビティ１１０１を形成するために、レーザープロセスおよび／またはフォトリソグラフィプロセスが使用され得る。

ステージ３は、第１の金属層１１０４および第２の金属層１１０６が第１の誘電体層１１１２の上および／または中に形成された後の状態を示す。第１の金属層１１０４および第２の金属層１１０６は、少なくとも図６において上記で説明したような複数の第１の相互接続部２１３を表し得る。

ステージ４は、第２の誘電体層１１２２および第３の誘電体層１１３２が第１の誘電体層１１１２上に形成された後の状態を示す。

ステージ５は、少なくとも１つのキャビティ１１０５が第２の誘電体層１１２２の中に形成され、少なくとも１つのキャビティ１１０７が第３の誘電体層１１３２の中に形成された後の状態を示す。異なる実装形態は、キャビティ１１０５を第２の誘電体層１１２２の中に、またキャビティ１１０７を第３の誘電体層１１３２の中に形成してよい。キャビティ１１０５および／またはキャビティ１１０７を形成するために、レーザープロセスおよび／またはフォトリソグラフィプロセスが使用され得る。

ステージ６は、第３の金属層１１０８が第２の誘電体層１１２２の上および／または中に形成され、第４の金属層１１１０が第３の誘電体層１１３２の上および／または中に形成された後の状態を示す。第３の金属層１１０８および第４の金属層１１１０は、少なくとも図６において上記で説明したような複数の第１の相互接続部２１３を表し得る。ステージ６は、少なくとも１つの誘電体層および複数の第１の相互接続部を含むパッケージ基板（たとえば、第１のパッケージ基板２１０）を表し得る。

ステージ７は、第１のはんだレジスト層２８０が誘電体層２１２の上方に形成され、第２のはんだレジスト層２８２が誘電体層２１２の上方に形成された後の状態を示す。誘電体層２１２は、第１の誘電体層１１１２、第２の誘電体層１１２２、および第３の誘電体層１１３２を集合的に表し得る。ステージ７は、誘電体層２１２、複数の第１の相互接続部２１３、第１のはんだレジスト層２８０、および第２のはんだレジスト層２８２を含む、パッケージ基板（たとえば、第１のパッケージ基板２１０）を表し得る。

ステージ８は、図１１Ｂに示すように、複数のはんだボール２５１が第１のパッケージ基板２１０に結合された後の状態を示す。具体的には、複数のはんだボール２５１は、複数の第１の相互接続部２１３に結合される。

ステージ９は、第１のダイ２１１が複数の第１のはんだボール２１５を通じて第１のパッケージ基板２１０に結合された後の状態を示す。異なる実装形態は、第１のダイ２１１を第１のパッケージ基板２１０に別様に（たとえば、相互接続ピラーを使用することによって）結合してよい。いくつかの実装形態では、第１のダイ２１１を第１のパッケージ基板２１０に結合するために、リフロープロセス（たとえば、チップアタッチリフロープロセス）が使用され得る。いくつかの実装形態では、リフロープロセスの後に還流プロセスが使用され得る。

ステージ１０は、第１のアンダーフィル２１４が第１のダイ２１１と第１のパッケージ基板２１０との間に設けられた後の状態を示す。第１のアンダーフィル２１４は、複数の第１のはんだボール２１５を少なくとも部分的に囲み得る。いくつかの実装形態では、第１のアンダーフィル２１４を設けることは、アンダーフィルディスペンスプロセスを含む。

ステージ１１は、図１１Ｃに示すように、複数のパッケージ相互接続部６１７が第１のパッケージ基板２１０の上方に設けられた（たとえば、形成された）後の状態を示す。複数のパッケージ相互接続部６１７は、はんだ相互接続部を含み得る。

ステージ１２は、カプセル化層６１６が第１のダイ２１１、第１のパッケージ基板２１０、および複数のパッケージ相互接続部６１７の上方に少なくとも部分的に形成された後の状態を示す。いくつかの実装形態では、カプセル化層６１６は、第１のダイ２１１および複数のパッケージ相互接続部６１７を少なくとも部分的にカプセル化する。いくつかの実装形態では、第１のダイ２１１は、カプセル化層６１６によって全体的にカプセル化され、カプセル化層６１６は、カプセル化層６１６の上面が第１のダイ２１１の表面（たとえば、裏面）と実質的に共面となるように削られて滑らかにされる。

ステージ１３は、少なくとも１つのキャビティ１１１６がカプセル化層６１６の中に形成された後の状態を示す。キャビティ１１１６は、複数のパッケージ相互接続部６１７を少なくとも部分的に露出するように形成され得る。キャビティ１１１６を形成するために、レーザープロセスおよび／またはフォトリソグラフィプロセスが使用され得る。

ステージ１４は、少なくとも１つのギャップコントローラ２７０が第１のダイ２１１に（たとえば、第１のダイ２１１の裏面に）結合された後の状態を示す。ステージ１４は、いくつかの実装形態では、第１のパッケージ基板２１０、第１のダイ２１１、複数のパッケージ相互接続部６１７、カプセル化層６１６、および少なくとも１つのギャップコントローラ２７０を含む、第１のパッケージ６０１を示す。いくつかの実装形態では、少なくとも１つのギャップコントローラ２７０は、第１のダイ２１１上に堆積している。

いくつかの実装形態では、いくつかの第１のパッケージは、ウエハ上で並行して製作され、ウエハを切って個々のパッケージにするためにシンギュレーションプロセスが実行される。

［ギャップコントローラを備えるパッケージオンパッケージ（ＰｏＰ）デバイスを製作するための例示的なシーケンス］
いくつかの実装形態では、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作することは、いくつかのプロセスを含む。図１２は、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作するための例示的なシーケンスを示す。いくつかの実装形態では、図１２のシーケンスは、図２および図６〜図７のギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイス、ならびに／または本開示で説明する他のパッケージオンパッケージ（ＰｏＰ）デバイスを製作するために使用され得る。しかしながら、簡略化のために、図２のパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作するコンテキストにおいて図１２が説明される。

パッケージオンパッケージ（ＰｏＰ）デバイスを提供するためのシーケンスを簡略化および／または明確化するために、図１２のシーケンスが１つまたは複数のステージを組み合わせてよいことに留意されたい。いくつかの実装形態では、プロセスの順序は変更または修正されてよい。

ステージ１は、図１２に示すように、第１のパッケージ２０１が設けられた後の状態を示す。第１のパッケージ２０１は、第１のパッケージ基板２１０、第１のダイ２１１、第１のアンダーフィル２１４、およびギャップコントローラ２７０を含む。図１１Ａ〜図１１Ｃは、第１のパッケージ２０１を製作するためのシーケンスの一例を示す。

ステージ２は、第２のパッケージ２０２が複数のパッケージ相互接続部２２７を通じて第１のパッケージ２０１に結合された後の状態を示す。第２のパッケージ２０２は、第２のパッケージ基板２２０、第２のダイ２２１、第２のアンダーフィル２２４、および第２のカプセル化層２２６を含む。第２のパッケージ２０２はまた、複数のパッケージ相互接続部２２７を含み得る。複数のパッケージ相互接続部２２７は、はんだ相互接続部（たとえば、はんだボール）を含む。

ステージ３は、第１のカプセル化層２１６が第１のパッケージ２０１と第２のパッケージ２０２との間に設けられた（たとえば、形成された）後の状態を示す。ステージ３は、第１のパッケージ２０１および第２のパッケージ２０２を含むパッケージオンパッケージ（ＰｏＰ）デバイス２００を示し得る。第１のパッケージ２０１は、第１のダイ２１１、ギャップコントローラ２７０、および第１のカプセル化層２１６を含む。第２のパッケージ２０２は、第２のパッケージ基板２２０を含み得る。

ステージ３に示すように、第１のカプセル化層２１６は、第１のパッケージ２０１の第１のダイ２１１の裏面と第２のパッケージ２０２の第２のパッケージ基板２２０の底面との間に形成される。

［ギャップコントローラを備えるパッケージを製作するための例示的なシーケンス］
いくつかの実装形態では、ギャップコントローラを含むパッケージを提供／製作することは、いくつかのプロセスを含む。図１３（図１３Ａ〜図１３Ｂを含む）は、ギャップコントローラを含むパッケージを提供／製作するための例示的なシーケンスを示す。いくつかの実装形態では、図１３Ａ〜図１３Ｂのシーケンスは、図８〜図１０のギャップコントローラを含むパッケージ（たとえば、集積回路（ＩＣ）パッケージ）、および／または本開示で説明する他のパッケージを製作するために使用され得る。しかしながら、簡略化のために、図１０のパッケージを提供／製作するコンテキストにおいて図１３Ａ〜図１３Ｂが説明される。具体的には、図１０の第１のパッケージ１００１を製作するコンテキストにおいて図１３Ａ〜図１３Ｂが説明される。図１３Ａ〜図１３Ｂは、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を製作するために使用され得る。

パッケージを提供するためのシーケンスを簡略化および／または明確化するために、図１３Ａ〜図１３Ｂのシーケンスが１つまたは複数のステージを組み合わせてよいことに留意されたい。いくつかの実装形態では、プロセスの順序は変更または修正されてよい。

ステージ１は、図１３Ａに示すように、第１のダイ８１１がキャリア１３００に結合された後の状態を示す。第１のダイ８１１は、パッド８１３および少なくとも１つの不動態化層８１４を含む。キャリア１３００は、粘着テープ層であってよい。

ステージ２は、カプセル化層８１６が第１のダイ８１１の上方に形成された後の状態を示す。カプセル化層８１６は、第１のダイ８１１を少なくとも部分的にカプセル化し得る。カプセル化層８１６は、カプセル化層８１６の表面が第１のダイ８１１の裏面と実質的に共面となるように形成される。いくつかの実装形態では、カプセル化層８１６は、第１のダイ８１１の周囲に別様に形成され得る。

ステージ３は、第１のダイ８１１およびカプセル化層８１６がキャリア１３００から切り離された（たとえば、分離された）後の状態を示す。

ステージ４は、第１の誘電体層８１２ａおよび第１の再分配層８１５ａが第１のダイ８１１およびカプセル化層８１６の上方に形成された後の状態を示す。第１の誘電体層８１２ａは、第１のダイ８１１の不動態化層８１４の上方に形成される。第１の再分配層８１５ａは、第１の再分配層８１５ａが第１のダイ８１１のパッド８１３に結合されるように形成される。

ステージ５は、第２の誘電体層８１２ｂが第１の誘電体層８１２ａおよび第１の再分配層８１５ａの上方に形成された後の状態を示す。ステージ５はまた、第２の再分配層８１５ｂが第１の再分配層８１５ａの上方に形成されるとともにそれに結合された後の状態を示す。第１の再分配層８１５ａおよび第２の再分配層８１５ｂは、再分配層８１５を表し得る。

ステージ６は、図１３Ｂに示すように、第３の誘電体層８１２ｃが第２の誘電体層８１２ｂおよび第２の再分配層８１５ｂの上方に形成された後の状態を示す。ステージ６はまた、ＵＢＭ層８１９が第２の再分配層８１５ｂの上方に形成されるとともにそれに結合された後の状態を示す。第１の誘電体層８１２ａ、第２の誘電体層８１２ｂ、および第３の誘電体層８１２ｃは、誘電体層８１２を表し得る。

ステージ７は、複数のはんだボール２５１がＵＢＭ層８１９に結合された後の状態を示す。いくつかの実装形態では、ＵＢＭ層８１９は随意であってよい。そのような事例では、複数のはんだボール８５１は、再分配層８１５に結合され得る。

ステージ８は、少なくとも１つのキャビティ１３１７がカプセル化層８１６の中に形成された後の状態を示す。異なる実装形態は、カプセル化層８１６の中にキャビティ１３１７を別様に形成してよい。キャビティ１３１７を形成するために、レーザープロセスおよび／またはフォトリソグラフィプロセスが使用され得る。ステージ８は、誘電体層８１２、再分配層８１５、およびＵＢＭ層８１９を含む、第１の再分配部分８１０を示す。

ステージ９は、複数の相互接続部１０１７がカプセル化層８１６のキャビティ１３１７の中に形成された後の状態を示す。複数の相互接続部１０１７は、ビアを含み得る。複数の相互接続部１０１７を形成するために、めっきプロセスが使用され得る。

ステージ１０は、少なくとも１つのギャップコントローラ２７０が第１のダイ８１１に（たとえば、第１のダイ８１１の裏面に）結合された後の状態を示す。ステージ１０は、いくつかの実装形態では、第１の再分配部分８１０、第１のダイ８１１、カプセル化層８１６、複数の相互接続部１０１７、および少なくとも１つのギャップコントローラ２７０を含む、第１のパッケージ１００１を示す。

いくつかの実装形態では、いくつかの第１のパッケージは、ウエハ上で並行して製作され、ウエハを切って個々のパッケージにするためにシンギュレーションプロセスが実行される。

［ギャップコントローラを備えるパッケージオンパッケージ（ＰｏＰ）デバイスを製作するための例示的なシーケンス］
いくつかの実装形態では、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作することは、いくつかのプロセスを含む。図１４は、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作するための例示的なシーケンスを示す。いくつかの実装形態では、図１４のシーケンスは、図１０のギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）デバイス、および／または本開示で説明する他のパッケージオンパッケージ（ＰｏＰ）デバイスを製作するために使用され得る。しかしながら、簡略化のために、図１０のパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作するコンテキストにおいて図１４が説明される。

パッケージオンパッケージ（ＰｏＰ）デバイスを提供するためのシーケンスを簡略化および／または明確化するために、図１４のシーケンスが１つまたは複数のステージを組み合わせてよいことに留意されたい。いくつかの実装形態では、プロセスの順序は変更または修正されてよい。

ステージ１は、図１４に示すように、第１のパッケージ１００１が設けられた後の状態を示す。第１のパッケージ１００１は、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）であり得る。第１のパッケージ１００１は、第１の再分配部分８１０、少なくとも１つの再分配層８１５、少なくとも１つのＵＢＭ層８１９、第１のダイ８１１、パッド８１３、およびギャップコントローラ２７０を含む。図１３Ａ〜図１３Ｂは、第１のパッケージ１００１を製作するためのシーケンスの一例を示す。

ステージ２は、第２のパッケージ９０２が複数のパッケージ相互接続部２２７を通じて第１のパッケージ１００１に結合された後の状態を示す。第２のパッケージ９０２は、第２の再分配部分９２０、少なくとも１つの再分配層９２５、少なくとも１つのＵＢＭ層９２９、第２のダイ９２１、およびパッド９２３を含む。第２のパッケージ９０２はまた、複数のパッケージ相互接続部２２７を含み得る。複数のパッケージ相互接続部２２７は、はんだ相互接続部（たとえば、はんだボール）を含む。

ステージ３は、第１のカプセル化層２１６が第１のパッケージ１００１と第２のパッケージ９０２との間に設けられた（たとえば、形成された）後の状態を示す。ステージ３は、第１のパッケージ１００１および第２のパッケージ９０２を含むパッケージオンパッケージ（ＰｏＰ）デバイス１０００を示し得る。第１のパッケージ１００１は、第１のダイ８１１、ギャップコントローラ２７０、および第１のカプセル化層２１６を含む。第２のパッケージ９０２は、第２の再分配部分９２０を含み得る。

ステージ３に示すように、第１のカプセル化層２１６は、第１のパッケージ１００１の第１のダイ８１１の裏面と第２のパッケージ９０２の第２の再分配部分９２０の底面との間に形成される。

［ギャップコントローラを備えるパッケージオンパッケージ（ＰｏＰ）デバイスを製作するための例示的な方法］
いくつかの実装形態では、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）を提供／製作することは、いくつかのプロセスを含む。図１５は、ギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）を提供／製作するための方法の例示的なフロー図を示す。いくつかの実装形態では、図１５の方法は、図２、図６〜図１０のギャップコントローラを含むパッケージオンパッケージ（ＰｏＰ）、および／または本開示で説明する他のパッケージオンパッケージ（ＰｏＰ）デバイスを提供／製作するために使用され得る。しかしながら、簡略化のために、図２のデバイスパッケージを提供／製作するコンテキストにおいて図１５が説明される。

パッケージオンパッケージ（ＰｏＰ）デバイスを提供するための方法を簡略化および／または明確化するために、図１５のフロー図が１つまたは複数のプロセスを組み合わせてよいことに留意されたい。いくつかの実装形態では、プロセスの順序は変更または修正されてよい。

方法は、（１５０５において）第１の電子パッケージ構成要素（たとえば、第１のダイ）を含む第１の集積回路（ＩＣ）パッケージを形成する。第１の集積回路（ＩＣ）パッケージを形成する例が、図１１Ａ〜図１１Ｃおよび図１３Ａ〜図１３Ｂにおいて図示および説明されている。いくつかの実装形態では、第１の集積回路（ＩＣ）パッケージは、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を含み得る。第１の集積回路（ＩＣ）パッケージは、パッケージ基板または再分配部分を含み得る。第１の集積回路（ＩＣ）パッケージは、カプセル化層を含み得る。第１のパッケージ（たとえば、第１の集積回路（ＩＣ）パッケージ）の例は、第１のパッケージ２０１、第１のパッケージ６０１、第１のパッケージ７０１、第１のパッケージ８０１、および第１のパッケージ１００１を含む。

方法は、（１５１０において）少なくとも１つのギャップコントローラを第１の集積回路（ＩＣ）パッケージの上方に設ける。ギャップコントローラは、（たとえば、第１のダイ２１１の裏面の中心の上または中心の周りで）第１のダイに設けられてよく、第１のダイに結合され得る。ギャップコントローラの例は、ギャップコントローラ２７０、ギャップコントローラ３７０、ギャップコントローラ４７０、およびギャップコントローラ５７０を含む。

方法は、（１５１５において）第２のダイを含む第２の集積回路（ＩＣ）パッケージを形成する。第２の集積回路（ＩＣ）パッケージを形成する例が、図１１Ａ〜図１１Ｃおよび図１３Ａ〜図１３Ｂにおいて図示および説明されている。いくつかの実装形態では、第２の集積回路（ＩＣ）パッケージは、ファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を含み得る。第２の集積回路（ＩＣ）パッケージは、パッケージ基板または再分配部分を含み得る。第２の集積回路（ＩＣ）パッケージは、カプセル化層を含み得る。第２のパッケージ（たとえば、第２の集積回路（ＩＣ）パッケージ）の例は、第２のパッケージ２０２および第２のパッケージ９０２を含む。

方法は、（１５２０において）第２の集積回路（ＩＣ）パッケージを複数のパッケージ相互接続部（たとえば、複数のパッケージ相互接続部２２７）を通じて第１の集積回路（ＩＣ）パッケージに結合する。

方法は、（１５２５において）第１のカプセル化層を第１の集積回路（ＩＣ）パッケージと第２の集積回路（ＩＣ）パッケージとの間に形成する。具体的には、第１のカプセル化層（たとえば、第１のカプセル化層２１６）は、第１のパッケージの第１のダイと第２のパッケージ（たとえば、第２のパッケージの第２のパッケージ基板、第２のパッケージの第２の再分配部分）との間に形成される。

［例示的な電子デバイス］
図１６は、上述の集積デバイス、半導体デバイス、集積回路、ダイ、インターポーザ、パッケージ、またはパッケージオンパッケージ（ＰｏＰ）のいずれかと統合され得る様々な電子デバイスを示す。たとえば、モバイル電話デバイス１６０２、ラップトップコンピュータデバイス１６０４、固定位置端末デバイス１６０６、装着型デバイス１６０８が、本明細書で説明するような集積デバイス１６００を含んでよい。集積デバイス１６００は、たとえば、本明細書で説明する集積回路、ダイ、集積デバイス、集積デバイスパッケージ、集積回路デバイス、デバイスパッケージ、集積回路（ＩＣ）パッケージ、パッケージオンパッケージデバイスのいずれかであってよい。図１６に示すデバイス１６０２、１６０４、１６０６、１６０８は、例にすぎない。他の電子デバイスも、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メーター読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、装着型デバイス（たとえば、時計、眼鏡）、モノのインターネット（ＩｏＴ）デバイス、サーバ、ルータ、自動車車両（たとえば、自律車両）に実装された電子デバイス、またはデータもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含むデバイス（たとえば、電子デバイス）のグループを含む、集積デバイス１６００を特徴とし得る。

図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１Ａ〜図１１Ｃ、図１２、図１３Ａ〜図１３Ｂ、図１４、図１５、および／または図１６に示す構成要素、プロセス、特徴、および／または機能のうちの１つまたは複数は、単一の構成要素、プロセス、特徴、または機能に再構成および／または結合されてよく、あるいはいくつかの構成要素、プロセス、または機能で具現化されてよい。本開示から逸脱することなく、追加の要素、構成要素、プロセス、および／または機能が追加されてもよい。本開示における図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１Ａ〜図１１Ｃ、図１２、図１３Ａ〜図１３Ｂ、図１４、図１５、および／または図１６、ならびにその対応する説明が、ダイおよび／またはＩＣに限定されないことにも留意されたい。いくつかの実装形態では、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１Ａ〜図１１Ｃ、図１２、図１３Ａ〜図１３Ｂ、図１４、図１５、および／または図１６、ならびにその対応する説明は、集積デバイスを製造、作成、提供、および／または生産するために使用され得る。いくつかの実装形態では、デバイスは、ダイ、集積デバイス、ダイパッケージ、集積回路（ＩＣ）、デバイスパッケージ、集積回路（ＩＣ）パッケージ、ウエハ、半導体デバイス、パッケージオンパッケージ（ＰｏＰ）デバイス、および／またはインターポーザを含み得る。

「例示的」という語は、「例、事例、または例示として機能すること」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいかまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、説明した特徴、利点、または動作モードを含むことを必要としない。「結合される」という用語は、２つの物体間の直接的または間接的な結合を指すために本明細書で使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体ＡとＣはやはり、直接物理的に互いに接触しなくても、互いに結合されると見なされ得る。

また、本明細書に含まれる様々な開示が、フローチャート、フロー図、構造図、またはブロック図として示されるプロセスとして説明され得ることに留意されたい。フローチャートは動作を逐次プロセスとして説明することがあるが、動作の多くは同時にまたは並行して実行することができる。加えて、動作の順序は並べ替えられてよい。プロセスは、その動作が完了したときに終了する。

本明細書で説明した本開示の様々な特徴は、本開示から逸脱することなく様々なシステムにおいて実施され得る。本開示の上記の態様が例にすぎず、本開示を限定するものとして解釈すべきでないことに留意されたい。本開示の態様の説明は、例示的であることを意図しており、特許請求の範囲を限定することを意図していない。したがって、本教示は、他のタイプの装置に容易に適用することができ、多くの代替、修正、および変形が当業者には明らかであろう。

１００ パッケージオンパッケージ（ＰｏＰ）デバイス
１０２ 第１のパッケージ
１０４ 第２のパッケージ
１２０ 第１のダイ
１２２ 第１のパッケージ基板
１２４ 第１のパッド
１２６ 第１のパッド
１２８ 第１のはんだボール
１３６ 第２のはんだボール
１４０ 第２のダイ
１４２ 第２のパッケージ基板
１４６ 第２のパッド
１５０ 第１のカプセル化層
１５６ 第３のはんだボール
１６０ 第２のカプセル化層
１９０ 空隙
２００ パッケージオンパッケージ（ＰｏＰ）デバイス
２０１ 第１のパッケージ
２０２ 第２のパッケージ
２１０ 第１のパッケージ基板
２１１ 第１のダイ
２１２ 誘電体層
２１３ 第１の相互接続部
２１４ 第１のアンダーフィル
２１５ 第１のはんだボール
２１６ 第１のカプセル化層
２２０ 第２のパッケージ基板
２２１ 第２のダイ
２２２ 誘電体層
２２３ 第２の相互接続部
２２４ 第２のアンダーフィル
２２５ 第２のはんだボール
２２６ 第２のカプセル化層
２２７ パッケージ相互接続部
２５０ プリント回路板（ＰＣＢ）
２５１ はんだボール
２７０ ギャップコントローラ
２７２ スペーサ
２７４ 接着剤層
２８０ 第１のはんだレジスト層
２８２ 第２のはんだレジスト層
２８４ 第１のはんだレジスト層
２８６ 第２のはんだレジスト層
３７０ ギャップコントローラ
４７０ ギャップコントローラ
５７０ ギャップコントローラ
５７２ スペーサ
６００ パッケージオンパッケージ（ＰｏＰ）デバイス
６０１ 第１のパッケージ
６１６ カプセル化層
６１７ パッケージ相互接続部
６２７ パッケージ相互接続部
７００ パッケージオンパッケージ（ＰｏＰ）デバイス
７０１ 第１のパッケージ
７１６ カプセル化層
８００ パッケージオンパッケージ（ＰｏＰ）デバイス
８０１ 第１のパッケージ
８１０ 第１の再分配部分
８１１ 第１のダイ
８１２ 誘電体層
８１２ａ 第１の誘電体層
８１２ｂ 第２の誘電体層
８１２ｃ 第３の誘電体層
８１３ パッド
８１４ 不動態化層
８１５ 再分配層
８１５ａ 第１の再分配層
８１５ｂ 第２の再分配層
８１６ カプセル化層
８１７ パッケージ相互接続部
８１９ アンダーバンプメタライゼーション（ＵＢＭ）層
８２７ パッケージ相互接続部
９００ パッケージオンパッケージ（ＰｏＰ）デバイス
９０２ 第２のパッケージ
９２０ 第２の再分配部分
９２１ 第２のダイ
９２３ パッド
９２５ 再分配層
９２６ 第２のカプセル化層
９２９ アンダーバンプメタライゼーション（ＵＢＭ）層
１０００ パッケージオンパッケージ（ＰｏＰ）デバイス
１００１ 第１のパッケージ
１０１７ 相互接続部
１１０１ キャビティ
１１０４ 第１の金属層
１１０５ キャビティ
１１０６ 第２の金属層
１１０７ キャビティ
１１０８ 第３の金属層
１１１０ 第４の金属層
１１１２ 第１の誘電体層
１１１６ キャビティ
１１２２ 第２の誘電体層
１１３２ 第３の誘電体層
１３００ キャリア
１３１７ キャビティ
１６００ 集積デバイス
１６０２ モバイル電話デバイス
１６０４ ラップトップコンピュータデバイス
１６０６ 固定位置端末デバイス
１６０８ 装着型デバイス

Claims (30)

1. パッケージオンパッケージ（ＰｏＰ）デバイスであって、
   第１の電子パッケージ構成要素を備える第１のパッケージと、
   前記第１のパッケージに結合された第２のパッケージと、
   前記第１のパッケージと前記第２のパッケージとの間に位置する少なくとも１つのギャップコントローラであって、前記第１のパッケージと前記第２のパッケージとの間に最小ギャップを設けるように構成される、少なくとも１つのギャップコントローラとを備える、パッケージオンパッケージ（ＰｏＰ）デバイス。
2. 前記少なくとも１つのギャップコントローラが、前記第１のパッケージに結合されているが、前記第２のパッケージとの結合は行われない、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）。
3. 前記第１の電子パッケージ構成要素が第１のダイを含む、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）。
4. 前記少なくとも１つのギャップコントローラが、前記第１のパッケージの中心の上または中心の周りに位置する、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）。
5. 前記少なくとも１つのギャップコントローラが、前記第１の電子パッケージ構成要素の中心の上または中心の周りに位置する、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）。
6. 前記第２のパッケージが、第２のパッケージ基板を含み、前記少なくとも１つのギャップコントローラが、前記第１の電子パッケージ構成要素と前記第２のパッケージ基板との間に位置する、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
7. 前記第１の電子パッケージ構成要素と前記第２のパッケージとの間に形成された第１のカプセル化層をさらに備え、前記第１のカプセル化層が、前記第１の電子パッケージ構成要素と前記第２のパッケージ基板との間に形成される、請求項６に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
8. 前記第２のパッケージが、第２の再分配部分を含み、前記少なくとも１つのギャップコントローラが、前記第１の電子パッケージ構成要素と前記第２の再分配部分との間に位置する、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
9. 前記第１の電子パッケージ構成要素と前記第２のパッケージとの間に形成された第１のカプセル化層をさらに備え、前記第１のカプセル化層が、前記第１の電子パッケージ構成要素と前記第２の再分配部分との間に形成される、請求項８に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
10. 前記第１の電子パッケージ構成要素と前記第２のパッケージとの間の空間の少なくとも大部分を充填する第１のカプセル化層をさらに備える、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
11. 前記少なくとも１つのギャップコントローラを少なくとも部分的にカプセル化する第１のカプセル化層をさらに備える、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
12. 前記少なくとも１つのギャップコントローラが、前記第１の電子パッケージ構成要素と前記第２のパッケージとの間の空間を、その実質的な全体よりも小さく占有する、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
13. 前記少なくとも１つのギャップコントローラが、スペーサおよび／または接着剤層を備える、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
14. 音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、装着型デバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、および自動車車両の中のデバイスからなる群の中から選択されたデバイスの中に組み込まれる、請求項１に記載のパッケージオンパッケージ（ＰｏＰ）デバイス。
15. 装置であって、
    第１の電子パッケージ構成要素を備える第１のパッケージと、
    前記第１のパッケージに結合された第２のパッケージと、
    前記第１のパッケージと前記第２のパッケージとの間に最小ギャップを設けるように構成されたギャップ制御のための手段であって、前記第１のパッケージと前記第２のパッケージとの間に位置する、ギャップ制御のための手段とを備える、装置。
16. ギャップ制御のための前記手段が、前記第１のパッケージに結合されているが、前記第２のパッケージとの結合は行われない、請求項１５に記載の装置。
17. 前記第１の電子パッケージ構成要素が第１のダイを含む、請求項１５に記載の装置。
18. ギャップ制御のための前記手段が、前記第１のパッケージの中心の上または中心の周りに位置する、請求項１５に記載の装置。
19. ギャップ制御のための前記手段が、前記第１の電子パッケージ構成要素の中心の上または中心の周りに位置する、請求項１５に記載の装置。
20. 前記第２のパッケージが、第２のパッケージ基板を含み、ギャップ制御のための前記手段が、前記第１の電子パッケージ構成要素と前記第２のパッケージ基板との間に位置する、請求項１５に記載の装置。
21. 前記第１の電子パッケージ構成要素と前記第２のパッケージとの間に形成された第１のカプセル化層をさらに備え、前記第１のカプセル化層が、前記第１の電子パッケージ構成要素と前記第２のパッケージ基板との間に形成される、請求項２０に記載の装置。
22. 前記第２のパッケージが、第２の再分配部分を含み、ギャップ制御のための前記手段が、前記第１の電子パッケージ構成要素と前記第２の再分配部分との間に位置する、請求項１５に記載の装置。
23. 前記第１の電子パッケージ構成要素と前記第２のパッケージとの間に形成された第１のカプセル化層をさらに備え、前記第１のカプセル化層が、前記第１の電子パッケージ構成要素と前記第２の再分配部分との間に形成される、請求項２２に記載の装置。
24. ギャップ制御のための前記手段が、スペーサおよび／または接着剤層を備える、請求項１１に記載の装置。
25. 音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、装着型デバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、および自動車車両の中のデバイスからなる群の中から選択されたデバイスの中に組み込まれる、請求項１１に記載の装置。
26. パッケージオンパッケージ（ＰｏＰ）デバイスを製作するための方法であって、
    第１のパッケージを設けるステップであって、第１の電子パッケージ構成要素を設けるステップを備える、前記第１のパッケージを設けるステップと、
    第２のパッケージを前記第１のパッケージに結合するステップと、
    前記第１のパッケージと前記第２のパッケージとの間に少なくとも１つのギャップコントローラを設けるステップであって、前記少なくとも１つのギャップコントローラが、前記第１のパッケージと前記第２のパッケージとの間に最小ギャップを設けるように構成される、ステップとを備える方法。
27. 前記第１のパッケージと前記第２のパッケージとの間に前記少なくとも１つのギャップコントローラを設けるステップが、前記少なくとも１つのギャップコントローラを前記第１のパッケージに結合するが前記第２のパッケージには結合しないステップを備える、請求項２６に記載の方法。
28. 前記第１の電子パッケージ構成要素を設けるステップが、第１のダイを設けるステップを備える、請求項２６に記載の方法。
29. 前記第１のパッケージと前記第２のパッケージとの間に前記少なくとも１つのギャップコントローラを設けるステップが、前記第１のパッケージの中心の上または中心の周りに前記少なくとも１つのギャップコントローラを設けるステップを備える、請求項２６に記載の方法。
30. 前記第１のパッケージと前記第２のパッケージとの間に前記少なくとも１つのギャップコントローラを設けるステップが、前記第１の電子パッケージ構成要素の中心の上または中心の周りに前記少なくとも１つのギャップコントローラを設けるステップを備える、請求項２６に記載の方法。