JP2018201007A - 積層セラミックキャパシター及びその製造方法 - Google Patents
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- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 230000000149 penetrating effect Effects 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 96
- 239000011241 protective layer Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 10
- 239000000919 ceramic Substances 0.000 claims description 5
- 230000035515 penetration Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 description 10
- 238000005245 sintering Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000000654 additive Substances 0.000 description 6
- 230000000996 additive effect Effects 0.000 description 6
- 238000010030 laminating Methods 0.000 description 5
- 229910010293 ceramic material Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000002270 dispersing agent Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000004014 plasticizer Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
- H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
- H01G4/308—Stacked capacitors made by transfer techniques
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】高い容量を有し、且つ低いＥＳＬを有する積層セラミックキャパシターを提供することである。
【解決手段】本発明の一実施形態は、誘電層、及び上記誘電層を挟んで配置される第１及び第２内部電極を含む容量層と、上記容量層の一面に配置される保護層と、上記保護層を貫通するアルファビアに充填されたアルファ連結電極と、上記容量層を貫通し、上記アルファビアと連結されるベータビアに充填されたベータ連結電極と、を含み、上記アルファビアの直径が上記ベータビアの直径より大きい、積層セラミックキャパシターを提供する。
【選択図】図２
【解決手段】本発明の一実施形態は、誘電層、及び上記誘電層を挟んで配置される第１及び第２内部電極を含む容量層と、上記容量層の一面に配置される保護層と、上記保護層を貫通するアルファビアに充填されたアルファ連結電極と、上記容量層を貫通し、上記アルファビアと連結されるベータビアに充填されたベータ連結電極と、を含み、上記アルファビアの直径が上記ベータビアの直径より大きい、積層セラミックキャパシターを提供する。
【選択図】図２
Description
本発明は、積層セラミックキャパシター及びその製造方法に関するものである。
スマートフォンまたはＰＣなどの電子製品の中央処理装置（ＣＰＵ）部分に要求される高周波、高電流、低電圧の傾向に応じて、電源端の電圧変動現象を防止する必要性が増加している。
特に、電源の出力端のキャパシターには、高い容量及び低い等価直列インダクタンス（ＥＳＬ）が要求されている。
これに応えるべく、積層セラミックキャパシターにビアまたは貫通孔を形成し、導電性物質を満たして内部電極同士を連結する積層セラミックキャパシターの開発が進んでいる。
本発明の目的のうちの一つは、高い容量を有し、且つ低いＥＳＬを有する積層セラミックキャパシターを提供することである。
上述の課題を解決するための方法として、本発明は一例により新規な構造の積層セラミックキャパシターを提案しようとする。具体的に、誘電層、及び上記誘電層を挟んで配置される第１及び第２内部電極を含む容量層と、上記容量層の一面に配置される保護層と、上記保護層を貫通するアルファビアに充填されたアルファ連結電極と、上記容量層を貫通し、上記アルファビアと連結されるベータビアに充填されたベータ連結電極と、を含み、上記アルファビアの直径が上記ベータビアの直径より大きい。
上述の課題を解決するための方法として、本発明は他の例により新規な構造の積層セラミックキャパシターを効率的に製造することができる製造方法を提案しようとする。具体的に、誘電層、及び上記誘電層を挟んで配置される第１及び第２内部電極を含む容量層と、上記容量層の一面に配置された保護層とを含む本体を準備する段階と、上記保護層に上記保護層を貫通するアルファビアを形成する段階と、上記アルファビアの内側に露出した上記容量層を貫通し、上記アルファビアより小さい直径のベータビアを形成する段階と、上記アルファビア及び上記ベータビアに導電性物質を充填してアルファ連結電極及びベータ連結電極を形成する段階と、を含む。
本発明の一実施形態による積層セラミックキャパシターは、アルファビアの直径がベータビアの直径より大きいため、ベータビアを形成する際に内部電極が変形することを防止または最小化することができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
図面において、Ｘ方向は第１方向または長さ方向、Ｙ方向は第２方向または幅方向、Ｚ方向は第３方向、厚さ方向、または積層方向と定義することができる。
積層セラミックキャパシター
図１は本発明の一実施形態による積層セラミックキャパシターを示した概略斜視図であり、図２は図１のＩ−Ｉ'に沿った概略断面図である。
図１は本発明の一実施形態による積層セラミックキャパシターを示した概略斜視図であり、図２は図１のＩ−Ｉ'に沿った概略断面図である。
図１及び図２を参照して、本発明の一実施形態による積層セラミックキャパシター１００の構造について説明する。
本発明の一実施形態による積層セラミックキャパシター１００は、本体１１０と、本体１１０の外側に配置される第１及び第２外部電極１９１、１９２と、を含む。本体１１０は容量層Ａ及び保護層Ｃを含む。
本体１１０は、複数の誘電層１１１が積層された形態を有し、複数のグリーンシートを積層してから焼結することで得られる。このような焼結工程により、複数の誘電層１１１は一体化された形態を有することができる。本体１１０の形状及び寸法並びに誘電層１１１の積層数は本実施形態に示されたものに限定されず、例えば、図１に示された形態のように、本体１１０は直方体形状を有することができる。
本体１１０に含まれた誘電層１１１は高誘電率を有するセラミック材料を含み、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系物質を含むことができるが、十分な静電容量が得られるものであれば、当技術分野で公知された他の物質も用いることができる。誘電層１１１には、主成分である上記セラミック材料とともに、必要に応じて、添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに含まれることができる。このうち、添加剤としては、内部電極１２１、１２２に添加されたものと同一の物質を含むことができ、この添加剤の濃度は、均一な焼結特性を確保するように局部的に適宜調節される。
本体１１０は、４層以上の誘電層１１１が積層されて形成されることができ、例えば、４００〜５００層の誘電層が積層されて形成されることができる。本体１１０の上下部には、内部電極を含まない誘電層を積層することで形成される上部カバー層１１２及び下部カバー層１１３が配置されることができる。この際、上部カバー層１１２及び下部カバー層１１３が保護層Ｃとなることができる。すなわち、容量層Ａの上下部に保護層Ｃが配置される。
本体１１０の内側、すなわち、容量層Ａには、誘電層１１１を挟んで互いに対向するように配置される第１及び第２内部電極１２１、１２２が含まれる。第１及び第２内部電極１２１、１２２は互いに異なる外部電極１９１、１９２と連結され、駆動時に互いに異なる極性を有することができる。第１及び第２内部電極１２１、１２２は、セラミックグリーンシートの一面に導電性金属を含むペーストを所定の厚さで印刷した後、それを焼結することで得られる。第１及び第２内部電極１２１、１２２を成す主要構成物質としては、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）などが挙げられ、これらの合金も用いることができる。
内部電極１２１、１２２は連結電極１５１、１５２を介して外部電極１９１、１９２と連結される。
この際、連結電極１５１、１５２は、保護層Ｃに形成されるアルファ連結電極１５１ａ、１５２ａと、容量層Ａに形成されるベータ連結電極１５１ｂ、１５２ｂと、を含む。
ベータ連結電極１５１ｂ、１５２ｂは、第１内部電極１２１と連結される第１ベータ連結電極１５１ｂと、第２内部電極１２２と連結される第２ベータ連結電極１５２ｂと、を含む。また、アルファ連結電極１５１ａ、１５２ａは、第１ベータ連結電極１５１ｂと対応する位置に形成される第１アルファ連結電極１５１ａと、第２ベータ連結電極１５２ｂと対応する位置に形成される第２アルファ連結電極１５２ａと、を含む。第１ベータ連結電極１５１ｂは、第１内部電極１２１と接し、第２内部電極１２２とは離隔するように配置され、第２ベータ連結電極１５２ｂは、第２内部電極１２２と接し、第１内部電極１２１とは離隔するように配置される。
第１外部電極１９１は、保護層Ｃの一面に配置され、第１アルファ連結電極１５１ａと連結され、第２外部電極１９２は、保護層Ｃの一面に配置され、第２アルファ連結電極１５２ａと連結される。
保護層Ｃには、保護層Ｃを貫通するアルファビア１３１、１３２が形成される。アルファ連結電極１５１ａ、１５２ａは、アルファビア１３１、１３２に導電性物質を充填することで形成されることができる。また、容量層Ａにも、アルファビア１３１、１３２と連結され、容量層Ａを貫通するベータビア１４１、１４２が形成される。ベータ連結電極１５１ｂ、１５２ｂは、ベータビア１４１、１４２に導電性物質を充填することで形成されることができる。なお、アルファビア１３１、１３２の直径は実質的に同一であればよく、ベータビア１４１、１４２の直径も実質的に同一であればよい。
図３は比較例による積層セラミックキャパシターを示した概略断面図である。
図３を参照して、従来の積層セラミックキャパシターにビアを形成する過程について説明する。
ビアに導電性物質を充填して内部電極２１、２２を連結する従来の積層セラミックキャパシターでは、セラミックシートに内部電極２１、２２を印刷し、内部電極２１、２２が印刷されたセラミックシートを積層・圧着・焼成することで本体を形成した後、ピン（ｐｉｎ）、ドリル、レーザーなどを用いて本体に内部電極２１、２２と連結されるビア５１、５２を形成した。また、ビア５１、５２には導電性物質が充填され、外部電極９１、９２と内部電極２１、２２とが電気的に連結されるようにしていた。
ビアを形成する際に、レーザーを用いてビアを形成すると、熱が原因で内部電極が変形し、内部電極の間で短絡が発生する不良が著しく増加するようになる。レーザーを用いることなく、ピン（ｐｉｎ）またはドリルのような物理的な貫通法によりビアを形成する場合には、図３のように、ビア５１、５２が形成される方向に上部カバー層１２が物理的な貫通具によって変形する。
すなわち、保護層Ｃにおける上部カバー層１２、容量層Ａ、及び保護層Ｃにおける下部カバー層１３を一度に貫通するようにビア５１、５２を形成していた。このようにビア５１、５２を一度に形成して本体を貫通すると、高い圧力により、上部カバー層１２が上部カバー層１２のビア５１ａ、５２ａとともに容量層Ａの方向に押し出されるようになる。このように押し出された上部カバー層１２は、容量層Ａのビア５１ｂ、５２ｂの上部周辺の誘電層１１を変形させ、その結果、内部電極２１、２２の間で短絡が発生する可能性は非常に高くなる。
特に、ビア５１、５２を一度に形成して本体を貫通する場合に発生する変形により、第１外部電極９１と連結されるビア５１と、第２外部電極９２と連結されるビア５２との間の距離を十分に増加させる必要がある。しかし、ビア５１、５２の間の距離が増加することにより、内部電極２１、２２及びビア５１、５２が形成するループ（ｌｏｏｐ）の面積が増え、ＥＳＬが増加するという問題がある。
これに対し、本発明の一実施形態による積層セラミックキャパシター１００は、アルファビア１３１、１３２の直径がベータビア１４１、１４２の直径より大きいため、内部電極１２１、１２２と直接接触するベータビア１４１、１４２の形成過程で保護層Ｃが容量層Ａを加圧しないようにすることにより、第１及び第２内部電極１２１、１２２の間で短絡が発生することを防止できるようにする。また、アルファ連結電極及びベータ連結電極１５１、１５２の間の間隔を小さくすることが可能であるため、第１及び第２内部電極１２１、１２２とアルファ連結電極及びベータ連結電極１５１、１５２が形成するループ（ｌｏｏｐ）の面積を減らして、積層セラミックキャパシター１００のＥＳＬを減少させることができる。
下表１は、ベータビア１４１、１４２の直径に対するアルファビア１３１、１３２の直径の比による短絡発生有無を測定したものである。
表１の短絡発生有無は、各サンプル毎に１００個のチップに対して短絡試験を行った結果、短絡発生率が１％以上である場合を◎、１％未満である場合を○、０である場合をＸと示した。
表１を参照すると、ベータビア１４１、１４２の直径に対するアルファビア１３１、１３２の直径の比が１２０％以上である場合、積層セラミックキャパシター１００にビアの形成による短絡の問題が発生しないことを確認できる。
しかし、ベータビア１４１、１４２の直径に対するアルファビア１３１、１３２の直径の比が大きすぎると、複数のベータビア１４１、１４２の間の距離が増加して、積層セラミックキャパシターのＥＳＬが増加するという問題がある。
下表２は、ベータビア１４１、１４２の直径に対するアルファビア１３１、１３２の直径の比が１２０％以上である積層セラミックキャパシター１００において、アルファビア１３１、１３２の間の距離である第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間の間隔によるＥＳＬ及び短絡発生有無を測定したものである。
表２の短絡発生有無は、各サンプル毎に１００個のチップに対して短絡試験を行った結果、短絡発生率が１％以上である場合を◎、１％未満である場合を○、０である場合をＸと示した。第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間の間隔とは、第１アルファ連結電極１５１ａ及び上記第２アルファ連結電極１５２ａの中心を互いに連結した直線において第１アルファ連結電極１５１ａ及び上記第２アルファ連結電極１５２ａの各境界の間の距離を意味する。
表２を参照すると、第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間の間隔が３５０〜５００μｍである場合に短絡が発生せず、ＥＳＬが１４０ｐＨ以下であることを確認できる。
すなわち、第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間の間隔が３５０μｍ未満である場合には、第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間で短絡が発生するという問題があった。また、第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間の間隔が５００μｍを超えると、第１アルファ連結電極１５１ａ及び上記第２アルファ連結電極１５２ａが第１及び第２内部電極１２１、１２２とともに形成するループ（ｌｏｏｐ）の面積が大きくなってＥＳＬが増加するという問題があった。
したがって、本発明の一実施形態による積層セラミックキャパシター１００は、第１アルファ連結電極１５１ａと上記第２アルファ連結電極１５２ａとの間の間隔が３５０〜５００μｍである場合に、短絡が発生せず、ＥＳＬが１４０ｐＨ以下であるという効果を奏することができる。
図４は本発明の他の実施形態による積層セラミックキャパシターを示した概略斜視図であり、図５は図４のＩＩ−ＩＩ'に沿った概略断面図である。
図４及び図５を参照して、本発明の他の実施形態による積層セラミックキャパシター２００の構造について説明する。
本発明の一実施形態による積層セラミックキャパシター２００は、本体２１０と、本体２１０の外側に配置される第１及び第２外部電極２９１、２９２と、を含む。本体２１０は、容量層Ａと、保護層Ｃと、を含む。
本体２１０は、複数の誘電層２１１が積層された形態を有し、複数のグリーンシートを積層してから焼結することで得られる。
本体２１０は、４層以上の誘電層２１１が積層されて形成されることができ、例えば、４００〜５００層の誘電層が積層されて形成されることができる。本体２１０の上下部には、内部電極を含まない誘電層を積層することで形成される上部カバー層２１２及び下部カバー層２１３が配置されることができる。この際、上部カバー層２１２及び下部カバー層２１３が保護層Ｃとなることができる。すなわち、容量層Ａの上下部に保護層Ｃが配置される。
本体２１０の内側、すなわち、容量層Ａには、誘電層２１１を挟んで互いに対向するように配置される第１及び第２内部電極２２１、２２２が含まれる。内部電極２２１、２２２は連結電極２５１、２５２を介して外部電極２９１、２９２と連結される。
この際、連結電極２５１、２５２は、保護層Ｃに形成されるアルファ連結電極２５１ａ、２５２ａと、容量層Ａに形成されるベータ連結電極２５１ｂ、２５２ｂと、を含む。
ベータ連結電極２５１ｂ、２５２ｂは、第１内部電極２２１と連結される第１ベータ連結電極２５１ｂと、第２内部電極２２２と連結される第２ベータ連結電極２５２ｂと、を含む。また、アルファ連結電極２５１ａ、２５２ａは、第１ベータ連結電極２５１ｂと連結される第１アルファ連結電極２５１ａと、第２ベータ連結電極２５２ｂと連結される第２アルファ連結電極２５２ａと、を含む。第１ベータ連結電極２５１ｂは、第１内部電極２２１と接し、第２内部電極２２２とは離隔するように配置され、第２ベータ連結電極２５２ｂは、第２内部電極２２２と接し、第１内部電極２２１とは離隔するように配置される。
保護層Ｃには、保護層Ｃを貫通するアルファビア２３１、２３２が形成される。アルファ連結電極２５１ａ、２５２ａは、アルファビア２３１、２３２に導電性物質を充填することで形成されることができる。また、容量層Ａにも、アルファビア２３１、２３２と連結され、容量層Ａを貫通するベータビア２４１、２４２が形成される。ベータ連結電極２５１ｂ、２５２ｂは、ベータビア２４１、２４２に導電性物質を充填することで形成されることができる。
本発明の他の実施形態による積層セラミックキャパシター２００は、第１アルファ連結電極２５１ａ及び上記第２アルファ連結電極２５２ａが保護層Ｃの中央部に配置される。すなわち、本発明の他の実施形態による積層セラミックキャパシター２００は、第１アルファ連結電極２５１ａと上記第２アルファ連結電極２５２ａとの間の距離が最も短くなるように形成されることができる。
第１アルファ連結電極２５１ａ及び上記第２アルファ連結電極２５２ａは、それぞれ第１及び第２外部電極と連結される必要があるが、第１アルファ連結電極２５１ａ及び上記第２アルファ連結電極２５２ａが保護層Ｃの中央部に配置されると、第１及び第２外部電極も中央部に配置するしかない。このように第１及び第２外部電極を保護層Ｃの中央部に配置すると、第１及び第２外部電極のサイズにより、第１アルファ連結電極２５１ａと上記第２アルファ連結電極２５２ａとの間の間隔を減少させるのに制約があり、基板に実装する際に別の設計が必要となるという問題がある。
したがって、本発明の他の実施形態による積層セラミックキャパシター２００における第１外部電極２９１の第１パッド２９１ａ及び第２外部電極２９２の第２パッド２９２ａは、第１アルファ連結電極２５１ａ及び第２アルファ連結電極２５２ａを中心として第１方向（Ｘ）または第２方向（Ｙ）の両側に配置され、第１アルファ連結電極２５１ａから上記第１外部電極２９１の第１パッド２９１ａまで延びる第１連結パターン２９１ｂと、第２アルファ連結電極２５２ａから第２外部電極２９２の第２パッド２９２ａまで延びる第２連結パターン２９２ｂと、をさらに含むことができる。
すなわち、第１及び第２連結パターン２９１ｂ、２９２ｂにより、第１及び第２外部電極２９１、２９２の位置を自由に変更するとともに、第１アルファ連結電極２５１ａと上記第２アルファ連結電極２５２ａとの間の間隔を最小化することで、積層セラミックキャパシター２００のＥＳＬを最小化することができる。
積層セラミックキャパシターの製造方法
図６から図１０は、本発明のさらに他の実施形態による積層セラミックキャパシターの製造方法の各段階を示した概略断面図である。
図６から図１０は、本発明のさらに他の実施形態による積層セラミックキャパシターの製造方法の各段階を示した概略断面図である。
以下、図６から図１０を参照して、本発明のさらに他の実施形態による積層セラミックキャパシターの製造方法について説明する。
先ず、図６を参照すると、誘電層１１１、及び上記誘電層１１１を挟んで配置される第１及び第２内部電極１２１、１２２を含む容量層Ａと、上記容量層Ａの一面に配置された保護層Ｃと、を含む本体１１０を準備する段階が行われる。
本体１１０は、複数の誘電層１１１が積層された形態を有し、複数のグリーンシートを積層してから焼結することで得られる。このような焼結工程により、複数の誘電層１１１は一体化された形態を有することができる。本体１１０の形状及び寸法並びに誘電層１１１の積層数は本実施形態に示されたものに限定されず、例えば、図６に示された形態のように、本体１１０は直方体形状を有することができる。
本体１１０に含まれた誘電層１１１は高誘電率を有するセラミック材料を含み、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系物質を含むことができるが、十分な静電容量が得られるものであれば、当技術分野で公知された他の物質も用いることができる。誘電層１１１には、主成分である上記セラミック材料とともに、必要に応じて、添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに含まれることができる。このうち、添加剤としては、内部電極１２１、１２２に添加されたものと同一の物質を含むことができ、この添加剤の濃度は、均一な焼結特性を確保するように局部的に適宜調節される。
本体１１０は、４層以上の誘電層１１１が積層されて形成されることができ、例えば、４００〜５００層の誘電層が積層されて形成されることができる。本体１１０の上下部には、内部電極を含まない誘電層を積層することで形成される上部カバー層１１２及び下部カバー層１１３が配置されることができる。この際、上部カバー層１１２及び下部カバー層１１３が保護層Ｃとなることができる。すなわち、容量層Ａの上下部に保護層Ｃが配置される。
本体１１０の内側、すなわち、容量層Ａには、誘電層１１１を挟んで互いに対向するように配置される第１及び第２内部電極１２１、１２２が含まれる。第１及び第２内部電極１２１、１２２は、後述の互いに異なる外部電極１９１、１９２と連結され、駆動時に互いに異なる極性を有することができる。第１及び第２内部電極１２１、１２２は、セラミックグリーンシートの一面に導電性金属を含むペーストを所定の厚さで印刷した後、それを焼結することで得られる。この際、第１及び第２内部電極１２１、１２２は、それぞれ第１及び第２絶縁部１２１'、１２２'を含むことができる。第１及び第２絶縁部１２１'、１２２'は、内部電極が形成されない領域を意味し、第１及び第２内部電極１２１、１２２がそれぞれ異なる極性の外部電極にのみ連結されるようにする役割を果たすことができる。第１及び第２内部電極１２１、１２２を成す主要構成物質としては、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）などが挙げられ、これらの合金も用いることができる。
次に、図７を参照すると、保護層Ｃに保護層Ｃを貫通するアルファビア１３１、１３２を形成する段階が行われることができる。アルファビア１３１、１３２は、積層方向に第２絶縁部１２２'と対応する位置に形成される第１ａビア１３１と、第１絶縁部１２１'と対応する位置に形成される第１ｂビア１３２と、を含むことができる。
アルファビア１３１、１３２を形成する段階は、ピン（ｐｉｎ）、ドリル、レーザーを用いて行われることができる。
アルファビア１３１、１３２を形成する段階は、後述の第１アルファ連結電極１５１ａと第２アルファ連結電極１５２ａとの間の間隔が３５０〜５００μｍとなるように、アルファビア１３１、１３２の間の間隔が３５０〜５００μｍとなるように行われることができる。
アルファビア１３１、１３２を形成した後、図８のように、上記アルファビア１３１、１３２の内側に露出した上記容量層Ａを貫通し、上記アルファビア１３１、１３２より小さい直径のベータビア１４１、１４２を形成する段階が行われる。ここで、アルファビア１３１、１３２の直径は実質的に同一であればよく、ベータビア１４１、１４２の直径も実質的に同一であればよい。
ベータビア１４１、１４２を形成する際に、レーザーを用いてベータビア１４１、１４２を形成すると、熱が原因で内部電極１２１、１２２が変形し、内部電極１２１、１２２の間で短絡が発生する不良が著しく増加するようになる。
したがって、ベータビア１４１、１４２は、レーザーではなくピン（ｐｉｎ）またはドリルなどの物理的な貫通具を用いて形成することができる。
アルファビア及びベータビアを一度に形成して本体を貫通すると、上部カバー層が高い圧力によって容量層の方向に押し出されるという問題がある。
しかし、本発明の一実施形態による積層セラミックキャパシター１００は、アルファビア１３１、１３２の直径がベータビア１４１、１４２の直径より大きいため、内部電極１２１、１２２と直接接触するベータビア１４１、１４２の形成過程で保護層Ｃが容量層Ａを加圧しないようにすることにより、第１及び第２内部電極１２１、１２２の間で短絡が発生することを防止できるようにする。また、アルファ連結電極及びベータ連結電極１５１、１５２の間の間隔を小さくすることが可能であるため、第１及び第２内部電極１２１、１２２とアルファ連結電極及びベータ連結電極１５１、１５２が形成するループ（ｌｏｏｐ）の面積を減らして、積層セラミックキャパシター１００のＥＳＬを減少させることができる。
この際、アルファビア１３１、１３２の直径はベータビア１４１、１４２の直径より２０％以上大きく形成することができる。
ベータビア１４１、１４２は、第２絶縁部１２２'を貫通する第２ａビア１４１と、第１絶縁部１２１'を貫通する第２ｂビア１４２と、を含むことができる。
次に、図９のように、アルファビア１３１、１３２及びベータビア１４１、１４２に導電性物質を充填することでアルファ連結電極及びベータ連結電極１５１、１５２を形成する段階が行われることができる。
この際、連結電極１５１、１５２は、保護層Ｃに形成されるアルファ連結電極１５１ａ、１５２ａと、容量層Ａに形成されるベータ連結電極１５１ｂ、１５２ｂと、を含む。
ベータ連結電極１５１ｂ、１５２ｂは、第１内部電極１２１と連結される第１ベータ連結電極１５１ｂと、第２内部電極１２２と連結される第２ベータ連結電極１５２ｂと、を含む。また、アルファ連結電極１５１ａ、１５２ａは、第１ベータ連結電極１５１ｂと対応する位置に形成される第１アルファ連結電極１５１ａと、第２ベータ連結電極１５２ｂと対応する位置に形成される第２アルファ連結電極１５２ａと、を含む。
第２ａビア１４１が第２絶縁部１２２'を貫通するため、第１ベータ連結電極１５１ｂは、第１内部電極１２１と接し、第２内部電極１２２とは離隔する。また、第２ｂビア１４２が第１絶縁部１２１'を貫通するため、第２ベータ連結電極１５２ｂは、第２内部電極１２２と接し、第１内部電極１２１とは離隔する。
最後に、図１０を参照すると、保護層Ｃの一面に上記第１アルファ連結電極１５１ａと連結される第１外部電極１９１を形成する段階が行われ、保護層Ｃの一面に第１外部電極１９１と離隔し、上記第２アルファ連結電極１５２ａと連結される第２外部電極１９２を形成する段階が行われることができる。
しかし、図５及び図６の本発明の他の実施形態による積層セラミックキャパシターのように、上記第１アルファ連結電極及び上記第２アルファ連結電極は上記保護層の中央部に形成され、上記第１外部電極及び上記第２外部電極は上記第１アルファ連結電極及び上記第２アルファ連結電極を中心として両側に形成されることができる。この際、上記第１外部電極及び上記第２外部電極２９１、２９２を形成する段階は、上記第１アルファ連結電極及び上記第２アルファ連結電極を中心として両側に配置され、第１アルファ連結電極２５１ａから上記第１外部電極２９１の第１パッド２９１ａまで延びる第１連結パターン２９１ｂと、第２アルファ連結電極２５２ａから第２外部電極２９２の第２パッド２９２ａまで延びる第２連結パターン２９２ｂと、を含むことができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシター
１１１ 誘電層
１１２ 上部カバー層
１１３ 下部カバー層
１２１、１２２ 内部電極
１３１、１３２ アルファビア
１４１、１４２ ベータビア
１５１、１５２ 連結電極
１９１、１９２ 外部電極
１１１ 誘電層
１１２ 上部カバー層
１１３ 下部カバー層
１２１、１２２ 内部電極
１３１、１３２ アルファビア
１４１、１４２ ベータビア
１５１、１５２ 連結電極
１９１、１９２ 外部電極
Claims (17)
- 誘電層、及び前記誘電層を挟んで配置される第１及び第２内部電極を含む容量層と、
前記容量層の一面に配置される保護層と、
前記保護層を貫通するアルファビアに充填されたアルファ連結電極と、
前記容量層を貫通し、前記アルファビアと連結されるベータビアに充填されたベータ連結電極と、を含み、
前記アルファビアの直径が前記ベータビアの直径より大きい、積層セラミックキャパシター。 - 前記ベータビアの直径に対する前記アルファビアの直径の比が１２０％以上である、請求項１に記載の積層セラミックキャパシター。
- 前記ベータ連結電極は、
前記第１内部電極と接し、前記第２内部電極とは離隔する第１ベータ連結電極と、
前記第２内部電極と接し、前記第１内部電極とは離隔する第２ベータ連結電極と、を含む、請求項１または２に記載の積層セラミックキャパシター。 - 前記アルファ連結電極は、
前記保護層において前記第１ベータ連結電極と対応する位置に配置される第１アルファ連結電極と、
前記保護層において前記第２ベータ連結電極と対応する位置に配置される第２アルファ連結電極と、を含む、請求項３に記載の積層セラミックキャパシター。 - 前記第１アルファ連結電極と前記第２アルファ連結電極との間の間隔が３５０〜５００μｍである、請求項４に記載の積層セラミックキャパシター。
- 前記保護層の一面に配置され、前記第１アルファ連結電極と連結される第１外部電極と、
前記保護層の一面に配置され、前記第１外部電極と離隔し、且つ前記第２アルファ連結電極と連結される第２外部電極と、を含む、請求項４または５に記載の積層セラミックキャパシター。 - 前記第１アルファ連結電極及び前記第２アルファ連結電極は前記保護層の中央部に配置され、
前記第１外部電極及び前記第２外部電極は、前記第１アルファ連結電極及び前記第２アルファ連結電極を中心として両側に配置され、前記第１アルファ連結電極から前記第１外部電極まで延びる第１連結パターンと、前記第２アルファ連結電極から前記第２外部電極まで延びる第２連結パターンと、をさらに含む、請求項６に記載の積層セラミックキャパシター。 - 前記アルファビアの直径は実質的に一定であり、前記ベータビアの直径は実質的に一定である、請求項１から７のいずれか一項に記載の積層セラミックキャパシター。
- 誘電層、及び前記誘電層を挟んで配置される第１及び第２内部電極を含む容量層と、前記容量層の一面に配置された保護層とを含む本体を準備する段階と、
前記保護層に前記保護層を貫通するアルファビアを形成する段階と、
前記アルファビアの内側に露出した前記容量層を貫通し、前記アルファビアより小さい直径のベータビアを形成する段階と、
前記アルファビア及びベータビアに導電性物質を充填することでアルファ連結電極及びベータ連結電極を形成する段階と、を含む、積層セラミックキャパシターの製造方法。 - 前記ベータビアの直径に対する前記アルファビアの直径の比が１２０％以上である、請求項９に記載の積層セラミックキャパシターの製造方法。
- 前記ベータビアを物理的な貫通法により形成する、請求項９または１０に記載の積層セラミックキャパシターの製造方法。
- 前記ベータ連結電極は、
前記第１内部電極と接し、前記第２内部電極とは離隔する第１ベータ連結電極と、
前記第２内部電極と接し、前記第１内部電極とは離隔する第２ベータ連結電極と、を含む、請求項９から１１のいずれか一項に記載の積層セラミックキャパシターの製造方法。 - 前記アルファ連結電極は、
前記保護層において前記第１ベータ連結電極と対応する位置に配置される第１アルファ連結電極と、
前記保護層において前記第２ベータ連結電極と対応する位置に配置される第２アルファ連結電極と、を含む、請求項１２に記載の積層セラミックキャパシターの製造方法。 - 前記第１アルファ連結電極と前記第２アルファ連結電極との間の間隔が３５０〜５００μｍである、請求項１３に記載の積層セラミックキャパシターの製造方法。
- 前記保護層の一面に前記第１アルファ連結電極と連結される第１外部電極を形成する段階と、
前記保護層の一面に、前記第１外部電極と離隔し、前記第２アルファ連結電極と連結される第２外部電極を形成する段階と、をさらに含む、請求項１３または１４に記載の積層セラミックキャパシターの製造方法。 - 前記第１アルファ連結電極及び前記第２アルファ連結電極は前記保護層の中央部に形成され、
前記第１外部電極及び前記第２外部電極は、前記第１アルファ連結電極及び前記第２アルファ連結電極を中心として両側に形成され、
前記第１外部電極及び前記第２外部電極を形成する段階は、
前記第１アルファ連結電極及び前記第２アルファ連結電極を中心として両側に配置される第１パッド及び第２パッドを形成する段階を含み、
前記第１アルファ連結電極から前記第１パッドまで延びる第１連結パターン、及び前記第２アルファ連結電極から前記第２パッドまで延びる第２連結パターンを形成する段階をさらに含む、請求項１５に記載の積層セラミックキャパシターの製造方法。 - 前記アルファビアの直径は実質的に一定であり、前記ベータビアの直径は実質的に一定である、請求項９から１６のいずれか一項に記載の積層セラミックキャパシターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2017-0066230 | 2017-05-29 | ||
| KR1020170066230A KR102427926B1 (ko) | 2017-05-29 | 2017-05-29 | 적층 세라믹 커패시터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018201007A true JP2018201007A (ja) | 2018-12-20 |
| JP7215807B2 JP7215807B2 (ja) | 2023-01-31 |
Family
ID=64401738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017228344A Active JP7215807B2 (ja) | 2017-05-29 | 2017-11-28 | 積層セラミックキャパシター及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10319522B2 (ja) |
| JP (1) | JP7215807B2 (ja) |
| KR (1) | KR102427926B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019207938A1 (ja) * | 2018-04-26 | 2019-10-31 | 株式会社村田製作所 | 発光装置、およびコンデンサ |
| KR102148446B1 (ko) * | 2018-10-02 | 2020-08-26 | 삼성전기주식회사 | 적층 세라믹 전자부품 |
| KR102620521B1 (ko) * | 2019-07-05 | 2024-01-03 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| WO2023128371A1 (ko) * | 2021-12-29 | 2023-07-06 | 주식회사 아모텍 | 적층 세라믹 커패시터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123415A (ja) * | 2003-10-17 | 2005-05-12 | Ngk Spark Plug Co Ltd | コンデンサの製造方法およびコンデンサ |
| JP2006147765A (ja) * | 2004-11-18 | 2006-06-08 | Kyocera Corp | 積層コンデンサ |
| JP2008041828A (ja) * | 2006-08-03 | 2008-02-21 | Tdk Corp | 積層電子部品 |
| JP2013062291A (ja) * | 2011-09-12 | 2013-04-04 | Ngk Spark Plug Co Ltd | コンデンサ及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7553738B2 (en) * | 2006-12-11 | 2009-06-30 | Intel Corporation | Method of fabricating a microelectronic device including embedded thin film capacitor by over-etching thin film capacitor bottom electrode and microelectronic device made according to the method |
| JP5535765B2 (ja) | 2009-06-01 | 2014-07-02 | 日本特殊陶業株式会社 | セラミックコンデンサの製造方法 |
| JP5482062B2 (ja) * | 2009-09-29 | 2014-04-23 | Ｔｄｋ株式会社 | 薄膜コンデンサ及び薄膜コンデンサの製造方法 |
| JP5753748B2 (ja) | 2011-08-19 | 2015-07-22 | 日本特殊陶業株式会社 | 積層コンデンサ及びコンデンサ内蔵配線基板 |
| KR101525667B1 (ko) * | 2013-07-22 | 2015-06-03 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| KR101548813B1 (ko) * | 2013-11-06 | 2015-08-31 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| JP6520085B2 (ja) * | 2014-12-05 | 2019-05-29 | Tdk株式会社 | 薄膜キャパシタ |
-
2017
- 2017-05-29 KR KR1020170066230A patent/KR102427926B1/ko active IP Right Grant
- 2017-11-28 JP JP2017228344A patent/JP7215807B2/ja active Active
- 2017-12-01 US US15/829,338 patent/US10319522B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123415A (ja) * | 2003-10-17 | 2005-05-12 | Ngk Spark Plug Co Ltd | コンデンサの製造方法およびコンデンサ |
| JP2006147765A (ja) * | 2004-11-18 | 2006-06-08 | Kyocera Corp | 積層コンデンサ |
| JP2008041828A (ja) * | 2006-08-03 | 2008-02-21 | Tdk Corp | 積層電子部品 |
| JP2013062291A (ja) * | 2011-09-12 | 2013-04-04 | Ngk Spark Plug Co Ltd | コンデンサ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10319522B2 (en) | 2019-06-11 |
| JP7215807B2 (ja) | 2023-01-31 |
| KR102427926B1 (ko) | 2022-08-02 |
| KR20180130299A (ko) | 2018-12-07 |
| US20180342351A1 (en) | 2018-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200924 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210615 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220506 |
|
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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