KR20180130299A - 적층 세라믹 커패시터 및 그의 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시 형태는 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 용량층; 상기 용량층의 일면에 배치되는 보호층; 상기 보호층을 관통하는 복수의 제1 비아에 충전된 제1 연결 전극; 및 상기 용량층을 관통하고, 상기 제1 비아와 연결되는 제2 비아에 충전된 제2 연결 전극;을 포함하고, 상기 제1 비아의 지름은 상기 제2 비아의 지름보다 큰 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그의 제조 방법에 관한 것이다.
스마트폰 또는 PC 등의 전자 제품의 중앙처리장치(CPU) 부분에 요구되는 고주파, 고전류, 저전압 트랜드에 따라 전원단의 전압 떨림 현상을 방지할 필요성이 증가되고 있다.
특히, 전원의 출력단의 커패시터에 대한 높은 용량 및 낮은 ESL(Equivalence series inductance)이 요구되고 있다.
이에 따라, 적층 세라믹 커패시터 비아 또는 관통홀을 형성하고, 도전성 물질을 채워서 내부 전극을 연결하는 적층 세라믹 커패시터의 개발이 진행 중이다.
일본 등록특허공보 제5482062호 일본 등록특허공보 제5753748호 일본 등록특허공보 제5535765호
본 발명의 일 목적 중 하나는, 높은 용량을 가지며, 동시에 낮은 ESL을 가지는 적층 세라믹 커패시터를 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 적층 세라믹 커패시터를 제안하고자 하며, 구체적으로, 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 용량층; 상기 용량층의 일면에 배치되는 보호층; 상기 보호층을 관통하는 복수의 제1 비아에 충전된 제1 연결 전극; 및 상기 용량층을 관통하고, 상기 제1 비아와 연결되는 제2 비아에 충전된 제2 연결 전극;을 포함하고, 상기 제1 비아의 지름은 상기 제2 비아의 지름보다 크다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 신규한 구조의 적층 세라믹 커패시터를 효율적으로 제조할 수 있는 제조 방법을 제안하고자 하며, 구체적으로, 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 용량층 및 상기 용량층의 일면에 배치된 보호층을 포함하는 바디를 마련하는 단계; 상기 보호층에 상기 보호층을 관통하는 제1 비아를 형성하는 단계; 상기 제1 비아의 내측에 노출된 상기 용량층을 관통하며, 상기 제1 비아보다 지름이 작은 제2 비아를 형성하는 단계; 및 상기 제1 및 제2 비아에 도전성 물질 충전하여 제1 및 제2 연결 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 비아가 제2 비아보다 지름이 크기 때문에, 제2 비아의 형성시 내부 전극이 변형되는 것을 방지 또는 최소화 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3은 비교예의 적층 세라믹 커패시터의 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 5는 도 5의 II - II `에 따른 단면도를 개략적으로 도시한 것이다.
도 6 내지 10은 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계의 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 1 및 2를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 구조에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디 외측에 배치되는 제1 및 제2 외부 전극(191, 192)을 포함한다. 바디(110)는 용량층(A)과 보호층(C)을 포함한다.
바디(110)는 복수의 유전층(111)이 적층된 형태이며, 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체 형상을 가질 수 있다.
바디(110)에 포함된 유전층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있는데, 이 중 첨가제로서 내부 전극(121, 122)에 첨가된 것과 동일한 물질을 포함할 수 있으며, 이러한 첨가제의 농도는 균일한 소결 특성을 확보하도록 국부적으로 적절히 조절된다.
바디(110)는 유전층(111)이 4층 이상 적층되어 형성될 수 있으며, 예를 들어 유전층이 400 내지 500층이 적층되어 형성될 수 있다. 바디(110)의 상하부에는 내부 전극이 포함되지 않는 유전층을 적층하여 형성되는 상부 커버층(112) 및 하부 커버층(113)이 배치될 수 있다. 이때, 상부 커버층(112) 및 하부 커버층(113)이 보호층(C)이 될 수 있다. 즉, 용량층(A)의 상하부에 보호층(C)이 배치된다.
바디(110)의 내측, 즉 용량층(A)에는 유전층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(121, 122)을 포함한다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(191, 192)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 제1 및 제2 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 제1 및 제2 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
내부 전극(121, 122)은 연결 전극(151, 152)을 통해 외부 전극(191, 192)과 연결된다.
이때, 연결 전극(151, 152)은 보호층(C)에 형성되는 제1 연결전극(151a, 152a)과 용량층(A)에 형성되는 제2 연결전극(151b, 152b)을 포함한다.
제2 연결전극(151b, 152b)은 제1 내부전극(121)과 연결되는 제2a 연결전극(151b) 및 제2 내부전극(122)과 연결되는 제2b 연결전극(152b)을 포함한다. 또한, 제1 연결전극(151a, 152a)은 제2a 연결전극(151b)과 대응하는 위치에 형성되는 제1a 연결전극(151a) 및 제2b 연결전극(152b) 대응하는 위치에 형성되는 제2a 연결전극(152a)을 포함한다. 제2a 연결전극(152a)은 제1 내부전극(121)과 접하고, 제2 내부전극(122)과 이격되도록 배치되고, 제2b 연결전극(152b)은 제2 내부전극(122)과 접하고, 제1 내부전극(121)과 이격되도록 배치된다.
제1 외부 전극(191)은 보호층(C)의 일면에 배치되어, 제1a 연결 전극(151a)과 연결되고, 제2 외부 전극(192)은 보호층(C)의 일면에 배치되어, 제1b 연결전극(151b)와 연결된다.
보호층(C)에는 보호층(C)을 관통하는 제1 비아(131, 132)가 형성된다. 제1 연결전극(151a, 152a)은 제1 비아(131, 132)에 도전성 물질을 충전하여 형성될 수 있다. 또한, 용량층(A)에도 제1 비아(131, 132)와 연결되며, 용량층(A)을 관통하는 제2 비아(141, 142)가 형성된다. 제2 연결전극(151b, 152b)은 제2 비아(141, 142)에 도전성 물질을 충전하여 형성될 수 있다.
도 3은 비교예의 적층 세라믹 커패시터의 단면도를 개략적으로 도시한 것이다.
도 3을 참조하여, 종래의 적층 세라믹 커패시터에 비아를 형성하는 과정에 대해 살펴보도록 한다.
내부 전극(21, 22)을 비아에 도전성 물질을 충전하여 연결하는 종래의 적층 세라믹 커패시터는 세라믹 시트에 내부 전극(21, 22)을 인쇄하고, 내부 전극(21, 22)이 인쇄된 세라믹 시트를 적층 · 압착 · 소성하여 바디를 형성한 후에 바디에 핀(pin), 드릴, 레이저 등을 이용하여 내부 전극(21, 22)과 연결되는 비아(51, 52)를 형성하게 된다. 비아(51, 52)에는 도전성 물질이 충전되어, 외부전극(91, 92)과 내부 전극(21, 22)을 전기적으로 연결하게 된다.
비아를 형성할 때, 레이저를 이용하여 비아를 형성하면 열에 의해 내부전극이 변형되어 내부전극 사이에서 단락이 발생하는 불량이 현저히 증가하게 된다. 레이저를 이용하지 않고, 핀(pin) 또는 드릴과 같이 물리적 관통법을 이용하여 비아를 형성하는 경우에는 도 3과 같이 비아(51, 52)가 형성되는 방향으로 상부 커버층(12)이 물리적 관통 도구에 의해 변형된다.
즉, 보호층(C) 중 상부 커버층(12), 용량층(A) 및 보호층(C) 중 하부 커버층(13)을 한꺼번에 관통하도록 비아(51, 52)를 형성한다. 이처럼 비아(51, 52)를 한번에 형성하여 바디를 관통하게 되면, 상부 커버층(12)의 비아(51a, 52a)와 같이 높은 압력으로 인해 상부 커버층(12)이 용량층(A) 방향으로 밀려나게 된다. 이와 같이 밀려난 상부 커버층(12)은 용량층(A)의 비아(51b, 52b)의 상부 주변의 유전층(11)을 변형시키고, 이로 인해 내부 전극(21, 22) 사이에 단락이 발생하게 될 가능성이 매우 높아진다.
특히, 비아(51, 52)를 한번에 형성하여 바디를 관통하는 경우에 발생하는 변형으로 인해, 제1 외부전극(91)과 연결되는 비아(51)와 제2 외부 전극과 연결되는 비아(52) 사이의 거리를 충분히 증가시킬 필요가 있다. 비아(51, 52) 사이의 거리가 증가함에 따라, 내부전극(21, 22) 및 비아(51, 52)가 구성하는 루프(loop)의 면적이 증가하여 ESL이 증가하는 문제가 있다.
하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제1 비아(131, 132)의 지름이 제2 비아(141, 142)의 지름보다 크기 때문에, 내부 전극(121, 122)과 직접 접촉하는 제2 비아(141, 142)가 형성되는 과정에서 보호층(C)이 용량층(A)을 가압하지 않도록 함으로써 제1 및 제2 내부전극(121, 122) 사이의 단락이 발생하는 것을 방지하고, 제1 및 제2 연결전극(151, 152) 사이의 간격을 작게하는 것이 가능하게 함으로써 제1 및 제2 내부전극(121, 122)과 제1 및 제2 연결전극(151, 152)이 구성하는 루프(loop)의 면적을 줄여 적층 세라믹 커패시터(100)의 ESL을 감소시킬 수 있다.
하기의 표 1은 제2 비아(141, 142)의 지름에 대한 제1 비아(131, 132)의 지름의 비에 따른 단락 발생여부를 측정한 것이다.
샘플 제2 비아의 지름에 대한 제1 비아의 지름의 비 (%) 단락 발생 여부
1 100 ◎
2 110 ○
3 112 ○
4 114 ○
5 116 ○
6 118 ○
7 120 X
8 122 X
9 124 X
10 126 X
표 1의 단락 발생 여부 각 샘플 별 100개의 칩에 대해 단락 시험 결과, 단락 발생율이 1% 이상인 경우에는 ◎로, 1% 미만인 경우에는 ○로, 0 인 경우에는 ×로 표시하였다.
표 1을 참조하면, 제2 비아(141, 142)의 지름에 대한 제1 비아(131, 132)의 지름의 비가 120% 이상인 경우, 적층 세라믹 커패시터(100)에 비아 형성에 의한 단락 문제가 발생하지 않는 것을 확인할 수 있다.
다만, 제2 비아(141, 142)의 지름에 대한 제1 비아(131, 132)의 지름의 비가 너무 커지면, 복수의 제1 비아(131, 132) 사이의 거리가 증가하게 되어 적층 세라믹 커패시터의 ESL이 증가하는 문제가 있다.
하기의 표 2는 제2 비아(141, 142)의 지름에 대한 제1 비아(131, 132)의 지름의 비가 120% 이상인 적층 세라믹 커패시터(100)에 있어서, 제1 비아(131, 132) 사이의 거리인 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이의 간격에 따른 ESL 및 단락 발생 여부를 측정한 것이다.
샘플 제1a 연결 전극 및 상기 제1b 연결 전극의 사이의 간격(㎛) 단락 발생 여부 ESL (pH)
1 100 ◎ 50.5
2 150 ○ 55.1
3 200 ○ 90.1
4 250 ○ 100.2
5 300 ○ 111.0
6 350 × 115.5
7 400 × 122.1
8 450 × 125.8
9 500 × 135.2
10 550 × 146.5
11 600 × 150.1
표 2의 단락 발생 여부 각 샘플 별 100개의 칩에 대해 단락 시험 결과, 단락 발생율이 1% 이상인 경우에는 ◎로, 1% 미만인 경우에는 ○로, 0 인 경우에는 ×로 표시하였다. 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이의 간격은 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 중심을 서로 연결한 직선 중 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 각 경계 사이의 거리를 의미한다.
표 2을 참조하면, 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이의 간격이 350 내지 500 ㎛인 경우에 단락이 발생하지 않으면서, ESL이 140 pH 이하임을 확인할 수 있다.
즉, 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이의 간격이 350 ㎛ 미만인 경우에는 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이에 단락이 발생하는 문제가 있으며, 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이의 간격이 500 ㎛ 초과인 경우에는 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)이 제1 및 제2 내부 전극(121, 122)과 함께 형성하는 루프(loop)의 면적이 커져 ESL이 증가하는 문제가 있었다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제1a 연결 전극(151a) 및 상기 제1b 연결 전극(152a)의 사이의 간격이 350 내지 500 ㎛인 경우에 단락이 발생하지 않으면서, ESL이 140 pH 이하라는 효과를 가질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 5는 도 4의 II - II `에 따른 단면도를 개략적으로 도시한 것이다.
도 4 및 5를 참조하여, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(200)의 구조에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(200)는 바디(210)와 바디 외측에 배치되는 제1 및 제2 외부 전극(291, 292)을 포함한다. 바디(210)는 용량층(A)과 보호층(C)을 포함한다.
바디(210)는 복수의 유전층(211)이 적층된 형태이며, 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다.
바디(210)는 유전층(211)이 4층 이상 적층되어 형성될 수 있으며, 예를 들어 유전층이 400 내지 500층이 적층되어 형성될 수 있다. 바디(210)의 상하부에는 내부 전극이 포함되지 않는 유전층을 적층하여 형성되는 상부 커버층(212) 및 하부 커버층(213)이 배치될 수 있다. 이때, 상부 커버층(212) 및 하부 커버층(213)이 보호층(C)이 될 수 있다. 즉, 용량층(A)의 상하부에 보호층(C)이 배치된다.
바디(210)의 내측, 즉 용량층(A)에는 유전층(211)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(221, 222)을 포함한다. 내부 전극(221, 222)은 연결 전극(251, 252)을 통해 외부 전극(291, 292)과 연결된다.
이때, 연결 전극(251, 252)은 보호층(C)에 형성되는 제1 연결전극(251a, 252a)과 용량층(A)에 형성되는 제2 연결전극(251b, 252b)을 포함한다.
제2 연결전극(251b, 252b)은 제1 내부전극(221)과 연결되는 제2a 연결전극(251b) 및 제2 내부전극(222)과 연결되는 제2b 연결전극(252b)을 포함한다. 또한, 제1 연결전극(251a, 252a)은 제2a 연결전극(251b)과 연결되는 제1a 연결전극(251a) 및 제2b 연결전극(252b)과 연결되는 제2a 연결전극(252a)을 포함한다. 제2a 연결전극(252a)은 제1 내부전극(221)과 접하고, 제2 내부전극(222)과 이격되도록 배치되고, 제2b 연결전극(252b)은 제2 내부전극(222)과 접하고, 제1 내부전극(221)과 이격되도록 배치된다.
보호층(C)에는 보호층(C)을 관통하는 제1 비아(231, 232)가 형성된다. 제1 연결전극(251a, 252a)은 제1 비아(231, 232)에 도전성 물질을 충전하여 형성될 수 있다. 또한, 용량층(A)에도 제1 비아(231, 232)와 연결되며, 용량층(A)을 관통하는 제2 비아(241, 242)가 형성된다. 제2 연결전극(251b, 252b)은 제2 비아(241, 242)에 도전성 물질을 충전하여 형성될 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(200)는 제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)는 보호층(C)의 중앙부에 배치된다. 즉, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(200)는 제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)을 가장 가까운 거리에 배치할 수 있다.
제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)은 각각 제1 및 제2 외부전극과 연결되어야 하는데, 제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)이 보호층(C)의 중앙부에 배치되면 제1 및 제2 외부전극도 중앙부에 배치할 수 밖에 없다. 이처럼 제1 및 제2 외부전극을 보호층(C)의 중앙부에 배치하면, 제1 및 제2 외부전극의 크기로 인해 제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)의 간격을 줄이는데 제약이 있으며, 기판에 실장시 별도의 설계가 필요한 문제가 있다.
따라서, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(200)의 제1 외부 전극(291)의 제1 패드(291a) 및 제2 외부 전극(292)의 제2 패드(292a)는 제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)을 중심으로 제1 방향(X) 또는 제2 방향(Y)의 양측에 배치되고, 제1a 연결 전극(251a)으로부터 상기 제1 외부 전극(291)의 제1 패드(291a)까지 연장되는 제1 연결 패턴(291b) 및 제1b 연결 전극(251b)으로부터 제2 외부 전극(292)의 제2 패드(292a)까지 연장되는 제2 연결 패턴(292b)을 더 포함할 수 있다.
즉, 제1 및 제2 연결 패턴(291b, 292b)에 의해 제1 및 제2 외부 전극(291, 292)의 위치를 자유롭게 변경하면서, 동시에 제1a 연결 전극(251a) 및 상기 제1b 연결 전극(251b)의 간격을 최소화하여, 적층 세라믹 커패시터(200)의 ESL을 최소화 할 수 있다.
적층 세라믹 커패시터의 제조 방법
도 6 내지 10은 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계의 단면도를 개략적으로 도시한 것이다.
이하, 도 6 내지 10을 참조하여 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법에 대해 설명하도록 한다.
먼저, 도 6을 참조하면, 유전층(111) 및 상기 유전층(111)을 사이에 두고 배치되는 제1 및 제2 내부전극(121, 122)을 포함하는 용량층(A) 및 상기 용량층(A)의 일면에 배치된 보호층(C)을 포함하는 바디(110)를 마련하는 단계가 수행된다.
바디(110)는 복수의 유전층(111)이 적층된 형태이며, 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 6에 도시된 형태와 같이, 바디(110)는 직육면체 형상을 가질 수 있다.
바디(110)에 포함된 유전층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있는데, 이 중 첨가제로서 내부 전극(121, 122)에 첨가된 것과 동일한 물질을 포함할 수 있으며, 이러한 첨가제의 농도는 균일한 소결 특성을 확보하도록 국부적으로 적절히 조절된다.
바디(110)는 유전층(111)이 4층 이상 적층되어 형성될 수 있으며, 예를 들어 유전층이 400 내지 500층이 적층되어 형성될 수 있다.바디(110)의 상하부에는 내부 전극이 포함되지 않는 유전층을 적층하여 형성되는 상부 커버층(112) 및 하부 커버층(113)이 배치될 수 있다. 이때, 상부 커버층(112) 및 하부 커버층(113)이 보호층(C)이 될 수 있다. 즉, 용량층(A)의 상하부에 보호층(C)이 배치된다.
바디(110)의 내측, 즉 용량층(A)에는 유전층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(121, 122)을 포함한다. 제1 및 제2 내부 전극(121, 122)은 후술하는 서로 다른 외부 전극(191, 192)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 제1 및 제2 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 절연부(121`, 122`)를 포함할 수 있다. 제1 및 제2 절연부(121`, 122`)는 내부 전극이 형성되지 않는 영역을 의미하며, 제1 및 제2 내부 전극(121, 122)이 각각 다른 극성의 외부 전극에만 연결될 수 있도록 하는 역할을 수행할 수 있다. 제1 및 제2 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
그 다음, 도 7에 보호층(C)에 보호층(C)을 관통하는 제1 비아(131, 132)를 형성하는 단계가 수행될 수 있다. 제1 비아(131, 132)는 적층방향으로 제1 절연부(121`)에 대응하는 위치에 형성되는 제1a 비아(131)와 제2 절연부(122`)에 대응하는 위치에 형성되는 제1b 비아(132)를 포함할 수 있다.
제1 비아(131, 132)를 형성하는 단계는 핀(pin), 드릴, 레이저을 이용하여 형성될 수 있다.
제1 비아(131, 132)를 형성하는 단계는 후술하는 제1a 연결 전극(151a) 및 제1b 연결 전극(152a)의 사이의 간격이 300 내지 550 ㎛가 되도록 제1 비아(131, 132) 사이의 간격을 300 내지 550 ㎛가 되도록 수행할 수 있다.
제1 비아(131, 132)를 형성한 후, 도 8과 같이, 상기 제1 비아(131, 132)의 내측에 노출된 상기 용량층(A)을 관통하며, 상기 제1 비아(131, 132)보다 지름이 작은 제2 비아(141, 142)를 형성하는 단계가 수행된다.
제2 비아(141, 142)를 형성할 때, 레이저를 이용하여 제2 비아(141, 142)를 형성하면 열에 의해 내부전극(121, 122)이 변형되어 내부전극(121, 122) 사이에서 단락이 발생하는 불량이 현저히 증가하게 된다.
따라서, 제2 비아(141, 142)는 레이저가 아닌 핀(pin) 또는 드릴과 같은 물리적 관통 도구에 의해 형성될 수 있다.
제1 및 제2 비아를 한번에 형성하여 바디를 관통하게 되면, 상부 커버층이 높은 압력으로 인해 상부 커버층이 용량층 방향으로 밀려나게 되는 문제가 있다.
하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제1 비아(131, 132)의 지름이 제2 비아(141, 142)의 지름보다 크기 때문에, 내부 전극(121, 122)과 직접 접촉하는 제2 비아(141, 142)가 형성되는 과정에서 보호층(C)이 용량층(A)을 가압하지 않도록 함으로써 제1 및 제2 내부전극(121, 122) 사이의 단락이 발생하는 것을 방지하고, 제1 및 제2 연결전극(151, 152) 사이의 간격을 작게하는 것이 가능하게 함으로써 제1 및 제2 내부전극(121, 122)과 제1 및 제2 연결전극(151, 152)이 구성하는 루프(loop)의 면적을 줄여 적층 세라믹 커패시터(100)의 ESL을 감소시킬 수 있다.
이때, 제1 비아(131, 132)의 지름은 제2 비아(141, 142)의 지름보다 20 % 이상 크게 형성될 수 있다.
제2 비아(141, 142)는 제2 절연부(122`)를 관통하는 제2a 비아(141)와 제1 절연부(121`)를 관통하는 제2b 비아(142)를 포함할 수 있다.
다음으로, 도 9와 같이, 제1 비아(131, 132) 및 제2 비아(141, 142)에 도전성 물질을 충전하여 제1 및 제2 연결 전극(151, 152)을 형성하는 단계가 수행될 수 있다.
이때, 연결 전극(151, 152)은 보호층(C)에 형성되는 제1 연결전극(151a, 152a)과 용량층(A)에 형성되는 제2 연결전극(151b, 152b)을 포함한다.
제2 연결전극(151b, 152b)은 제1 내부전극(121)과 연결되는 제2a 연결전극(151b) 및 제2 내부전극(122)과 연결되는 제2b 연결전극(152b)을 포함한다. 또한, 제1 연결전극(151a, 152a)은 제2a 연결전극(151b)과 대응하는 위치에 형성되는 제1a 연결전극(151a) 및 제2b 연결전극(152b) 대응하는 위치에 형성되는 제2a 연결전극(152a)을 포함한다.
제2a 비아(141)가 제2 절연부(122`)를 관통하기 때문에, 제2a 연결 전극(151b)은 제1 내부전극(121)과 접하고 제2 내부전극(122)과 이격된다. 또한, 제2b 비아(142)가 제1 절연부(121`)를 관통하기 때문에, 제2b 연결 전극(152b)은 제2 내부전극(122)과 접하고 제1 내부전극(121)과 이격된다.
마지막으로, 도 10을 참조하면, 보호층(C)의 일면에 상기 제1a 연결 전극(151a)과 연결되는 제1 외부 전극(191)을 형성하는 단계가 수행되고, 보호층(C)의 일면에 제1 외부 전극(191)과 이격되며, 상기 제1b 연결 전극(151b)과 연결되는 제2 외부 전극(192)을 형성하는 단계가 수행될 수 있다.
다만, 이와 같은 제1 및 제2 외부 전극(191, 192)을 형성하는 단계는 도 5 및 도 6의 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터와 같이, 상기 제1a 연결 전극 및 상기 제1b 연결 전극은 상기 보호층의 중앙부에 형성되며, 상기 제1 외부 전극 및 상기 제2 외부 전극은 상기 제1a 연결 전극 및 상기 제1b 연결 전극을 중심으로 양측에 형성되고, 상기 제1 및 제2 외부 전극을 형성하는 단계는 상기 제1a 연결 전극로부터 상기 제1 외부 전극까지 연장되는 제1 연결 패턴 및 상기 제1b 연결 전극으로부터 상기 제2 외부 전극까지 연장되는 제2 연결 패턴을 형성하는 단계를 더 포함할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
111: 유전층
112: 상부 커버층
113: 하부 커버층
121, 122: 내부 전극
131, 132: 제1 비아
141, 142: 제1 비아
151, 152: 연결 전극
191, 192: 외부 전극

Claims (15)

  1. 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 용량층;
    상기 용량층의 일면에 배치되는 보호층;
    상기 보호층을 관통하는 복수의 제1 비아에 충전된 제1 연결 전극; 및
    상기 용량층을 관통하고, 상기 제1 비아와 연결되는 제2 비아에 충전된 제2 연결 전극;을 포함하고,
    상기 제1 비아의 지름은 상기 제2 비아의 지름보다 큰 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제2 비아의 지름에 대한 상기 제1 비아의 지름의 비는 120% 이상인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제2 연결 전극은,
    상기 제1 내부전극과 접하고 상기 제2 내부전극과 이격되는 제2a 연결 전극; 및
    상기 제2 내부전극과 접하고 상기 제1 내부 전극과 이격되는 제2b 연결 전극;을 포함하는 적층 세라믹 커패시터.
  4. 제3항에 있어서,
    상기 제1 연결 전극은,
    상기 보호층의 상기 제2a 연결 전극에 대응하는 위치에 배치되는 제1a 연결 전극; 및
    상기 보호층의 상기 제2b 연결 전극에 대응하는 위치에 배치되는 제1b 연결 전극;을 포함하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 제1a 연결 전극 및 상기 제1b 연결 전극의 사이의 간격은 350 내지 500 ㎛인 적층 세라믹 커패시터.
  6. 제4항에 있어서,
    상기 보호층의 일면에 배치되며, 상기 제1a 연결 전극과 연결되는 제1 외부 전극; 및
    상기 보호층의 일면에 배치되며, 상기 제1 외부 전극과 이격되며, 상기 제1b 연결 전극과 연결되는 제2 외부 전극;을 포함하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1a 연결 전극 및 상기 제1b 연결 전극은 상기 보호층의 중앙부에 배치되며,
    상기 제1 외부 전극 및 상기 제2 외부 전극은 상기 제1a 연결 전극 및 상기 제1b 연결 전극을 중심으로 양측에 배치되고,
    상기 제1a 연결 전극로부터 상기 제1 외부 전극까지 연장되는 제1 연결 패턴 및 상기 제1b 연결 전극으로부터 상기 제2 외부 전극까지 연장되는 제2 연결 패턴을 더 포함하는 적층 세라믹 커패시터.
  8. 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 용량층 및 상기 용량층의 일면에 배치된 보호층을 포함하는 바디를 마련하는 단계;
    상기 보호층에 상기 보호층을 관통하는 제1 비아를 형성하는 단계;
    상기 제1 비아의 내측에 노출된 상기 용량층을 관통하며, 상기 제1 비아보다 지름이 작은 제2 비아를 형성하는 단계; 및
    상기 제1 및 제2 비아에 도전성 물질 충전하여 제1 및 제2 연결 전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 비아의 지름에 대한 상기 제1 비아의 지름의 비는 120% 이상인 적층 세라믹 커패시터의 제조 방법.
  10. 제8항에 있어서,
    상기 제2 비아는 물리적 관통법에 의해 형성되는 적층 세라믹 커패시터의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 연결 전극은,
    상기 제1 내부전극과 접하고 상기 제2 내부전극과 이격되는 제2a 연결 전극; 및
    상기 제2 내부전극과 접하고 상기 제1 내부전극과 이격되는 제2b 연결 전극;을 포함하는 적층 세라믹 커패시터의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 연결 전극은,
    상기 보호층의 상기 제2a 연결 전극에 대응하는 위치에 배치되는 제1a 연결 전극; 및
    상기 보호층의 상기 제2b 연결 전극에 대응하는 위치에 배치되는 제1b 연결 전극;을 포함하는 적층 세라믹 커패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 제1a 연결 전극 및 상기 제1b 연결 전극의 사이의 간격은 350 내지 500 ㎛인 적층 세라믹 커패시터의 제조 방법.
  14. 제12항에 있어서,
    상기 보호층의 일면에 상기 제1a 연결 전극과 연결되는 제1 외부 전극을 형성하는 단계; 및
    상기 보호층의 일면에 상기 제1 외부 전극과 이격되며, 상기 제1b 연결 전극과 연결되는 제2 외부 전극을 형성하는 단계;를 더 포함하는 적층 세라믹 커패시터의 제조 방법.
  15. 제14항에 있어서,
    상기 제1a 연결 전극 및 상기 제1b 연결 전극은 상기 보호층의 중앙부에 형성되며,
    상기 제1 외부 전극 및 상기 제2 외부 전극은 상기 제1a 연결 전극 및 상기 제1b 연결 전극을 중심으로 양측에 형성되고,
    상기 제1 및 제2 외부 전극을 형성하는 단계는,
    상기 제1a 연결 전극로부터 상기 제1 외부 전극까지 연장되는 제1 연결 패턴 및 상기 제1b 연결 전극으로부터 상기 제2 외부 전극까지 연장되는 제2 연결 패턴을 형성하는 단계를 더 포함하는 적층 세라믹 커패시터의 제조 방법.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023128371A1 (ko) * 2021-12-29 2023-07-06 주식회사 아모텍 적층 세라믹 커패시터

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111771289B (zh) * 2018-04-26 2023-09-05 株式会社村田制作所 发光装置以及电容器
KR102148446B1 (ko) * 2018-10-02 2020-08-26 삼성전기주식회사 적층 세라믹 전자부품
KR102620521B1 (ko) * 2019-07-05 2024-01-03 삼성전기주식회사 적층 세라믹 커패시터

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077151A (ja) * 2009-09-29 2011-04-14 Tdk Corp 薄膜コンデンサ及び薄膜コンデンサの製造方法
JP2013062291A (ja) * 2011-09-12 2013-04-04 Ngk Spark Plug Co Ltd コンデンサ及びその製造方法
JP5535765B2 (ja) 2009-06-01 2014-07-02 日本特殊陶業株式会社 セラミックコンデンサの製造方法
US20150021080A1 (en) * 2013-07-22 2015-01-22 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic part to be embedded in board and printed circuit board having multilayer ceramic electronic part embedded therein
KR20150052510A (ko) * 2013-11-06 2015-05-14 삼성전기주식회사 적층 세라믹 커패시터
JP5753748B2 (ja) 2011-08-19 2015-07-22 日本特殊陶業株式会社 積層コンデンサ及びコンデンサ内蔵配線基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123415A (ja) 2003-10-17 2005-05-12 Ngk Spark Plug Co Ltd コンデンサの製造方法およびコンデンサ
JP4596892B2 (ja) 2004-11-18 2010-12-15 京セラ株式会社 積層コンデンサ
JP4961885B2 (ja) 2006-08-03 2012-06-27 Ｔｄｋ株式会社 積層電子部品
US7553738B2 (en) * 2006-12-11 2009-06-30 Intel Corporation Method of fabricating a microelectronic device including embedded thin film capacitor by over-etching thin film capacitor bottom electrode and microelectronic device made according to the method
JP6520085B2 (ja) * 2014-12-05 2019-05-29 Tdk株式会社 薄膜キャパシタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5535765B2 (ja) 2009-06-01 2014-07-02 日本特殊陶業株式会社 セラミックコンデンサの製造方法
JP2011077151A (ja) * 2009-09-29 2011-04-14 Tdk Corp 薄膜コンデンサ及び薄膜コンデンサの製造方法
JP5482062B2 (ja) 2009-09-29 2014-04-23 Ｔｄｋ株式会社 薄膜コンデンサ及び薄膜コンデンサの製造方法
JP5753748B2 (ja) 2011-08-19 2015-07-22 日本特殊陶業株式会社 積層コンデンサ及びコンデンサ内蔵配線基板
JP2013062291A (ja) * 2011-09-12 2013-04-04 Ngk Spark Plug Co Ltd コンデンサ及びその製造方法
US20150021080A1 (en) * 2013-07-22 2015-01-22 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic part to be embedded in board and printed circuit board having multilayer ceramic electronic part embedded therein
KR20150052510A (ko) * 2013-11-06 2015-05-14 삼성전기주식회사 적층 세라믹 커패시터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023128371A1 (ko) * 2021-12-29 2023-07-06 주식회사 아모텍 적층 세라믹 커패시터

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