JP2018182016A - 積層セラミックコンデンサ - Google Patents
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Abstract
【課題】セラミック層の平均厚さを０．４μｍ以下にしても内部電極間のショートが発生しにくい積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサは、積層部と、サイドマージン部と、を具備する。上記積層部は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第１方向を向いた主面と、上記主面から所定深さ以内の表層部と、上記表層部に上記第１方向に隣接する中央部と、を有する。上記サイドマージン部は、上記第１方向に直交する第２方向から上記積層部を覆う。上記複数のセラミック層のそれぞれの上記第１方向の平均寸法が０．４μｍ以下である。上記複数の内部電極は、上記サイドマージン部に隣接する酸化領域を有する。上記表層部における上記酸化領域の上記第２方向の寸法は、上記複数のセラミック層の上記第１方向の平均寸法の２倍以上である。【選択図】図５
Description
本発明は、サイドマージン部が後付けされる積層セラミックコンデンサに関する。
積層セラミックコンデンサの製造方法において内部電極の周囲を保護するサイドマージン部を後付けする技術が知られている（特許文献１，２参照）。例えば、特許文献１に記載の技術では、側面に内部電極が露出した積層体を作製し、この積層体の側面にサイドマージン部が設けられる。
サイドマージン部を後付けする技術を用いて製造された積層セラミックコンデンサでは、積層体の側面近傍において内部電極間のショートが発生しやすくなる。この点、特許文献１に記載の技術では、内部電極の先端に酸化領域を設けることにより、積層体の側面近傍における内部電極間のショートの発生が抑制される。
積層セラミックコンデンサの更なる大容量化及び小型化のためには、内部電極間のセラミック層を更に薄くする必要がある。しかしながら、セラミック層を薄くするほど、内部電極間のショートが発生しやすくなる。したがって、セラミック層を薄くしても、内部電極間のショートの発生を抑制可能な技術が求められる。
以上のような事情に鑑み、本発明の目的は、セラミック層の平均厚さを０．４μｍ以下にしても内部電極間のショートが発生しにくい積層セラミックコンデンサを提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、積層部と、サイドマージン部と、を具備する。
上記積層部は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第１方向を向いた主面と、上記主面から所定深さ以内の表層部と、上記表層部に上記第１方向に隣接する中央部と、を有する。
上記サイドマージン部は、上記第１方向に直交する第２方向から上記積層部を覆う。
上記複数のセラミック層のそれぞれの上記第１方向の平均寸法が０．４μｍ以下である。
上記複数の内部電極は、上記サイドマージン部に隣接する酸化領域を有する。
上記表層部における上記酸化領域の上記第２方向の寸法は、上記複数のセラミック層の上記第１方向の平均寸法の２倍以上である。
上記積層部は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第１方向を向いた主面と、上記主面から所定深さ以内の表層部と、上記表層部に上記第１方向に隣接する中央部と、を有する。
上記サイドマージン部は、上記第１方向に直交する第２方向から上記積層部を覆う。
上記複数のセラミック層のそれぞれの上記第１方向の平均寸法が０．４μｍ以下である。
上記複数の内部電極は、上記サイドマージン部に隣接する酸化領域を有する。
上記表層部における上記酸化領域の上記第２方向の寸法は、上記複数のセラミック層の上記第１方向の平均寸法の２倍以上である。
この構成では、サイドマージン部に隣接する位置における内部電極間のショートが発生しやすい積層部の表層部において酸化領域の寸法を大きくする。これにより、セラミック層の平均厚さを０．４μｍ以下としても、内部電極間のショートの発生を抑制することができる。
上記所定深さは、上記積層部の上記第１方向の寸法の１０％として規定されてもよい。
この構成では、内部電極間のショートの発生をより効果的に抑制することができる。
この構成では、内部電極間のショートの発生をより効果的に抑制することができる。
上記中央部では上記表層部よりも上記酸化領域の上記第２方向の寸法が小さくてもよい。
上記表層部における上記酸化領域の上記第２方向の寸法は、上記複数のセラミック層の上記第１方向の平均寸法の４倍以下であってもよい。
これらの構成では、酸化領域を小さく留めることにより、酸化領域を設けることによる容量の低下を小さく抑えることができ、また半田耐熱不良の発生を抑制することもできる。
上記表層部における上記酸化領域の上記第２方向の寸法は、上記複数のセラミック層の上記第１方向の平均寸法の４倍以下であってもよい。
これらの構成では、酸化領域を小さく留めることにより、酸化領域を設けることによる容量の低下を小さく抑えることができ、また半田耐熱不良の発生を抑制することもできる。
上記複数の内部電極は、ニッケルを主成分としていてもよい。
この構成では、内部電極における酸化領域の寸法を制御しやすいため、上記のような構成が得られやすい。
この構成では、内部電極における酸化領域の寸法を制御しやすいため、上記のような構成が得られやすい。
セラミック層の平均厚さを０．４μｍ以下にしても内部電極間のショートが発生しにくい積層セラミックコンデンサを提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の基本構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。セラミック素体１１は、典型的には、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する。セラミック素体１１の各面を接続する稜部は面取りされている。
なお、セラミック素体１１の形状は、上記のものに限定されない。つまり、セラミック素体１１は、図１〜３に示すような直方体形状でなくてもよい。例えば、セラミック素体１１の各面は曲面であってもよく、セラミック素体１１は全体として丸みを帯びた形状であってもよい。
外部電極１４，１５は、セラミック素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続する４つの面（２つの主面及び２つの側面）に延出している。これにより、外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ平面に平行な断面の形状がＵ字状となっている。
セラミック素体１１は、積層部１６と、サイドマージン部１７と、を有する。サイドマージン部１７は、積層部１６のＹ軸方向を向いた両側面の全領域をそれぞれ覆っている。また、セラミック素体１１は、必要に応じて、積層部１６とサイドマージン部１７とを接合するための接合部を有していてもよい。
積層部１６は、容量形成部１９と、カバー部２０と、を有する。カバー部２０は、容量形成部１９のＺ軸方向上下面をそれぞれ覆っている。容量形成部１９は、複数のセラミック層２１と、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。カバー部２０には、内部電極１２，１３が設けられていない。
内部電極１２，１３は、Ｚ軸方向に積層された複数のセラミック層２１の間に、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から離間している。第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から離間している。
内部電極１２，１３は、典型的にはニッケル（Ｎｉ）を主成分として構成され、積層セラミックコンデンサ１０の内部電極として機能する。なお、内部電極１２，１３は、ニッケル以外に、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）の少なくとも１つを主成分としていてもよい。
このように、セラミック素体１１では、容量形成部１９における外部電極１４，１５が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部２０によって覆われている。サイドマージン部１７及びカバー部２０は、主に、容量形成部１９の周囲を保護し、内部電極１２，１３の絶縁性を確保する機能を有する。
容量形成部１９における内部電極１２，１３間のセラミック層２１は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、容量形成部１９における容量を大きくするために、セラミック層２１を構成する誘電体セラミックスとして高誘電率のものが用いられる。
より具体的に、積層セラミックコンデンサ１０では、セラミック層２１を構成する高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体を用いる。これにより、積層セラミックコンデンサ１０では大容量が得られる。
なお、セラミック層２１は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで構成してもよい。
サイドマージン部１７及びカバー部２０も、誘電体セラミックスによって形成されている。サイドマージン部１７及びカバー部２０を形成する材料は、絶縁性セラミックスであればよいが、セラミック層２１と同様の誘電体セラミックスを用いることによりセラミック素体１１における内部応力が抑制される。
上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層２１に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
なお、本実施形態に係る積層セラミックコンデンサ１０の基本構成は、図１〜３に示す構成に限定されず、適宜変更可能である。例えば、内部電極１２，１３の枚数やセラミック層２１の厚さは、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
［積層セラミックコンデンサ１０の詳細構成］
積層セラミックコンデンサ１０では、積層部１６を構成するセラミック層２１が非常に薄く、具体的にセラミック層２１のＺ軸方向の平均寸法である平均厚さＴ（図５参照）が０．４μｍ以下である。積層セラミックコンデンサ１０では、セラミック層２１を薄くすることにより、大容量化や小型化や薄型化に有利になる。
積層セラミックコンデンサ１０では、積層部１６を構成するセラミック層２１が非常に薄く、具体的にセラミック層２１のＺ軸方向の平均寸法である平均厚さＴ（図５参照）が０．４μｍ以下である。積層セラミックコンデンサ１０では、セラミック層２１を薄くすることにより、大容量化や小型化や薄型化に有利になる。
セラミック層２１の平均厚さＴは、セラミック層２１の複数箇所において測定された厚さの平均値として求めることができる。セラミック層２１の厚さを測定する位置や数は任意に決定可能である。以下、図４を参照しながら、セラミック層２１の平均厚さＴの測定方法の一例について説明する。
図４は、走査型電子顕微鏡によって１２．６μｍ×８．３５μｍの視野で観察したセラミック素体１１の断面の微細組織を示す図である。この視野内の６層のセラミック層２１について、２μｍの等間隔の矢印で示された５箇所の厚さを測定する。そして、得られた３０箇所の厚さの平均値を平均厚さＴとすることができる。
積層セラミックコンデンサ１０の製造方法では、積層部１６の側面に、サイドマージン部１７が後付けされる。この製造方法を用いることにより、積層部１６の側面近傍における内部電極１２，１３間のショートが発生しやすくなる。この詳細については、「積層セラミックコンデンサ１０の製造方法」の項目で説明する
積層セラミックコンデンサ１０では、上記のとおりセラミック層２１が非常に薄いため、Ｚ軸方向に隣接する内部電極１２，１３間の距離が近くなる。このため、積層セラミックコンデンサ１０では、セラミック層２１が非常に薄い構成によって、積層部１６の側面近傍における内部電極１２，１３間のショートが更に発生しやすくなる。
これに対し、本実施形態に係る積層セラミックコンデンサ１０は、サイドマージン部１７を後付けする製造方法を用い、かつセラミック層２１を非常に薄くしても、積層部１６の側面近傍における内部電極１２，１３間のショートの発生を抑制可能な構成を有する。以下、この構成の詳細について説明する。
図５は、積層セラミックコンデンサ１０の図３の一点鎖線で囲んだ領域Ｐを拡大して示す部分断面図である。内部電極１２，１３は、積層部１６の側面近傍にあるＹ軸方向の端部に、導電性を有さない酸化領域１２ａ，１３ａを有する。酸化領域１２ａ，１３ａは、内部電極１２，１３を構成する金属材料を含む酸化物で構成されている。
したがって、積層セラミックコンデンサ１０では、隣接する酸化領域１２ａ，１３ａが接触していても、内部電極１２，１３が導通しない。このため、積層セラミックコンデンサ１０では、積層部１６の側面近傍における内部電極１２，１３間のショートの発生を効果的に抑制することができる。
ここで、積層部１６をＺ軸方向に３つの部分に分けて考えるものとする。つまり、図３に示すように、積層部１６が、Ｚ軸方向を向いた両主面から所定深さ以内の２つの表層部１６ａと、２つの表層部１６ａ間に配置された中央部１６ｂと、から構成されているものと考える。
図３には、積層部１６のＺ軸方向の寸法Ｅと、表層部１６ａのＺ軸方向の寸法Ｅ１と、中央部１６ｂのＺ軸方向の寸法Ｅ２と、が示されている。積層部１６の寸法Ｅは、表層部１６ａ及び中央部１６ｂの寸法Ｅ１，Ｅ２の合計である。つまり、Ｅ＝Ｅ１＋Ｅ２＋Ｅ１の等式が成り立っている。
各表層部１６ａの寸法Ｅ１は、任意に決定可能だが、積層部１６の寸法Ｅの１０％として規定することが好ましい。なお、図３では、説明の便宜上、積層部１６における各寸法Ｅ１，Ｅ２の比率が正しく示されておらず、つまり表層部１６ａの寸法Ｅ１が中央部１６ｂの寸法Ｅ２に対して大きく示されている。
セラミック層２１の平均厚さＴが通常程度（例えば１μｍ程度）の場合、酸化領域１２ａ，１３ａのＹ軸方向の寸法Ｄａ，Ｄｂがセラミック層２１の平均厚さＴと同程度とされる。ところが、これと同様の設計でセラミック層２１の平均厚さＴを０．４μｍ以下にすると、表層部１６ａにおいて内部電極１２，１３間のショートが発生しやすいことが確認された。
したがって、セラミック層２１の平均厚さＴが０．４μｍ以下の構成では、セラミック層２１の平均厚さＴが通常程度の構成とは異なる設計が必要である。この点、本発明では、表層部１６ａにおける酸化領域１２ａ，１３ａのＹ軸方向の寸法Ｄａを大きくすることが有効であることを見出している。
より具体的に、図５に示すとおり、積層セラミックコンデンサ１０では、表層部１６ａにおける酸化領域１２ａ，１３ａのＹ軸方向の寸法Ｄａを、セラミック層２１の平均厚さＴの２倍以上としている。これにより、セラミック層２１の平均厚さＴが０．４μｍ以下の構成において、表層部１６ａにおける内部電極１２，１３間のショートが発生しにくくなる。
この一方で、酸化領域１２ａ，１３ａは電極として機能しないため、酸化領域１２ａ，１３ａが大きいほど積層セラミックコンデンサ１０の容量が小さくなる。このため、表層部１６ａにおける酸化領域１２ａ，１３ａの寸法Ｄａは、内部電極１２，１３間のショートの発生を抑制可能な範囲内において小さく留めることが好ましい。
また、酸化領域１２ａ，１３ａは、焼成時に内部電極１２，１３のＹ軸方向の端部を酸化させることによって形成される。焼成時における酸化領域１２ａ，１３ａの形成には、体積膨張が伴う。このため、酸化領域１２ａ，１３ａの寸法Ｄａが大きいほど、セラミック素体１１における内部応力が大きくなる。
積層セラミックコンデンサ１０では、セラミック素体１１の内部応力が大きいほど、半田付けされる際の耐熱不良（半田耐熱不良）が発生しやすくなり、つまり実装時にクラックが発生しやすくなる。この観点からも、表層部１６ａにおける酸化領域１２ａ，１３ａの寸法Ｄａは小さく留めることが好ましい。
このため、表層部１６ａにおける酸化領域１２ａ，１３ａの寸法Ｄａは、セラミック層２１の平均厚さＴの４倍以下に留めることが好ましい。これにより、積層セラミックコンデンサ１０では、大きい容量を確保できるとともに、実装時における半田耐熱不良の発生を抑制することができる。
なお、カバー部２０に隣接する最外層の内部電極１２，１３は、焼成時にカバー部２０を介して供給される酸素によってほぼ全体が酸化し、もはや電極として機能しなくなることがある。このような場合には、最外層の内部電極１２，１３が消滅したものとみなし、最外層を除く内部電極１２，１３の酸化領域１２ａ，１３ａのみを考慮するものとする。
また、表層部１６ａよりも内部電極１２，１３間のショートが発生しにくい中央部１６ｂでは、酸化領域１２ａ，１３ａのＹ軸方向の寸法Ｄｂがセラミック層２１の平均厚さＴの２倍未満であってもよい。これにより、積層セラミックコンデンサ１０における容量の低下及び半田耐熱不良の発生を抑制することができる。
更に、酸化領域１２ａ，１３ａのサイドマージン部１７側の端部は、製造過程（後述の切断工程（ステップＳ０３）や焼成工程（ステップＳ０４）など）においてＹ軸方向に±０．１μｍ程度ずれることがある。この場合、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂは、このずれた位置を基準として測定される。
［積層セラミックコンデンサ１０の製造方法］
図６は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７〜１３は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７〜１３を適宜参照しながら説明する。
図６は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７〜１３は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７〜１３を適宜参照しながら説明する。
（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１９を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部２０を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
ステップＳ０１では、容量形成部１９を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部２０を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２の厚さは、焼成後の容量形成部１９におけるセラミック層２１の平均厚さＴが０．４μｍ以下となるように調整される。セラミックシート１０３の厚さは適宜調整可能である。
図７は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３が、個片化されていない大判のシートとして構成される。図７には、各積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。
図７に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部２０に対応する第３セラミックシート１０３には内部電極が形成されていない。
内部電極１１２，１１３は、任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法は、公知の技術から任意に選択可能である。例えば、導電性ペーストの塗布には、スクリーン印刷法やグラビア印刷法を用いることができる。
内部電極１１２，１１３には、切断線Ｌｙに沿ったＸ軸方向の隙間が、切断線Ｌｙ１本置きに形成されている。第１内部電極１１２の隙間と第２内部電極１１３の隙間とはＸ軸方向に互い違いに配置されている。つまり、第１内部電極１１２の隙間を通る切断線Ｌｙと第２内部電極１１３の隙間を通る切断線Ｌｙとが交互に並んでいる。
（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図８に示すように積層することにより積層シート１０４を作製する。積層シート１０４では、容量形成部１９に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図８に示すように積層することにより積層シート１０４を作製する。積層シート１０４では、容量形成部１９に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向上下面にカバー部２０に対応する第３セラミックシート１０３が積層される。なお、図８に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。
積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。
（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、図９に示すように切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層チップ１１６を作製する。積層チップ１１６は、焼成後の積層部１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、図９に示すように切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層チップ１１６を作製する。積層チップ１１６は、焼成後の積層部１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
より詳細に、積層シート１０４は、保持部材Ｃによって保持された状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０４が個片化され、積層チップ１１６が得られる。このとき、保持部材Ｃは切断されておらず、各積層チップ１１６は保持部材Ｃによって接続されている。
図１０は、ステップＳ０３で得られる積層チップ１１６の斜視図である。積層チップ１１６には、容量形成部１１９及びカバー部１２０が形成されている。積層チップ１１６では、切断面である両側面に内部電極１１２，１１３が露出している。内部電極１１２，１１３の間にはセラミック層１２１が形成されている。
図１１は、ステップＳ０３の過程を例示する積層シート１０４の部分断面図である。図１１に示す例では、押し切り刃Ｂを用いることにより、切断線Ｌｘ，Ｌｙに沿って積層シート１０４を切断する。図１１は、積層シート１０４を押し切り刃Ｂで切断している途中の状態を示している。
より詳細に、図１１に示す例では、切断線Ｌｘ，Ｌｙに沿って配置した押し切り刃Ｂに押圧力を加えることにより、押し切り刃Ｂの先端を積層シート１０４のＺ軸方向上面から保持部材Ｃに到達するまで移動させる。これにより、積層シート１０４が切断されて、各積層チップ１１６ごとに切り分けられる。
押し切り刃Ｂの先端が積層シート１０４のＺ軸方向上面から保持部材Ｃに到達する過程において、積層シート１０４の切断面には押し切り刃ＢからＺ軸方向下方への力が加わる。これにより、積層シート１０４の切断面近傍には、Ｚ軸方向下側への変形が生じる。この変形は、積層シート１０４のＺ軸方向上側の領域ほど生じやすい。
このため、個片化された積層チップ１１６の内部電極１１２，１１３には、側面近傍においてＺ軸方向下側に向けて湾曲する変形が発生する。この内部電極１１２，１１３の変形は、Ｚ軸方向上側の表層部１１６ａで生じやすく、中央部１１６ｂ及びＺ軸方向下側の表層部１１６ａではほとんど生じない。
したがって、Ｚ軸方向上側の表層部１１６ａでは、側面近傍において内部電極１１２，１１３が接触しやすい。しかし、本ステップで内部電極１１２，１１３が接触したとしても、後述のステップＳ０５（焼成）において適切な酸化領域１２ａ，１３ａが形成されるため、焼成後の内部電極１２，１３にはショートが発生しない。
（ステップＳ０４：サイドマージン部形成）
ステップＳ０４では、ステップＳ０３で得られた積層チップ１１６における内部電極１１２，１１３が露出した側面に未焼成のサイドマージン部１１７を設けることにより、図１２に示す未焼成のセラミック素体１１１を作製する。サイドマージン部１１７は、セラミックシートやセラミックスラリーから形成される。
ステップＳ０４では、ステップＳ０３で得られた積層チップ１１６における内部電極１１２，１１３が露出した側面に未焼成のサイドマージン部１１７を設けることにより、図１２に示す未焼成のセラミック素体１１１を作製する。サイドマージン部１１７は、セラミックシートやセラミックスラリーから形成される。
ステップＳ０４では、ステップＳ０３における積層チップ１１６の切断面である両側面にサイドマージン部１１７が設けられる。このため、ステップＳ０４では、予め保持部材Ｃから積層チップ１１６を剥がし、積層チップ１１６の向きを９０度回転させておくことが好ましい。
サイドマージン部１１７は、例えば、セラミックシートを積層チップ１１６の側面に貼り付けることにより形成することができる。また、サイドマージン部１１７は、積層チップ１１６の側面を、例えば塗布やディップなどによってセラミックスラリーでコーティングすることにより形成することもできる。
本ステップの前の積層チップ１１６では、側面において内部電極１１２，１１３が接続されていることがある。例えば、内部電極１１２，１１３は、積層チップ１１６の側面に付着した導電性の異物を介して接続していることがある。また、内部電極１１２，１１３は、ステップＳ０３（切断）で切断面において展延して直接接触していることもある。
このような場合、積層チップ１１６の側面において内部電極１１２，１１３が接続した状態でサイドマージン部１１７が設けられる。しかし、本ステップで内部電極１１２，１１３が接続していても、後述のステップＳ０５（焼成）において適切な酸化領域１２ａ，１３ａが形成されるため、焼成後の内部電極１２，１３にはショートが発生しない。
（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５により、積層チップ１１６が積層部１６になり、サイドマージン部１１７がサイドマージン部１７になる。
ステップＳ０５では、ステップＳ０４で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５により、積層チップ１１６が積層部１６になり、サイドマージン部１１７がサイドマージン部１７になる。
ステップＳ０５における焼成温度は、セラミック素体１１１の焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００〜１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
焼成時には、積層チップ１１６とサイドマージン部１１７とで焼結挙動が異なるため、サイドマージン部１１７から積層チップ１１６の側面に応力が加わる。この応力は、特にＺ軸方向上下の表層部１１６ａに集中する。このため、表層部１１６ａに配置された内部電極１１２，１１３が側面近傍において変形する場合がある。
このような場合、焼成中に内部電極１１２，１１３同士が接触することがある。しかし、内部電極１１２，１１３が接触したとしても、以下に説明するように内部電極１１２，１１３に酸化領域１２ａ，１３ａが形成されるため、焼成後の内部電極１２，１３にはショートが発生しない。
図１３は、焼成の過程を示すセラミック素体１１１の部分断面図である。セラミック素体１１１の焼成時には、セラミック素体１１１の外部から内部電極１１２，１１３のＹ軸方向の端部に酸素が供給される。これにより、内部電極１１２，１１３を構成する金属材料を含む酸化物が生成され、酸化領域１２ａ，１３ａが形成される。
酸化領域１２ａ，１３ａは、焼成中にＹ軸方向の中央部に向けて成長する。つまり、焼成中における酸化領域１２ａ，１３ａの成長量を調整することにより、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを制御することができる。酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂの制御には様々な方法を利用することができる。
例えば、サイドマージン部１１７の厚さによって、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを制御することができる。この方法では、サイドマージン部１１７の厚さを調整することによって、サイドマージン部１１７を介して外部から内部電極１１２，１１３のＹ軸方向の端部に供給される酸素の量を制御する。
つまり、サイドマージン部１１７を薄くするほど、酸素の供給量が多くなるため、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを大きくすることができる。反対に、サイドマージン部１１７を厚くするほど、酸素の供給量が少なくなるため、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを小さくすることができる。
また、サイドマージン部１１７の組成によって、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを制御することもできる。例えば、ニッケルを主成分とする導電性ペーストで内部電極１１２，１１３を形成する場合には、サイドマージン部１１７におけるマグネシウム（Ｍｇ）の含有量を調整することができる。
サイドマージン部１１７にマグネシウムが含まれる構成では、焼成時に、サイドマージン部１１７に含まれるマグネシウムが内部電極１１２，１１３のＹ軸方向の端部に供給される。これにより、内部電極１１２，１１３のＹ軸方向の端部では、ニッケルがマグネシウム及び酸素を取り込みながら酸化領域１２ａ，１３ａが形成される。
したがって、サイドマージン部１１７におけるマグネシウムの含有量を多くするほど、マグネシウムの供給量が多くなるため、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを大きくすることができる。反対に、サイドマージン部１１７におけるマグネシウムの含有量を少なくするほど、マグネシウムの供給量が少なくなるため、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを小さくすることができる。
また、中央部１６ｂに配置された酸化領域１２ａ，１３ａの寸法Ｄｂを小さく留めつつ、表層部１６ａに配置された酸化領域１２ａ，１３ａの寸法Ｄａのみを大きくするためには、例えば、カバー部１２０を薄くすることや、セラミック素体１１１を面取りすることや、カバー部１２０におけるマグネシウムの含有量を多くすることが有効である。
つまり、カバー部１２０を薄くすることによって、カバー部１２０を介して外部から内部電極１１２，１１３に供給される酸素の量が多くなる。カバー部１２０を介して内部電極１１２，１１３に供給される酸素は、表層部１１６ａには到達しやすいものの、中央部１１６ｂには到達しにくい。
したがって、カバー部１２０を薄くすることによって、表層部１１６ａに配置された内部電極１１２，１１３のＹ軸方向の端部に選択的に酸素を供給することができる。これにより、表層部１６ａに配置された酸化領域１２ａ，１３ａの寸法Ｄａのみを大きくすることができる。
また、バレル研磨などにより焼成前のセラミック素体１１１を面取りすることによって、カバー部１２０とサイドマージン部１１７とが接続する稜部を肉薄にすることができる。これによっても、表層部１１６ａに配置された内部電極１１２，１１３のＹ軸方向の端部への酸素の供給量を多くすることができる。
更に、カバー部１２０におけるマグネシウムの含有量を多くすることによって、カバー部から内部電極１１２，１１３に供給されるマグネシウムの量が多くなる。カバー部１２０から供給されるマグネシウムは、表層部１１６ａには到達しやすいものの、中央部１１６ｂには到達しにくい。
したがって、カバー部１２０におけるマグネシウムの含有量を多くすることによって、表層部１１６ａに配置された内部電極１１２，１１３のＹ軸方向の端部に選択的にマグネシウムを供給することができる。したがって、表層部１６ａに配置された酸化領域１２ａ，１３ａの寸法Ｄａのみを大きくすることができる。
以上のような方法により、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂを様々に制御可能である。したがって、図５に示す構成をはじめ、様々な構成の酸化領域１２ａ，１３ａを形成することができる。なお、酸化領域１２ａ，１３ａの寸法Ｄａ，Ｄｂの制御方法は、上記に限定されない。
（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６では、例えば、セラミック素体１１のＸ軸方向端面に、外部電極１４，１５を構成する下地膜、中間膜、及び表面膜を形成する。
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６では、例えば、セラミック素体１１のＸ軸方向端面に、外部電極１４，１５を構成する下地膜、中間膜、及び表面膜を形成する。
より詳細に、ステップＳ０６では、まず、セラミック素体１１のＸ軸方向両端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付けを行うことにより、セラミック素体１１に外部電極１４，１５の下地膜が形成される。
そして、セラミック素体１１に焼き付けられた外部電極１４，１５の下地膜の上に、外部電極１４，１５の中間膜が形成され、更に外部電極１４，１５の表面膜が形成される。外部電極１４，１５の中間膜及び下地膜の形成には、例えば、電解メッキなどのメッキ処理を用いることができる。
なお、上記のステップＳ０６における処理の一部を、ステップＳ０５の前に行ってもよい。例えば、ステップＳ０５の前に未焼成のセラミック素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布してもよい。これにより、ステップＳ０５において、未焼成のセラミック素体１１１の焼成と電極材料の焼き付けとを同時に行うことができる。
［実施例及び比較例］
本実施形態の実施例及び比較例として、上記の製造方法に基づいて積層セラミックコンデンサ１０のサンプルを作製した。このサンプルでは、Ｘ軸方向の寸法を１ｍｍとし、Ｙ軸方向及びＺ軸方向の寸法を０．５ｍｍとした。また、このサンプルでは、セラミック層２１の平均厚さＴを０．４μｍ以下とした。
本実施形態の実施例及び比較例として、上記の製造方法に基づいて積層セラミックコンデンサ１０のサンプルを作製した。このサンプルでは、Ｘ軸方向の寸法を１ｍｍとし、Ｙ軸方向及びＺ軸方向の寸法を０．５ｍｍとした。また、このサンプルでは、セラミック層２１の平均厚さＴを０．４μｍ以下とした。
各サンプルでは、表層部１６ａにおける酸化領域１２ａ，１３ａの寸法Ｄａの、セラミック層２１の平均厚さＴに対する比率Ｄａ／Ｔを、０から６までの範囲内において様々に変化させた。なお、酸化領域１２ａ，１３ａの比率Ｄａ／Ｔがゼロのサンプルでは、酸化領域１２ａ，１３ａが形成されていない。
まず、各サンプルのショート率の評価を行った。ショート率の評価は、ＬＣＲメータを用い、Ｏｓｃ（Oscillation level）が０．５Ｖであり、周波数が１ｋＨｚの電圧を印加する条件下で行った。各サンプルについて、２００個の評価を行い、２００個のうちショートが発生していたものの個数の割合をショート率とした。
図１４は、酸化領域１２ａ，１３ａの比率Ｄａ／Ｔによるショート率の変化を示すグラフである。酸化領域１２ａ，１３ａの比率Ｄａ／Ｔが２未満の領域では、ショート率が単調減少する傾向が見られた。一方、酸化領域１２ａ，１３ａの比率Ｄａ／Ｔが２以上の領域では、ショート率がほぼ一定であった。
また、酸化領域１２ａ，１３ａの比率Ｄａ／Ｔが２以上の領域では、ショート率が１０％程度以内に収まっている。この結果から、表層部１６ａにおける酸化領域１２ａ，１３ａの寸法Ｄａを、セラミック層２１の平均厚さＴの２倍以上とすることにより、ショート率の低い積層セラミックコンデンサ１０が得られることがわかる。
次に、各サンプルの半田耐熱不良率の評価を行った。半田耐熱不良率の評価では、各サンプルを基板に実装する際の条件を再現し、各サンプルを２７０℃の半田の溶湯に５秒間浸漬させた。各サンプルにいついて、２００個評価を行い、２００個のうちクラックが発生していたものの個数の割合を半田耐熱不良率とした。
図１５は、酸化領域１２ａ，１３ａの比率Ｄａ／Ｔによる半田耐熱不良率の変化を示すグラフである。酸化領域１２ａ，１３ａの比率Ｄａ／Ｔが４以下の領域では、半田耐熱不良が発生していない。一方、酸化領域１２ａ，１３ａの比率Ｄａ／Ｔが４を超える領域では、半田耐熱不良が発生している。
この結果から、酸化領域１２ａ，１３ａの寸法Ｄａが大きいサンプルでは、セラミック素体１１における内部応力が大きく、クラックが発生しやすい状態となっていることがわかる。このため、表層部１６ａにおける酸化領域１２ａ，１３ａの寸法Ｄａは、セラミック層２１の平均厚さＴの４倍以下に留めることが好ましい。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、積層セラミックコンデンサ１０では、容量形成部１９がＺ軸方向に複数に分割して設けられていてもよい。この場合、各容量形成部１９において内部電極１２，１３がＺ軸方向に沿って交互に配置されていればよく、容量形成部１９が切り替わる部分において第１内部電極１２又は第２内部電極１３が連続して配置されていてもよい。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１２ａ，１３ａ…酸化領域
１４，１５…外部電極
１６…積層部
１６ａ…表層部
１６ｂ…中央部
１７…サイドマージン部
１９…容量形成部
２０…カバー部
２１…セラミック層
１１…セラミック素体
１２，１３…内部電極
１２ａ，１３ａ…酸化領域
１４，１５…外部電極
１６…積層部
１６ａ…表層部
１６ｂ…中央部
１７…サイドマージン部
１９…容量形成部
２０…カバー部
２１…セラミック層
Claims (5)
- 第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記第１方向を向いた主面と、前記主面から所定深さ以内の表層部と、前記表層部に前記第１方向に隣接する中央部と、を有する積層部と、
前記第１方向に直交する第２方向から前記積層部を覆うサイドマージン部と、
を具備し、
前記複数のセラミック層のそれぞれの前記第１方向の平均寸法が０．４μｍ以下であり、
前記複数の内部電極は、前記サイドマージン部に隣接する酸化領域を有し、
前記表層部における前記酸化領域の前記第２方向の寸法は、前記複数のセラミック層の前記第１方向の平均寸法の２倍以上である
積層セラミックコンデンサ。 - 請求項１に記載の積層セラミックコンデンサであって、
前記所定深さは、前記積層部の前記第１方向の寸法の１０％として規定される
積層セラミックコンデンサ。 - 請求項１又は２に記載の積層セラミックコンデンサであって、
前記中央部では前記表層部よりも前記酸化領域の前記第２方向の寸法が小さい
積層セラミックコンデンサ。 - 請求項１から３のいずれか１項に記載の積層セラミックコンデンサであって、
前記表層部における前記酸化領域の前記第２方向の寸法は、前記複数のセラミック層の前記第１方向の平均寸法の４倍以下である
積層セラミックコンデンサ。 - 請求項１から４のいずれか１項に記載の積層セラミックコンデンサであって、
前記複数の内部電極は、ニッケルを主成分とする
積層セラミックコンデンサ。
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