JP2019145781A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】高い機械的強度を有する積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、複数層の内部電極と、第１結晶粒と、を具備する。上記複数層の内部電極は、第１方向に間隔をあけて配置され、ポアが形成されている。上記第１結晶粒は、上記第１方向の径が上記間隔より大きく、その一部が上記ポア内に配置されている。上記ポアは、結晶粒で充填されない空間を構成する空隙が形成されたポアを含んでもよい。この積層セラミック電子部品は、第１結晶粒が第１方向に粒成長して内部電極のポア内に進入した構成を有する。つまり、内部電極のポアの少なくとも一部がセラミックスで埋まっているため、高密度の積層セラミック電子部品が得られる。これにより、この積層セラミック電子部品では、高い機械的強度が得られる。【選択図】図５

Description

本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。

特許文献１には、積層セラミックコンデンサのサイドマージン部を後付する技術が開示されている。この技術では、側面に内部電極が露出した積層体を形成し、この積層体の側面にサイドマージン部が設けられる。この技術は、サイドマージン部を薄くすることができるため、積層セラミックコンデンサの小型化及び大容量化に有利である。

特開２０１２−９４８１９号公報

サイドマージン部は、薄くするほど機械的強度が低下する。このため、サイドマージン部が薄い積層セラミックコンデンサでは、高電圧印加時の電歪などによってサイドマージン部の近傍において構造破壊が生じやすくなる。このため、サイドマージン部が薄い積層セラミックコンデンサでは、耐圧性が損なわれやすい。

以上のような事情に鑑み、本発明の目的は、高い機械的強度を有する積層セラミック電子部品を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、複数層の内部電極と、第１結晶粒と、を具備する。
上記複数層の内部電極は、第１方向に間隔をあけて配置され、ポアが形成されている。
上記第１結晶粒は、上記第１方向の径が上記間隔より大きく、その一部が上記ポア内に配置されている。
上記ポアは、結晶粒で充填されない空間を構成する空隙が形成されたポアを含んでもよい。

この積層セラミック電子部品は、第１結晶粒が第１方向に粒成長して内部電極のポア内に進入した構成を有する。つまり、内部電極のポアの少なくとも一部がセラミックスで埋まっているため、高密度の積層セラミック電子部品が得られる。これにより、この積層セラミック電子部品では、高い機械的強度が得られる。

上記複数層の内部電極は、第１層と、上記第１層の上記第１方向の両側に隣接し、上記第１層の上記ポアに配置された上記第１結晶粒を含む２つの結晶粒によって相互に接続された一対の第２層と、を含んでいてもよい。

この積層セラミック電子部品では、複数層の内部電極のうちの第１層を挟んで対向する第２層が、第１層のポアに配置された第１結晶粒を含む２つの結晶粒によって相互に接続されている。これにより、複数層の内部電極の第２層間がセラミックスの結晶粒のみによって積層方向に接続されるため、層間剥離などの損傷が発生しにくくなる。

上記第１結晶粒の上記第１方向の径が上記間隔の２倍より小さくてもよい。
この構成では、第１結晶粒を過度に粒成長させない条件で焼成することにより、例えば球状化などといった内部電極の好ましくない変形を抑制することができる。

上記セラミック電子部品は、上記複数層の内部電極のうち上記第１方向に隣り合う２層を直接接続する第２結晶粒を更に具備してもよい。

上記セラミック電子部品は、上記複数層の内部電極を上記第１方向に直交する第２方向から覆い、上記第２方向の寸法が２５μｍ以下であるサイドマージン部を更に具備してもよい。
この構成では、サイドマージン部を薄くすることにより、内部電極を形成可能な領域を拡大することができる。

上記間隔が５００ｎｍ以下であってもよい。
上記複数層の内部電極の各層の上記第１方向の寸法が５００ｎｍ以下であってもよい。
この構成では、セラミック層や内部電極を薄くすることにより、セラミック層及び内部電極の積層数を増加させることができる。

以上のように、本発明によれば、高い機械的強度を有する積層セラミック電子部品を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの容量形成部の微細組織を模式的に示す部分断面図である。 上記積層セラミックコンデンサの積層体とサイドマージン部との境界部近傍の微細組織を模式的に示す部分断面図である。 上記積層セラミックコンデンサの積層体とサイドマージン部との境界部近傍の微細組織を模式的に示す部分断面図である。 上記積層セラミックコンデンサの積層体とサイドマージン部との境界部近傍の微細組織を模式的に示す部分断面図である。 比較例に係る積層セラミックコンデンサの積層体とサイドマージン部との境界部近傍の微細組織を模式的に示す部分断面図である。 上記実施形態の変形例に係る積層セラミックコンデンサの積層体を拡大して示す部分断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、典型的には、Ｚ軸方向を向いた２つの主面と、Ｙ軸方向を向いた２つの側面と、Ｘ軸方向を向いた２つの端面と、を有する六面体として構成される。

なお、セラミック素体１１の形状は、上記のものに限定されない。つまり、セラミック素体１１は、図１〜３に示すような直方体形状でなくてもよい。例えば、セラミック素体１１の各面は曲面であってもよく、セラミック素体１１は全体として丸みを帯びた形状であってもよい。

外部電極１４，１５は、セラミック素体１１の端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ−Ｚ平面に平行な断面、及びＸ−Ｙ平面に平行な断面がいずれもＵ字状となっている。

なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、誘電体セラミックスで形成され、積層体１６と、サイドマージン部１７と、を有する。積層体１６は、Ｙ軸方向を向いた２つの側面を有し、Ｘ−Ｙ平面に沿って延びる平板状の複数のセラミック層２０がＺ軸方向に積層された構成を有する。サイドマージン部１７は、積層体１６の両側面に形成されている。

積層体１６は、容量形成部１８と、カバー部１９と、を有する。容量形成部１８は、誘電体セラミックスに覆われた複数層の第１内部電極１２及び第２内部電極１３を有し、Ｚ軸方向上下からカバー部１９に被覆されている。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

つまり、内部電極１２，１３は、セラミック層２０を挟んでＺ軸方向に対向している。第１内部電極１２は、セラミック素体１１の一方の端面に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、セラミック素体１１の他方の端面に引き出され、第２外部電極１５に接続されている。

このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の各セラミック層２０に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

また、容量形成部１８では、外部電極１４，１５が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部１９によって覆われている。したがって、容量形成部１８では、サイドマージン部１７及びカバー部１９によってその周囲が保護され、内部電極１２，１３の絶縁性が確保される。

セラミック素体１１では、内部電極１２，１３間の各セラミック層２０の静電容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層２０は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

積層セラミックコンデンサ１０は、小型化及び大容量化に有利な構成であることが好ましい。具体的に、積層セラミックコンデンサ１０では、セラミック素体１１における静電容量の形成に寄与しないサイドマージン部１７の厚さ（Ｙ軸方向の寸法）が小さく形成されていることが好ましい。

より詳細に、サイドマージン部１７の厚さを小さくすることにより、セラミック素体１１における静電容量の形成に寄与する容量形成部１８の占める割合が大きくなるため、積層セラミックコンデンサ１０の小型化及び大容量化に有利になる。サイドマージン部１７の厚さは、２５μｍ以下とすることが好ましい。

サイドマージン部１７の厚さは、例えば、セラミック素体１１のＸ軸方向中央部におけるＹ−Ｚ平面に平行な断面において、Ｚ軸方向の中央部で測定することができる。サイドマージン部１７の厚さを小さくするためには、積層体１６に対してサイドマージン部１７を後付けする手法が有効である。

つまり、サイドマージン部１７を積層体１６とは別体として形成することにより、薄いサイドマージン部１７によっても容量形成部１８の絶縁性を確実に確保することができる。なお、サイドマージン部１７を後付する手法の詳細については、後述の積層セラミックコンデンサ１０の製造方法の項目において説明する。

また、積層セラミックコンデンサ１０では、セラミック層２０の厚さ（Ｚ軸方向の寸法）、つまり内部電極１２，１３のＺ軸方向の間隔が小さく形成されていることが好ましい。更に、積層セラミックコンデンサ１０では、内部電極１２，１３の厚さ（Ｚ軸方向の寸法）も小さく形成されていることが好ましい。

より詳細に、セラミック層２０及び内部電極１２，１３の厚さを小さくすることにより、セラミック層２０及び内部電極１２，１３の積層数を増加可能であるため、積層セラミックコンデンサ１０の小型化及び大容量化に有利になる。セラミック層２０及び内部電極１２，１３のそれぞれの厚さは、５００ｎｍ以下とすることが好ましい。

セラミック層２０及び内部電極１２，１３の厚さは、容量形成部１８の断面の複数箇所において測定された厚さの平均値として求めることができる。セラミック層２０及び内部電極１２，１３の厚さを測定する位置や数は任意に決定可能である。以下、セラミック層２０及び内部電極１２，１３の厚さの測定方法の一例について説明する。

図４は、走査型電子顕微鏡によって１２．６μｍ×８．３５μｍの視野で観察した容量形成部１８の断面の微細組織を示す図である。この視野内の６層のセラミック層２０について、２μｍの等間隔の矢印で示された５箇所の厚さを測定する。そして、得られた３０箇所の厚さの平均値を、セラミック層２０の厚さとすることができる。

内部電極１２，１３の厚さについてもセラミック層２０の厚さと同様に、図４に示すセラミック素体１１の断面の微細組織から測定することができる。例えば、図４に示された各矢印にＺ軸方向下側に隣接する３０箇所における厚さの平均値を、内部電極１２，１３の厚さとすることができる。

［セラミック素体１１の微細組織］
図５は、セラミック素体１１における積層体１６とサイドマージン部１７との境界部近傍の微細組織を模式的に示す部分断面図である。サイドマージン部１７及びセラミック層２０は、セラミックスの結晶粒２１で構成された多結晶体である。内部電極１２，１３には、Ｚ軸方向に貫通する貫通孔であるポアＰが形成されている。

ポアＰは、内部電極１２，１３の全体にわたって分散し、典型的には、セラミック素体１１の焼成時に、金属で構成された内部電極１２，１３が、セラミックスで構成されたセラミック層２０よりも大きく収縮することにより形成される。内部電極１２，１３のポアは、内部電極１２，１３の厚さが小さいほど発生しやすい。

セラミック層２０を構成する結晶粒２１には、図６にドットパターンで示す第１結晶粒２１ａが含まれる。第１結晶粒２１ａは、その一部が内部電極１２，１３のポアＰ内に配置されている。また、第１結晶粒２１ａのＺ軸方向の径（最大の寸法）は、セラミック層２０の厚さよりも大きい。

第１結晶粒２１ａは、典型的には、セラミック素体１１の焼成時に、内部電極１２，１３のポアＰの近傍に存在するセラミックスの粒子がＺ軸方向に粒成長し、内部電極１２，１３のポアＰ内に進入することにより形成される。このため、第１結晶粒２１ａには、Ｚ軸方向に長い形状のものが含まれる。

積層セラミックコンデンサ１０では、第１結晶粒２１ａによって内部電極１２，１３のポアＰの少なくとも一部が埋まっているため、セラミック素体１１の密度が高くなる。これにより、積層セラミックコンデンサ１０では、高い機械的強度が得られ、構造破壊が生じにくくなる。

また、Ｚ軸方向に隣接する一対の第１内部電極１２は、その間の第２内部電極１３のポアＰを介して結晶粒２１によってＺ軸方向に隙間なく接続されていることが好ましい。同様に、Ｚ軸方向に隣接する一対の第２内部電極１３も、その間の第１内部電極１２のポアＰを介して結晶粒２１によってＺ軸方向に隙間なく接続されていることが好ましい。

つまり、内部電極１２，１３のうちの一方である第１層のポアＰを介して、当該第１層を挟んでＺ軸方向に隣接する内部電極１２，１３のうちの他方である一対の第２層がセラミックスの結晶粒２１のみによってＺ軸方向に接続されていることが好ましい。これにより、第１内部電極１２間及び第２内部電極１３間における機械的強度が向上する。

特に、第１内部電極１２間及び第２内部電極１３間を接続する結晶粒２１は、少ないことが好ましく、第１結晶粒２１ａを含む２つであることが更に好ましい。これにより、結晶粒２１同士の接続界面の数を少なく抑えることができるため、第１内部電極１２間及び第２内部電極１３間における機械的強度が向上する。

このような構成により、積層セラミックコンデンサ１０では、層間剥離などの損傷が発生しにくくなるため、更に高い機械的強度が得られる。なお、詳細については後述するが、第１内部電極１２間及び第２内部電極１３間を単一の第１結晶粒２１ａのみによって接続することは、過剰な粒成長が必要となる点で好ましくない。

また、積層セラミックコンデンサ１０では、サイドマージン部１７の厚さが小さいほど、サイドマージン部１７の機械的強度が低くなる。このため、セラミック素体１１におけるサイドマージン部１７の近傍では、高電圧印加時の電歪により加わる応力によって、構造破壊が生じやすくなる。

更に、サイドマージン部１７を後付けする手法を用いる場合、積層体１６の側面に露出する内部電極１２，１３の端部のＹ軸方向の位置がＺ軸方向に沿って０．５μｍ以内に揃う。このため、積層体１６とサイドマージン部１７との境界部には、高電圧印加時の電歪による応力が集中して加わるため、更に構造破壊が生じやすくなる。

この点、積層セラミックコンデンサ１０では、第１結晶粒２１ａの作用によってセラミック素体１１の機械的強度が高められている。このため、積層セラミックコンデンサ１０では、サイドマージン部１７を後付けする手法を用い、かつサイドマージン部１７の厚さを２５μｍ以下にする場合であっても、構造破壊が生じにくい。

また、サイドマージン部１７を後付けする手法を用いる場合、積層体１６とサイドマージン部１７との境界部における機械的強度が低くなりやすい。特に、内部電極１２，１３の積層数が多いほど、積層体１６における金属の割合が多くなるため、積層体１６とサイドマージン部１７との境界部における機械的強度が低くなりやすい。

この点、積層セラミックコンデンサ１０では、積層体１６とサイドマージン部１７との境界部に存在する内部電極１２，１３のポアＰ内に第１結晶粒２１ａが配置されている。このため、積層体１６とサイドマージン部１７との境界部では、セラミックス同士の接続面積が増加するため、機械的強度が高くなる。

また、第１結晶粒２１ａのＺ軸方向の径は、セラミック層２０の厚さの２倍よりも小さいことが好ましい。つまり、セラミック素体１１の焼成時に、第１結晶粒２１ａをＺ軸方向に粒成長させすぎないことが好ましい。第１結晶粒２１ａがＺ軸方向に粒成長しすぎる条件でセラミック素体１１を焼成すると、以下のような問題が生じる。

セラミック素体１１よりも焼結温度が低い内部電極１２，１３は、過焼結によって球状化が進行しやすい。内部電極１２，１３では、球状化が進むほど、ポアＰが大きくなり、厚さを増す。また、第１結晶粒２１ａは、Ｘ−Ｙ平面に沿った方向の粒成長によって、内部電極１２，１３のポアＰを押し広げることもある。

積層セラミックコンデンサ１０では、内部電極１２，１３における静電容量の形成に寄与しないポアＰが大きくなるほど静電容量が低下する。また、積層セラミックコンデンサ１０では、内部電極１２，１３の厚さが大きくなると、Ｚ軸方向に隣接する内部電極１２，１３の距離が近くなるため、ショートが起こりやすくなる。

本実施形態に係る積層セラミックコンデンサ１０では、第１結晶粒２１ａがＺ軸方向に粒成長しすぎない条件でセラミック素体１１を焼成することにより、上記のような内部電極１２，１３の変形を抑制することができる。これにより、積層セラミックコンデンサ１０では、静電容量の低下及びショートを防止することができる。

また、セラミック層２０を構成する結晶粒２１には、図７にドットパターンで示す第２結晶粒２１ｂが含まれる。第２結晶粒２１ｂは、Ｚ軸方向に隣り合う２層の内部電極１２，１３の間に配置され、当該内部電極１２，１３を他の結晶粒２１を介することなく直接接続している。

第２結晶粒２１ｂは、セラミック素体１１の焼成時に、内部電極１２，１３の間に存在するセラミックスの粒子が内部電極１２，１３によってＺ軸方向の拘束を受けながら粒成長することにより形成される。このため、第２結晶粒２１ｂには、Ｘ−Ｙ平面に沿って扁平な形状のものが含まれる。

積層セラミックコンデンサ１０では、第２結晶粒２１ｂが形成される条件でセラミック素体１１を焼成することによって、第１結晶粒２１ａが良好に形成されやすくなる。なお、結晶粒２１には、少なくとも第１結晶粒２１ａが含まれていればよく、第２結晶粒２１ｂが含まれていることは必須ではない。

図８は、比較例に係るセラミック素体５１１における積層体５１６とサイドマージン部５１７との境界部近傍の微細組織を模式的に示す部分断面図である。サイドマージン部５１７及びセラミック層５２０は、セラミックスの微細な結晶粒５２１で構成された多結晶体である。

セラミック素体５１１は、セラミックスの粒子が大きく粒成長しない条件で焼成される。このため、図８に示すように、セラミック素体５１１の焼成後にも、内部電極５１２，５１３のポアＰが空間として残りやすくなる。このため、セラミック素体５１１では、密度が低くなり、充分な機械的強度が得られにくい。

また、サイドマージン部５１７を後付けする手法を用いる場合、積層体５１６とサイドマージン部５１７との境界部に存在する内部電極５１２，５１３のポアＰによって、積層体５１６とサイドマージン部５１７との接続面積が小さくなる。これにより、サイドマージン部５１７が積層体５１６から剥離しやすくなる。

なお、図５〜７に示す例では、内部電極１２，１３のポアＰが結晶粒２１によって隙間なく充填されている。しかし、積層セラミックコンデンサ１０では、図９に示すように、内部電極１２，１３のポアＰに、結晶粒２１で充填されない空間を構成する空隙Ｒが形成されたポアＰが含まれていてもよい。

［積層セラミックコンデンサ１０の製造方法］
図１０は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図１１〜１５は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図１０に沿って、図１１〜１５を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。

セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２の厚さは、焼成後の容量形成部１８におけるセラミック層２０の厚さに応じて調整される。セラミックシート１０３の厚さは適宜調整可能である。

図１１は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３が個片化されていない。図１１には、各積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

図１１に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。

内部電極１１２，１１３は、焼成後の容量形成部１８における内部電極１２，１３の厚さに応じた厚さで任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法としは、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。

内部電極１１２，１１３には、切断線Ｌｙに沿ったＸ軸方向の隙間が、切断線Ｌｙ１本置きに形成されている。第１内部電極１１２の隙間と第２内部電極１１３の隙間とはＸ軸方向に互い違いに配置されている。つまり、第１内部電極１１２の隙間を通る切断線Ｌｙと第２内部電極１１３の隙間を通る切断線Ｌｙとが交互に並んでいる。

（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図１２に示すように積層することにより積層シート１０４を作製する。積層シート１０４では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。

また、積層シート１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向上下面にカバー部１９に対応する第３セラミックシート１０３が積層される。なお、図１２に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。

積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。

（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、図１３に示すように切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層体１１６を作製する。積層体１１６は、焼成後の積層体１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。

より詳細に、積層シート１０４は、保持部材Ｃによって保持された状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０４が個片化され、積層体１１６が得られる。このとき、保持部材Ｃは切断されておらず、各積層体１１６は保持部材Ｃによって接続されている。

図１４は、ステップＳ０３で得られる積層体１１６の斜視図である。積層体１１６には、容量形成部１１８及びカバー部１１９が形成されている。積層体１１６では、切断面である両側面に内部電極１１２，１１３が露出している。内部電極１１２，１１３の間にはセラミック層が形成されている。

（ステップＳ０４：サイドマージン部形成）
ステップＳ０４では、ステップＳ０３で得られた積層体１１６における内部電極１１２，１１３が露出した側面に未焼成のサイドマージン部１１７を設けることにより、図１５に示す未焼成のセラミック素体１１１を作製する。サイドマージン部１１７は、セラミックシートやセラミックスラリーから形成される。

ステップＳ０４では、ステップＳ０３における積層体１１６の切断面であるＹ軸方向を向いた両側面にサイドマージン部１１７が設けられる。このため、ステップＳ０４では、予め保持部材Ｃから積層体１１６を剥がし、積層体１１６の向きを９０度回転させておくことが好ましい。

サイドマージン部１１７は、例えば、セラミックシートを積層体１１６の側面に貼り付けることにより形成することができる。また、サイドマージン部１１７は、積層体１１６の側面を、例えば塗布やディップなどによってセラミックスラリーでコーティングすることにより形成することもできる。

サイドマージン部１１７の厚さは、焼成後のセラミック素体１１のサイドマージン部１７の厚さに応じて調整される。サイドマージン部１１７の厚さは、例えば、セラミックシートの厚さや、セラミックシートの枚数や、セラミックスラリーの粘度などによって調整することができる。

（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５により、積層体１１６が積層体１６になり、サイドマージン部１１７がサイドマージン部１７になる。

ステップＳ０５では、未焼成のセラミック素体１１１を構成するセラミックスの粒子が粒成長することによって、第１結晶粒２１ａ及び第２結晶粒２１ｂが形成される焼成条件が採用される。焼成時のセラミックスの粒子の粒成長の度合いは、例えば、温度や雰囲気などによって制御することが可能である。

一例として、未焼成のセラミック素体１１の焼成時の水素濃度を変更することによって、セラミックスの粒子の粒成長の度合いを制御することができる。より詳細に、水素濃度を上昇させるとセラミックスの粒子の粒成長が促進され、水素濃度を低下させるとセラミックスの粒子の粒成長が抑制される。

より具体的に、第１結晶粒２１ａ及び第２結晶粒２１ｂをより確実に形成するためのプロセス例について説明する。本プロセス例では、主にセラミック素体１１の焼結を安定して進めるための１次焼成と、主に結晶粒２１を粒成長させて第１結晶粒２１ａ及び第２結晶粒２１ｂを形成するための２次焼成と、を行う。

本プロセス例では、１次焼成と２次焼成とで異なる焼成条件を用いる。具体的に、１次焼成では、例えば、酸素分圧を１０^−７Ｐａとし、保持温度を１３１０℃とし、保持時間を４０分とすることができる。２次焼成では、例えば、酸素分圧を１０^−８Ｐａとし、保持温度を１３８０℃とし、保持時間を８分とすることができる。

本プロセス例では、１次焼成の後に、短時間の２次焼成を２回繰り返して行う。その後、セラミック素体１１を抜き取ってＳＥＭ観察を行うことにより、結晶粒２１の粒成長の状態を確認する。そして、第１結晶粒２１ａ及び第２結晶粒２１ｂが充分に形成されていない場合には、更に３回目の２次焼成を行う。

同様に、２次焼成後のセラミック素体１１のＳＥＭ観察を行いながら、第１結晶粒２１ａ及び第２結晶粒２１ｂが充分に形成される程度に結晶粒２１の粒成長が進むまで２次焼成を繰り返す。これにより、本プロセス例では、第１結晶粒２１ａ及び第２結晶粒２１ｂが充分に形成されたセラミック素体１１を得ることができる。

（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６では、例えば、セラミック素体１１のＸ軸方向端面に、外部電極１４，１５を構成する下地膜、中間膜、及び表面膜を形成する。

より詳細に、ステップＳ０６では、まず、セラミック素体１１のＸ軸方向両端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付けを行うことにより、セラミック素体１１に外部電極１４，１５の下地膜が形成される。

そして、セラミック素体１１に焼き付けられた外部電極１４，１５の下地膜の上に、外部電極１４，１５の中間膜が形成され、更に外部電極１４，１５の表面膜が形成される。外部電極１４，１５の中間膜及び下地膜の形成には、例えば、電解メッキなどのメッキ処理を用いることができる。

なお、上記のステップＳ０６における処理の一部を、ステップＳ０５の前に行ってもよい。例えば、ステップＳ０５の前に未焼成のセラミック素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布してもよい。これにより、ステップＳ０５において、未焼成のセラミック素体１１１の焼成と電極材料の焼き付けとを同時に行うことができる。

［実施例］
上記の製造方法に基づいて積層セラミックコンデンサ１０のサンプルＮｏ．１〜２０を作製した。サンプルＮｏ．１〜２０ではいずれも、Ｘ軸方向の寸法を０．６ｍｍとし、Ｙ軸方向及びＺ軸方向の寸法を０．３ｍｍとした。また、サンプルＮｏ．１〜２０ではいずれも、設計容量を４．７μＦとした。

サンプルＮｏ．１〜２０では、サイドマージン部１７の厚さａ、セラミック層２０の厚さｂ、内部電極１２，１３の厚さｃ、及び第１結晶粒２１ａのＺ軸方向の径ｄを様々に変化させた。なお、各サンプルでは、内部電極１２，１３のポアＰの近傍においてＺ軸方向の径が最も大きい結晶粒２１を第１結晶粒２１ａとした。

各サンプルにおけるサイドマージン部１７の厚さａ、セラミック層２０の厚さｂ、内部電極１２，１３の厚さｃ、及び第１結晶粒２１ａのＺ軸方向の径ｄは、断面の微細組織写真で測定した。なお、各サンプルにおける第１結晶粒２１ａの径ｄは、１００個の第１結晶粒２１ａのＺ軸方向の径の平均値として算出した。

表１は、サンプルＮｏ．１〜２０におけるサイドマージン部１７の厚さａ、セラミック層２０の厚さｂ、内部電極１２，１３の厚さｃ、及び第１結晶粒２１ａのＺ軸方向の径ｄを示している。また、表１には、セラミック層２０の厚さｂに対する第１結晶粒２１ａのＺ軸方向の径ｄの比率ｄ／ｂが示されている。

まず、サンプルＮｏ．１〜２０について静電容量の測定を行った。サンプルＮｏ．１３〜１９では、設計容量である４．７μＦを超える大きい静電容量が得られた。この一方で、セラミック層２０の厚さｂ及び内部電極１２，１３の厚さｃが５００ｎｍを超えるサンプルＮｏ．１〜６では、設計容量から１５％以上小さい静電容量となった。

また、サイドマージン部１７の厚さａが２５μｍを超えるサンプルＮｏ．７〜１１では、設計容量よりもやや小さい静電容量となった。更に、第１結晶粒２１ａの径ｄがセラミック層２０の厚さｂの２倍以上であるサンプルＮｏ．６，１２，２０では、設計容量から１５％以上小さい静電容量となった。

次に、設計容量から１５％以上小さい静電容量となったサンプルＮｏ．１〜６，１２，２０を除くサンプルＮｏ．７〜１１，１３〜１９について絶縁破壊試験を行った。絶縁破壊試験では、２５℃にて各サンプルに加える電圧を増加させていき、絶縁破壊したときの電圧を絶縁破壊電圧（ＢＤＶ：Breakdown Voltage）とした。

この結果、サンプルＮｏ．７〜１１，１６〜１９では、２７Ｖ以上の大きい絶縁破壊電圧が得られた。特に、サンプルＮｏ．１６〜１９では、サイドマージン部１７の厚さａが２５μｍ以下と小さく、大容量が得られる反面、構造破壊が生じやすい構成であるにも関わらず、高い絶縁破壊電圧が得られた。

したがって、サンプルＮｏ．１６〜１９では、大容量に加え、高い機械的強度が得られていることがわかる。これは、サンプルＮｏ．１６〜１９では、適切な大きさの第１結晶粒２１ａが形成されることにより、機械的強度が向上していることに起因しているものと考えられる。

この一方で、サンプルＮｏ．１３〜１５では、絶縁破壊電圧が２７Ｖ未満となった。これは、サンプルＮｏ．１３〜１５では、第１結晶粒２１ａが充分に粒成長しておらず、内部電極１２，１３のポアＰへの第１結晶粒２１ａの進入が不充分であることに起因しているものと考えられる。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、積層セラミックコンデンサ１０では、容量形成部１８がＺ軸方向に複数に分割して設けられていてもよい。この場合、各容量形成部１８において内部電極１２，１３がＺ軸方向に沿って交互に配置されていればよく、容量形成部１８が切り替わる部分において第１内部電極１２又は第２内部電極１３が連続して配置されていてもよい。

また、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７…サイドマージン部
１８…容量形成部
１９…カバー部
２０…セラミック層
２１…結晶粒
２１ａ…第１結晶粒
２１ｂ…第２結晶粒
Ｐ…ポア

Claims (8)

1. 第１方向に間隔をあけて配置され、ポアが形成された複数層の内部電極と、
   前記第１方向の径が前記間隔より大きく、その一部が前記ポア内に配置されている第１結晶粒と、
   を具備する積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記複数層の内部電極は、第１層と、前記第１層の前記第１方向の両側に隣接し、前記第１層の前記ポアに配置された前記第１結晶粒を含む２つの結晶粒によって相互に接続された一対の第２層と、を含む
   積層セラミック電子部品。
3. 請求項１又は２に記載の積層セラミック電子部品であって、
   前記ポアは、結晶粒で充填されない空間を構成する空隙が形成されたポアを含む
   積層セラミック電子部品。
4. 請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
   前記第１結晶粒の前記第１方向の径が前記間隔の２倍より小さい
   積層セラミック電子部品。
5. 請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
   前記複数層の内部電極のうち前記第１方向に隣り合う２層を直接接続する第２結晶粒を更に具備する
   積層セラミック電子部品。
6. 請求項１から５のいずれか１項に記載の積層セラミック電子部品であって、
   前記複数層の内部電極を前記第１方向に直交する第２方向から覆い、前記第２方向の寸法が２５μｍ以下であるサイドマージン部を更に具備する
   積層セラミック電子部品。
7. 請求項１から６のいずれか１項に記載の積層セラミック電子部品であって、
   前記間隔が５００ｎｍ以下である
   積層セラミック電子部品。
8. 請求項１から７のいずれか１項に記載の積層セラミック電子部品であって、
   前記複数層の内部電極の各層の前記第１方向の寸法が５００ｎｍ以下である
   積層セラミック電子部品。

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