KR20180114835A - 적층 세라믹 콘덴서 - Google Patents

적층 세라믹 콘덴서 Download PDF

Info

Publication number
KR20180114835A
KR20180114835A KR1020180029081A KR20180029081A KR20180114835A KR 20180114835 A KR20180114835 A KR 20180114835A KR 1020180029081 A KR1020180029081 A KR 1020180029081A KR 20180029081 A KR20180029081 A KR 20180029081A KR 20180114835 A KR20180114835 A KR 20180114835A
Authority
KR
South Korea
Prior art keywords
ceramic
dimension
internal electrodes
ceramic capacitor
multilayer ceramic
Prior art date
Application number
KR1020180029081A
Other languages
English (en)
Other versions
KR102444514B1 (ko
Inventor
료 오노
데쯔히꼬 후꾸오까
쇼지 구수모또
아끼히꼬 고노
Original Assignee
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이요 유덴 가부시키가이샤 filed Critical 다이요 유덴 가부시키가이샤
Publication of KR20180114835A publication Critical patent/KR20180114835A/ko
Application granted granted Critical
Publication of KR102444514B1 publication Critical patent/KR102444514B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/20—Arrangements for preventing discharge from edges of electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/015—Special provisions for self-healing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H01G4/0085—Fried electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

세라믹층의 평균 두께를 0.4㎛ 이하로 해도 내부 전극 간의 쇼트가 발생하기 어려운 적층 세라믹 콘덴서를 제공한다.
적층 세라믹 콘덴서는, 적층부와, 사이드 마진부를 구비한다. 상기 적층부는, 제1 방향으로 적층된 복수의 세라믹층과, 상기 복수의 세라믹층의 사이에 배치된 복수의 내부 전극과, 상기 제1 방향을 향한 주면과, 상기 주면으로부터 소정 깊이 이내의 표층부와, 상기 표층부에 상기 제1 방향에 인접하는 중앙부를 갖는다. 상기 사이드 마진부는, 상기 제1 방향에 직교하는 제2 방향으로부터 상기 적층부를 덮는다. 상기 복수의 세라믹층의 각각의 상기 제1 방향의 평균 치수가 0.4㎛ 이하이다. 상기 복수의 내부 전극은, 상기 사이드 마진부에 인접하는 산화 영역을 갖는다. 상기 표층부에 있어서의 상기 산화 영역의 상기 제2 방향의 치수는, 상기 복수의 세라믹층의 상기 제1 방향의 평균 치수의 2배 이상이다.

Description

적층 세라믹 콘덴서 {MULTILAYER CERAMIC CAPACITOR}
본 발명은 사이드 마진부가 추후 설치되는 적층 세라믹 콘덴서에 관한 것이다.
적층 세라믹 콘덴서의 제조 방법에 있어서 내부 전극의 주위를 보호하는 사이드 마진부를 추후 설치하는 기술이 알려져 있다(특허문헌 1, 2 참조). 예를 들어, 특허문헌 1에 기재된 기술에서는, 측면에 내부 전극이 노출된 적층체를 제작하고, 이 적층체의 측면에 사이드 마진부가 설치된다.
사이드 마진부를 추후 설치하는 기술을 사용하여 제조된 적층 세라믹 콘덴서에서는, 적층체의 측면 근방에 있어서 내부 전극 간의 쇼트가 발생하기 쉬워진다. 이 점에서, 특허문헌 1에 기재된 기술에서는, 내부 전극의 선단에 산화 영역을 형성함으로써, 적층체의 측면 근방에 있어서의 내부 전극 간의 쇼트의 발생이 억제된다.
일본 특허 공개 제2014-204113호 공보 일본 특허 공개 제2014-143392호 공보
적층 세라믹 콘덴서의 가일층의 대용량화 및 소형화를 위해서는, 내부 전극 간의 세라믹층을 더 얇게 할 필요가 있다. 그러나, 세라믹층을 얇게 할수록, 내부 전극 간의 쇼트가 발생하기 쉬워진다. 따라서, 세라믹층을 얇게 해도, 내부 전극 간의 쇼트의 발생을 억제 가능한 기술이 요구된다.
이상과 같은 사정을 감안하여, 본 발명의 목적은, 세라믹층의 평균 두께를 0.4㎛ 이하로 해도 내부 전극 간의 쇼트가 발생하기 어려운 적층 세라믹 콘덴서를 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명의 일 형태에 관한 적층 세라믹 콘덴서는, 적층부와, 사이드 마진부를 구비한다.
상기 적층부는, 제1 방향으로 적층된 복수의 세라믹층과, 상기 복수의 세라믹층의 사이에 배치된 복수의 내부 전극과, 상기 제1 방향을 향한 주면과, 상기 주면으로부터 소정 깊이 이내의 표층부와, 상기 표층부에 상기 제1 방향에 인접하는 중앙부를 갖는다.
상기 사이드 마진부는, 상기 제1 방향에 직교하는 제2 방향으로부터 상기 적층부를 덮는다.
상기 복수의 세라믹층의 각각의 상기 제1 방향의 평균 치수가 0.4㎛ 이하이다.
상기 복수의 내부 전극은, 상기 사이드 마진부에 인접하는 산화 영역을 갖는다.
상기 표층부에 있어서의 상기 산화 영역의 상기 제2 방향의 치수는, 상기 복수의 세라믹층의 상기 제1 방향의 평균 치수의 2배 이상이다.
이 구성에서는, 사이드 마진부에 인접하는 위치에 있어서의 내부 전극 간의 쇼트가 발생하기 쉬운 적층부의 표층부에 있어서 산화 영역의 치수를 크게 한다. 이에 의해, 세라믹층의 평균 두께를 0.4㎛ 이하로 해도, 내부 전극 간의 쇼트의 발생을 억제할 수 있다.
상기 소정 깊이는, 상기 적층부의 상기 제1 방향의 치수의 10％로서 규정되어도 된다.
이 구성에서는, 내부 전극 간의 쇼트의 발생을 보다 효과적으로 억제할 수 있다.
상기 중앙부에서는 상기 표층부보다 상기 산화 영역의 상기 제2 방향의 치수가 작아도 된다.
상기 표층부에 있어서의 상기 산화 영역의 상기 제2 방향의 치수는, 상기 복수의 세라믹층의 상기 제1 방향의 평균 치수의 4배 이하여도 된다.
이들 구성에서는, 산화 영역을 작게 함으로써, 산화 영역을 형성함에 따른 용량의 저하를 작게 억제할 수 있고, 또한 땜납 내열 불량의 발생을 억제할 수도 있다.
상기 복수의 내부 전극은, 니켈을 주성분으로 하고 있어도 된다.
이 구성에서는, 내부 전극에 있어서의 산화 영역의 치수를 제어하기 쉽기 때문에, 상기와 같은 구성이 얻어지기 쉽다.
세라믹층의 평균 두께를 0.4㎛ 이하로 해도 내부 전극 간의 쇼트가 발생하기 어려운 적층 세라믹 콘덴서를 제공할 수 있다.
도 1은, 본 발명의 일 실시 형태에 관한 적층 세라믹 콘덴서의 사시도이다.
도 2는, 상기 적층 세라믹 콘덴서의 도 1의 A-A'선을 따른 단면도이다.
도 3은, 상기 적층 세라믹 콘덴서의 도 1의 B-B'선을 따른 단면도이다.
도 4는, 상기 적층 세라믹 콘덴서의 단면의 미세 조직을 도시하는 도면이다.
도 5는, 상기 적층 세라믹 콘덴서의 도 3의 영역(P)을 확대하여 도시하는 부분 단면도이다.
도 6은, 상기 적층 세라믹 콘덴서의 제조 방법을 도시하는 흐름도이다.
도 7은, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 평면도이다.
도 8은, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 사시도이다.
도 9는, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 평면도이다.
도 10은, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 사시도이다.
도 11은, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 부분 단면도이다.
도 12는, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 사시도이다.
도 13은, 상기 적층 세라믹 콘덴서의 제조 과정을 도시하는 부분 단면도이다.
도 14는, 쇼트율의 평가 결과를 나타내는 그래프이다.
도 15는, 땜납 내열 불량률의 평가 결과를 나타내는 그래프이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태를 설명한다.
도면에는, 적절하게 서로 직교하는 X축, Y축 및 Z축이 도시되어 있다. X축, Y축 및 Z축은 전체 도면에 있어서 공통이다.
1. 적층 세라믹 콘덴서(10)의 기본 구성
도 1 내지 도 3은, 본 발명의 일 실시 형태에 관한 적층 세라믹 콘덴서(10)를 도시하는 도면이다. 도 1은, 적층 세라믹 콘덴서(10)의 사시도이다. 도 2는, 적층 세라믹 콘덴서(10)의 도 1의 A-A'선을 따른 단면도이다. 도 3은, 적층 세라믹 콘덴서(10)의 도 1의 B-B'선을 따른 단면도이다.
적층 세라믹 콘덴서(10)는, 세라믹 소체(11)와, 제1 외부 전극(14)과, 제2 외부 전극(15)을 구비한다. 세라믹 소체(11)는, 전형적으로는 X축 방향을 향한 2개의 단부면과, Y축 방향을 향한 2개의 측면과, Z축 방향을 향한 2개의 주면을 갖는다. 세라믹 소체(11)의 각 면을 접속하는 모서리부는 모따기되어 있다.
또한, 세라믹 소체(11)의 형상은, 상기의 것에 한정되지 않는다. 즉, 세라믹 소체(11)는, 도 1 내지 도 3에 도시하는 바와 같은 직육면체 형상이 아니어도 된다. 예를 들어, 세라믹 소체(11)의 각 면은 곡면이어도 되고, 세라믹 소체(11)는 전체로서 둥그스름해진 형상이어도 된다.
외부 전극(14, 15)은, 세라믹 소체(11)의 X축 방향 양 단부면을 덮고, X축 방향 양 단부면에 접속하는 4개의 면(2개의 주면 및 2개의 측면)에 연장 돌출되어 있다. 이에 의해, 외부 전극(14, 15)의 어느 것에 있어서도, X-Z 평면에 평행한 단면 및 X-Y 평면에 평행한 단면의 형상이 U자 형상으로 되어 있다.
세라믹 소체(11)는, 적층부(16)와, 사이드 마진부(17)를 갖는다. 사이드 마진부(17)는, 적층부(16)의 Y축 방향을 향한 양측면의 전체 영역을 각각 덮고 있다. 또한, 세라믹 소체(11)는, 필요에 따라, 적층부(16)와 사이드 마진부(17)를 접합하기 위한 접합부를 가져도 된다.
적층부(16)는, 용량 형성부(19)와, 커버부(20)를 갖는다. 커버부(20)는, 용량 형성부(19)의 Z축 방향 상하면을 각각 덮고 있다. 용량 형성부(19)는, 복수의 세라믹층(21)과, 복수의 제1 내부 전극(12)과, 복수의 제2 내부 전극(13)을 갖는다. 커버부(20)에는, 내부 전극(12, 13)이 설치되어 있지 않다.
내부 전극(12, 13)은, Z축 방향으로 적층된 복수의 세라믹층(21)의 사이에, Z축 방향을 따라 교대로 배치되어 있다. 제1 내부 전극(12)은, 제1 외부 전극(14)에 접속되고, 제2 외부 전극(15)으로부터 이격되어 있다. 제2 내부 전극(13)은, 제2 외부 전극(15)에 접속되고, 제1 외부 전극(14)으로부터 이격되어 있다.
내부 전극(12, 13)은, 전형적으로는 니켈(Ni)을 주성분으로 하여 구성되고, 적층 세라믹 콘덴서(10)의 내부 전극으로서 기능한다. 또한, 내부 전극(12, 13)은, 니켈 이외에, 구리(Cu), 은(Ag), 팔라듐(Pd) 중 적어도 하나를 주성분으로 하고 있어도 된다.
이와 같이, 세라믹 소체(11)에서는, 용량 형성부(19)에 있어서의 외부 전극(14, 15)이 설치된 X축 방향 양 단부면 이외의 면이 사이드 마진부(17) 및 커버부(20)에 의해 덮여 있다. 사이드 마진부(17) 및 커버부(20)는, 주로, 용량 형성부(19)의 주위를 보호하고, 내부 전극(12, 13)의 절연성을 확보하는 기능을 갖는다.
용량 형성부(19)에 있어서의 내부 전극(12, 13) 간의 세라믹층(21)은, 유전체 세라믹스에 의해 형성되어 있다. 적층 세라믹 콘덴서(10)에서는, 용량 형성부(19)에 있어서의 용량을 크게 하기 위해, 세라믹층(21)을 구성하는 유전체 세라믹스로서 고유전율인 것이 사용된다.
보다 구체적으로, 적층 세라믹 콘덴서(10)에서는, 세라믹층(21)을 구성하는 고유전율의 유전체 세라믹스로서, 티타늄산바륨(BaTiO3)계 재료의 다결정체, 즉 바륨(Ba) 및 티타늄(Ti)을 포함하는 페로브스카이트 구조의 다결정체를 사용한다. 이에 의해, 적층 세라믹 콘덴서(10)에서는 대용량이 얻어진다.
또한, 세라믹층(21)은, 티타늄산스트론튬(SrTiO3)계, 티타늄산칼슘(CaTiO3)계, 티타늄산마그네슘(MgTiO3)계, 지르콘산칼슘(CaZrO3)계, 티타늄산지르콘산칼슘(Ca(Zr, Ti)O3)계, 지르콘산바륨(BaZrO3)계, 산화티타늄(TiO2)계 등으로 구성해도 된다.
사이드 마진부(17) 및 커버부(20)도, 유전체 세라믹스에 의해 형성되어 있다. 사이드 마진부(17) 및 커버부(20)를 형성하는 재료는, 절연성 세라믹스이면 되지만, 세라믹층(21)과 마찬가지의 유전체 세라믹스를 사용함으로써 세라믹 소체(11)에 있어서의 내부 응력이 억제된다.
상기의 구성에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15)의 사이에 전압이 인가되면, 제1 내부 전극(12)과 제2 내부 전극(13)의 사이의 복수의 세라믹층(21)에 전압이 가해진다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15)의 사이의 전압에 따른 전하가 축적된다.
또한, 본 실시 형태에 관한 적층 세라믹 콘덴서(10)의 기본 구성은, 도 1 내지 도 3에 도시하는 구성에 한정되지 않고, 적절하게 변경 가능하다. 예를 들어, 내부 전극(12, 13)의 매수나 세라믹층(21)의 두께는, 적층 세라믹 콘덴서(10)에 요구되는 사이즈나 성능에 따라, 적절하게 결정 가능하다.
2. 적층 세라믹 콘덴서(10)의 상세 구성
적층 세라믹 콘덴서(10)에서는, 적층부(16)를 구성하는 세라믹층(21)이 매우 얇으며, 구체적으로 세라믹층(21)의 Z축 방향의 평균 치수인 평균 두께 T(도 5 참조)가 0.4㎛ 이하이다. 적층 세라믹 콘덴서(10)에서는, 세라믹층(21)을 얇게 함으로써, 대용량화나 소형화나 박형화에 유리하게 된다.
세라믹층(21)의 평균 두께 T는, 세라믹층(21)의 복수 개소에 있어서 측정된 두께의 평균값으로서 구할 수 있다. 세라믹층(21)의 두께를 측정하는 위치나 수는 임의로 결정 가능하다. 이하, 도 4를 참조하면서, 세라믹층(21)의 평균 두께 T의 측정 방법의 일례에 대하여 설명한다.
도 4는, 주사형 전자 현미경에 의해 12.6㎛×8.35㎛의 시야에서 관찰한 세라믹 소체(11)의 단면의 미세 조직을 도시하는 도면이다. 이 시야 내의 6층의 세라믹층(21)에 대하여, 2㎛의 등간격의 화살표로 나타낸 5개소의 두께를 측정한다. 그리고, 얻어진 30개소의 두께의 평균값을 평균 두께 T로 할 수 있다.
적층 세라믹 콘덴서(10)의 제조 방법에서는, 적층부(16)의 측면에, 사이드 마진부(17)가 추후 설치된다. 이 제조 방법을 사용함으로써, 적층부(16)의 측면 근방에 있어서의 내부 전극(12, 13) 간의 쇼트가 발생하기 쉬워진다. 이 상세에 대해서는, 「적층 세라믹 콘덴서(10)의 제조 방법」의 항목에서 설명한다
적층 세라믹 콘덴서(10)에서는, 상기한 바와 같이 세라믹층(21)이 매우 얇기 때문에, Z축 방향에 인접하는 내부 전극(12, 13) 간의 거리가 가까워진다. 이 때문에, 적층 세라믹 콘덴서(10)에서는, 세라믹층(21)이 매우 얇은 구성에 의해, 적층부(16)의 측면 근방에 있어서의 내부 전극(12, 13) 간의 쇼트가 더 발생하기 쉬워진다.
이에 비해, 본 실시 형태에 관한 적층 세라믹 콘덴서(10)는, 사이드 마진부(17)를 추후 설치하는 제조 방법을 사용하고, 또한 세라믹층(21)을 매우 얇게 해도, 적층부(16)의 측면 근방에 있어서의 내부 전극(12, 13) 간의 쇼트의 발생을 억제 가능한 구성을 갖는다. 이하, 이 구성의 상세에 대하여 설명한다.
도 5는, 적층 세라믹 콘덴서(10)의 도 3의 일점쇄선으로 둘러싼 영역(P)을 확대하여 도시하는 부분 단면도이다. 내부 전극(12, 13)은, 적층부(16)의 측면 근방에 있는 Y축 방향의 단부에, 도전성을 갖지 않는 산화 영역(12a, 13a)을 갖는다. 산화 영역(12a, 13a)은, 내부 전극(12, 13)을 구성하는 금속 재료를 포함하는 산화물을 포함하고 있다.
따라서, 적층 세라믹 콘덴서(10)에서는, 인접하는 산화 영역(12a, 13a)이 접촉해도, 내부 전극(12, 13)이 도통하지 않는다. 이 때문에, 적층 세라믹 콘덴서(10)에서는, 적층부(16)의 측면 근방에 있어서의 내부 전극(12, 13) 간의 쇼트의 발생을 효과적으로 억제할 수 있다.
여기서, 적층부(16)를 Z축 방향으로 3개의 부분으로 나누어 생각하기로 한다. 즉, 도 3에 도시하는 바와 같이, 적층부(16)가, Z축 방향을 향한 양쪽 주면으로부터 소정 깊이 이내의 2개의 표층부(16a)와, 2개의 표층부(16a) 간에 배치된 중앙부(16b)를 포함하고 있다고 생각한다.
도 3에는, 적층부(16)의 Z축 방향의 치수 E와, 표층부(16a)의 Z축 방향의 치수 E1과, 중앙부(16b)의 Z축 방향의 치수 E2가 도시되어 있다. 적층부(16)의 치수 E는, 표층부(16a) 및 중앙부(16b)의 치수 E1, E2의 합계이다. 즉, E=E1+E2+E1의 등식이 성립하고 있다.
각 표층부(16a)의 치수 E1은, 임의로 결정 가능하지만, 적층부(16)의 치수 E의 10％로서 규정하는 것이 바람직하다. 또한, 도 3에서는, 설명의 편의상, 적층부(16)에 있어서의 각 치수 E1, E2의 비율이 정확하게 도시되어 있지 않고, 즉 표층부(16a)의 치수 E1이 중앙부(16b)의 치수 E2에 대하여 크게 도시되어 있다.
세라믹층(21)의 평균 두께 T가 통상 정도(예를 들어 1㎛ 정도)인 경우, 산화 영역(12a, 13a)의 Y축 방향의 치수 Da, Db가 세라믹층(21)의 평균 두께 T와 동일 정도로 된다. 그런데, 이것과 마찬가지의 설계로 세라믹층(21)의 평균 두께 T를 0.4㎛ 이하로 하면, 표층부(16a)에 있어서 내부 전극(12, 13) 간의 쇼트가 발생하기 쉬움이 확인되었다.
따라서, 세라믹층(21)의 평균 두께 T가 0.4㎛ 이하인 구성에서는, 세라믹층(21)의 평균 두께 T가 통상 정도의 구성과는 상이한 설계가 필요하다. 이 점에서, 본 발명에서는, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 Y축 방향의 치수 Da를 크게 하는 것이 유효함을 알아냈다.
보다 구체적으로, 도 5에 도시하는 바와 같이, 적층 세라믹 콘덴서(10)에서는, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 Y축 방향의 치수 Da를, 세라믹층(21)의 평균 두께 T의 2배 이상으로 하고 있다. 이에 의해, 세라믹층(21)의 평균 두께 T가 0.4㎛ 이하인 구성에 있어서, 표층부(16a)에 있어서의 내부 전극(12, 13) 간의 쇼트가 발생하기 어려워진다.
한편, 산화 영역(12a, 13a)은 전극으로서 기능하지 않기 때문에, 산화 영역(12a, 13a)이 클수록 적층 세라믹 콘덴서(10)의 용량이 작아진다. 이 때문에, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 치수 Da는, 내부 전극(12, 13) 간의 쇼트의 발생을 억제 가능한 범위 내에 있어서 작게 하는 것이 바람직하다.
또한, 산화 영역(12a, 13a)은, 소성 시에 내부 전극(12, 13)의 Y축 방향의 단부를 산화시킴으로써 형성된다. 소성 시에 있어서의 산화 영역(12a, 13a)의 형성에는, 체적 팽창이 수반된다. 이 때문에, 산화 영역(12a, 13a)의 치수 Da가 클수록, 세라믹 소체(11)에 있어서의 내부 응력이 커진다.
적층 세라믹 콘덴서(10)에서는, 세라믹 소체(11)의 내부 응력이 클수록, 납땜될 때의 내열 불량(땜납 내열 불량)이 발생하기 쉬워져, 즉 실장 시에 크랙이 발생하기 쉬워진다. 이 관점에서도, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 치수 Da는 작게 하는 것이 바람직하다.
이 때문에, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 치수 Da는, 세라믹층(21)의 평균 두께 T의 4배 이하로 하는 것이 바람직하다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 큰 용량을 확보할 수 있음과 함께, 실장 시에 있어서의 땜납 내열 불량의 발생을 억제할 수 있다.
또한, 커버부(20)에 인접하는 최외층의 내부 전극(12, 13)은, 소성 시에 커버부(20)를 통하여 공급되는 산소에 의해 거의 전체가 산화되어, 더이상 전극으로서 기능하지 않게 되는 경우가 있다. 이러한 경우에는, 최외층의 내부 전극(12, 13)이 소멸된 것으로 간주하고, 최외층을 제외한 내부 전극(12, 13)의 산화 영역(12a, 13a)만을 고려하기로 한다.
또한, 표층부(16a)보다 내부 전극(12, 13) 간의 쇼트가 발생하기 어려운 중앙부(16b)에서는, 산화 영역(12a, 13a)의 Y축 방향의 치수 Db가 세라믹층(21)의 평균 두께 T의 2배 미만이어도 된다. 이에 의해, 적층 세라믹 콘덴서(10)에 있어서의 용량의 저하 및 땜납 내열 불량의 발생을 억제할 수 있다.
또한, 산화 영역(12a, 13a)의 사이드 마진부(17)측의 단부는, 제조 과정(후술하는 절단 공정(스텝 S03)이나 소성 공정(스텝 S04) 등)에 있어서 Y축 방향으로 ±0.1㎛ 정도 어긋나는 경우가 있다. 이 경우, 산화 영역(12a, 13a)의 치수 Da, Db는, 이 어긋난 위치를 기준으로 하여 측정된다.
3. 적층 세라믹 콘덴서(10)의 제조 방법
도 6은, 적층 세라믹 콘덴서(10)의 제조 방법을 도시하는 흐름도이다. 도 7 내지 도 13은, 적층 세라믹 콘덴서(10)의 제조 과정을 도시하는 도면이다. 이하, 적층 세라믹 콘덴서(10)의 제조 방법에 대하여, 도 6을 따라, 도 7 내지 도 13을 적절하게 참조하면서 설명한다.
3.1 스텝 S01: 세라믹 시트 준비
스텝 S01에서는, 용량 형성부(19)를 형성하기 위한 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)와, 커버부(20)를 형성하기 위한 제3 세라믹 시트(103)를 준비한다. 세라믹 시트(101, 102, 103)는, 유전체 세라믹스를 주성분으로 하는 미소성의 유전체 그린 시트로서 구성된다.
세라믹 시트(101, 102, 103)는, 예를 들어 롤 코터나 닥터 블레이드 등을 사용하여 시트 형상으로 성형된다. 세라믹 시트(101, 102)의 두께는, 소성 후의 용량 형성부(19)에 있어서의 세라믹층(21)의 평균 두께 T가 0.4㎛ 이하가 되도록 조정된다. 세라믹 시트(103)의 두께는 적절하게 조정 가능하다.
도 7은, 세라믹 시트(101, 102, 103)의 평면도이다. 이 단계에서는, 세라믹 시트(101, 102, 103)가, 개편화되어 있지 않은 대판의 시트로서 구성된다. 도 7에는, 각 적층 세라믹 콘덴서(10)마다 개편화할 때의 절단선 Lx, Ly가 도시되어 있다. 절단선 Lx는 X축에 평행하고, 절단선 Ly는 Y축에 평행하다.
도 7에 도시하는 바와 같이, 제1 세라믹 시트(101)에는 제1 내부 전극(12)에 대응하는 미소성의 제1 내부 전극(112)이 형성되고, 제2 세라믹 시트(102)에는 제2 내부 전극(13)에 대응하는 미소성의 제2 내부 전극(113)이 형성되어 있다. 또한, 커버부(20)에 대응하는 제3 세라믹 시트(103)에는 내부 전극이 형성되어 있지 않다.
내부 전극(112, 113)은, 임의의 도전성 페이스트를 세라믹 시트(101, 102)에 도포함으로써 형성할 수 있다. 도전성 페이스트의 도포 방법은, 공지의 기술로부터 임의로 선택 가능하다. 예를 들어, 도전성 페이스트의 도포에는, 스크린 인쇄법이나 그라비아 인쇄법을 사용할 수 있다.
내부 전극(112, 113)에는, 절단선 Ly를 따른 X축 방향의 간극이, 절단선 Ly 1개걸러 형성되어 있다. 제1 내부 전극(112)의 간극과 제2 내부 전극(113)의 간극은 X축 방향으로 번갈아 배치되어 있다. 즉, 제1 내부 전극(112)의 간극을 통과하는 절단선 Ly와 제2 내부 전극(113)의 간극을 통과하는 절단선 Ly가 교대로 배열되어 있다.
3.2 스텝 S02: 적층
스텝 S02에서는, 스텝 S01에서 준비한 세라믹 시트(101, 102, 103)를, 도 8에 도시하는 바와 같이 적층함으로써 적층 시트(104)를 제작한다. 적층 시트(104)에서는, 용량 형성부(19)에 대응하는 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)가 Z축 방향으로 교대로 적층되어 있다.
또한, 적층 시트(104)에서는, 교대로 적층된 세라믹 시트(101, 102)의 Z축 방향 상하면에 커버부(20)에 대응하는 제3 세라믹 시트(103)가 적층된다. 또한, 도 8에 도시하는 예에서는, 제3 세라믹 시트(103)가 각각 3매씩 적층되어 있지만, 제3 세라믹 시트(103)의 매수는 적절하게 변경 가능하다.
적층 시트(104)는, 세라믹 시트(101, 102, 103)를 압착함으로써 일체화된다. 세라믹 시트(101, 102, 103)의 압착에는, 예를 들어 정수압 가압이나 1축 가압 등을 사용하는 것이 바람직하다. 이에 의해, 적층 시트(104)를 고밀도화하는 것이 가능하다.
3.3 스텝 S03: 절단
스텝 S03에서는, 스텝 S02에서 얻어진 적층 시트(104)를, 도 9에 도시하는 바와 같이 절단선 Lx, Ly를 따라 절단함으로써, 미소성의 적층 칩(116)을 제작한다. 적층 칩(116)은, 소성 후의 적층부(16)에 대응한다. 적층 시트(104)의 절단에는, 예를 들어 압박 절단날이나 회전날 등을 사용할 수 있다.
보다 상세하게, 적층 시트(104)는, 보유 지지 부재(C)에 의해 보유 지지된 상태에서, 절단선 Lx, Ly를 따라 절단된다. 이에 의해, 적층 시트(104)가 개편화되고, 적층 칩(116)이 얻어진다. 이때, 보유 지지 부재(C)는 절단되어 있지 않고, 각 적층 칩(116)은 보유 지지 부재(C)에 의해 접속되어 있다.
도 10은, 스텝 S03에서 얻어지는 적층 칩(116)의 사시도이다. 적층 칩(116)에는, 용량 형성부(119) 및 커버부(120)가 형성되어 있다. 적층 칩(116)에서는, 절단면인 양측면에 내부 전극(112, 113)이 노출되어 있이다. 내부 전극(112, 113)의 사이에는 세라믹층(121)이 형성되어 있다.
도 11은, 스텝 S03의 과정을 예시하는 적층 시트(104)의 부분 단면도이다. 도 11에 도시하는 예에서는, 압박 절단날(B)을 사용함으로써, 절단선 Lx, Ly를 따라 적층 시트(104)를 절단한다. 도 11은, 적층 시트(104)를 압박 절단날(B)로 절단하는 도중의 상태를 도시하고 있다.
보다 상세하게, 도 11에 도시하는 예에서는, 절단선 Lx, Ly를 따라 배치한 압박 절단날(B)에 압박력을 가함으로써, 압박 절단날(B)의 선단을 적층 시트(104)의 Z축 방향 상면으로부터 보유 지지 부재(C)에 도달할 때까지 이동시킨다. 이에 의해, 적층 시트(104)가 절단되어, 각 적층 칩(116)마다 잘라 나누어진다.
압박 절단날(B)의 선단이 적층 시트(104)의 Z축 방향 상면으로부터 보유 지지 부재(C)에 도달하는 과정에 있어서, 적층 시트(104)의 절단면에는 압박 절단날(B)로부터 Z축 방향 하방으로의 힘이 가해진다. 이에 의해, 적층 시트(104)의 절단면 근방에는, Z축 방향 하측으로의 변형이 발생한다. 이 변형은, 적층 시트(104)의 Z축 방향 상측의 영역일수록 발생하기 쉽다.
이 때문에, 개편화된 적층 칩(116)의 내부 전극(112, 113)에는, 측면 근방에 있어서 Z축 방향 하측을 향하여 만곡되는 변형이 발생한다. 이 내부 전극(112, 113)의 변형은, Z축 방향 상측의 표층부(116a)에서 발생하기 쉽고, 중앙부(116b) 및 Z축 방향 하측의 표층부(116a)에서는 거의 발생하지 않는다.
따라서, Z축 방향 상측의 표층부(116a)에서는, 측면 근방에 있어서 내부 전극(112, 113)이 접촉하기 쉽다. 그러나, 본 스텝에서 내부 전극(112, 113)이 접촉 하였다고 해도, 후술하는 스텝 S05(소성)에 있어서 적절한 산화 영역(12a, 13a)이 형성되기 때문에, 소성 후의 내부 전극(12, 13)에는 쇼트가 발생하지 않는다.
3.4 스텝 S04: 사이드 마진부 형성
스텝 S04에서는, 스텝 S03에서 얻어진 적층 칩(116)에 있어서의 내부 전극(112, 113)이 노출된 측면에 미소성의 사이드 마진부(117)를 설치함으로써, 도 12에 도시하는 미소성의 세라믹 소체(111)를 제작한다. 사이드 마진부(117)는, 세라믹 시트나 세라믹 슬러리로 형성된다.
스텝 S04에서는, 스텝 S03에 있어서의 적층 칩(116)의 절단면인 양측면에 사이드 마진부(117)가 설치된다. 이 때문에, 스텝 S04에서는, 미리 보유 지지 부재(C)로부터 적층 칩(116)을 박리하고, 적층 칩(116)의 방향을 90도 회전시켜 두는 것이 바람직하다.
사이드 마진부(117)는, 예를 들어 세라믹 시트를 적층 칩(116)의 측면에 접착함으로써 형성할 수 있다. 또한, 사이드 마진부(117)는, 적층 칩(116)의 측면을, 예를 들어 도포나 딥 등에 의해 세라믹 슬러리로 코팅함으로써 형성할 수도 있다.
본 스텝 전의 적층 칩(116)에서는, 측면에 있어서 내부 전극(112, 113)이 접속되어 있는 경우가 있다. 예를 들어, 내부 전극(112, 113)은, 적층 칩(116)의 측면에 부착된 도전성의 이물을 통하여 접속되어 있는 경우가 있다. 또한, 내부 전극(112, 113)은, 스텝 S03(절단)에서 절단면에 있어서 전연되어 직접 접촉하는 경우도 있다.
이러한 경우, 적층 칩(116)의 측면에 있어서 내부 전극(112, 113)이 접속한 상태에서 사이드 마진부(117)가 설치된다. 그러나, 본 스텝에서 내부 전극(112, 113)이 접속해도, 후술하는 스텝 S05(소성)에 있어서 적절한 산화 영역(12a, 13a)이 형성되기 때문에, 소성 후의 내부 전극(12, 13)에는 쇼트가 발생하지 않는다.
3.5 스텝 S05: 소성
스텝 S05에서는, 스텝 S04에서 얻어진 미소성의 세라믹 소체(111)를 소결시킴으로써, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(10)의 세라믹 소체(11)를 제작한다. 즉, 스텝 S05에 의해, 적층 칩(116)이 적층부(16)로 되고, 사이드 마진부(117)가 사이드 마진부(17)로 된다.
스텝 S05에 있어서의 소성 온도는, 세라믹 소체(111)의 소결 온도에 기초하여 결정 가능하다. 예를 들어, 유전체 세라믹스로서 티타늄산바륨계 재료를 사용하는 경우에는, 소성 온도를 1000 내지 1300℃ 정도로 할 수 있다. 또한, 소성은, 예를 들어 환원 분위기 하, 또는 저산소 분압 분위기 하에 있어서 행할 수 있다.
소성 시에는, 적층 칩(116)과 사이드 마진부(117)에서 소결 거동이 상이하기 때문에, 사이드 마진부(117)로부터 적층 칩(116)의 측면으로 응력이 가해진다. 이 응력은, 특히 Z축 방향 상하의 표층부(116a)에 집중한다. 이 때문에, 표층부(116a)에 배치된 내부 전극(112, 113)이 측면 근방에 있어서 변형되는 경우가 있다.
이러한 경우, 소성 중에 내부 전극(112, 113)끼리 접촉하는 경우가 있다. 그러나, 내부 전극(112, 113)이 접촉하였다고 해도, 이하에 설명하는 바와 같이 내부 전극(112, 113)에 산화 영역(12a, 13a)이 형성되기 때문에, 소성 후의 내부 전극(12, 13)에는 쇼트가 발생하지 않는다.
도 13은, 소성의 과정을 도시하는 세라믹 소체(111)의 부분 단면도이다. 세라믹 소체(111)의 소성 시에는, 세라믹 소체(111)의 외부로부터 내부 전극(112, 113)의 Y축 방향의 단부로 산소가 공급된다. 이에 의해, 내부 전극(112, 113)을 구성하는 금속 재료를 포함하는 산화물이 생성되고, 산화 영역(12a, 13a)이 형성된다.
산화 영역(12a, 13a)은, 소성 중에 Y축 방향의 중앙부를 향하여 성장한다. 즉, 소성 중에 있어서의 산화 영역(12a, 13a)의 성장량을 조정함으로써, 산화 영역(12a, 13a)의 치수 Da, Db를 제어할 수 있다. 산화 영역(12a, 13a)의 치수 Da, Db의 제어에는 여러 가지 방법을 이용할 수 있다.
예를 들어, 사이드 마진부(117)의 두께에 의해, 산화 영역(12a, 13a)의 치수 Da, Db를 제어할 수 있다. 이 방법에서는, 사이드 마진부(117)의 두께를 조정함으로써, 사이드 마진부(117)를 통하여 외부로부터 내부 전극(112, 113)의 Y축 방향의 단부로 공급되는 산소의 양을 제어한다.
즉, 사이드 마진부(117)를 얇게 할수록, 산소의 공급량이 많아지기 때문에, 산화 영역(12a, 13a)의 치수 Da, Db를 크게 할 수 있다. 반대로, 사이드 마진부(117)를 두껍게 할수록, 산소의 공급량이 적어지기 때문에, 산화 영역(12a, 13a)의 치수 Da, Db를 작게 할 수 있다.
또한, 사이드 마진부(117)의 조성에 의해, 산화 영역(12a, 13a)의 치수 Da, Db를 제어할 수도 있다. 예를 들어, 니켈을 주성분으로 하는 도전성 페이스트로 내부 전극(112, 113)을 형성하는 경우에는, 사이드 마진부(117)에 있어서의 마그네슘(Mg)의 함유량을 조정할 수 있다.
사이드 마진부(117)에 마그네슘이 포함되는 구성에서는, 소성 시에, 사이드 마진부(117)에 포함되는 마그네슘이 내부 전극(112, 113)의 Y축 방향의 단부에 공급된다. 이에 의해, 내부 전극(112, 113)의 Y축 방향의 단부에서는, 니켈이 마그네슘 및 산소를 포함하면서 산화 영역(12a, 13a)이 형성된다.
따라서, 사이드 마진부(117)에 있어서의 마그네슘의 함유량을 많게 할수록, 마그네슘의 공급량이 많아지기 때문에, 산화 영역(12a, 13a)의 치수 Da, Db를 크게 할 수 있다. 반대로, 사이드 마진부(117)에 있어서의 마그네슘의 함유량을 적게 할수록, 마그네슘의 공급량이 적어지기 때문에, 산화 영역(12a, 13a)의 치수 Da, Db를 작게 할 수 있다.
또한, 중앙부(16b)에 배치된 산화 영역(12a, 13a)의 치수 Db를 작게 하면서, 표층부(16a)에 배치된 산화 영역(12a, 13a)의 치수 Da만을 크게 하기 위해서는, 예를 들어 커버부(120)를 얇게 하거나, 세라믹 소체(111)를 모따기하거나, 커버부(120)에 있어서의 마그네슘의 함유량을 많게 하는 것이 유효하다.
즉, 커버부(120)를 얇게 함으로써, 커버부(120)를 통하여 외부로부터 내부 전극(112, 113)으로 공급되는 산소의 양이 많아진다. 커버부(120)를 통하여 내부 전극(112, 113)에 공급되는 산소는, 표층부(116a)에 도달하기 쉽기는 하지만, 중앙부(116b)에는 도달하기 어렵다.
따라서, 커버부(120)를 얇게 함으로써, 표층부(116a)에 배치된 내부 전극(112, 113)의 Y축 방향의 단부에 선택적으로 산소를 공급할 수 있다. 이에 의해, 표층부(16a)에 배치된 산화 영역(12a, 13a)의 치수 Da만을 크게 할 수 있다.
또한, 배럴 연마 등에 의해 소성 전의 세라믹 소체(111)를 모따기함으로써, 커버부(120)와 사이드 마진부(117)가 접속하는 모서리부를 박육으로 할 수 있다. 이에 의해서도, 표층부(116a)에 배치된 내부 전극(112, 113)의 Y축 방향의 단부에 의 산소의 공급량을 많게 할 수 있다.
또한, 커버부(120)에 있어서의 마그네슘의 함유량을 많게 함으로써, 커버부로부터 내부 전극(112, 113)에 공급되는 마그네슘의 양이 많아진다. 커버부(120)로부터 공급되는 마그네슘은, 표층부(116a)에 도달하기 쉽기는 하지만, 중앙부(116b)에는 도달하기 어렵다.
따라서, 커버부(120)에 있어서의 마그네슘의 함유량을 많게 함으로써, 표층부(116a)에 배치된 내부 전극(112, 113)의 Y축 방향의 단부에 선택적으로 마그네슘을 공급할 수 있다. 따라서, 표층부(16a)에 배치된 산화 영역(12a, 13a)의 치수 Da만을 크게 할 수 있다.
이상과 같은 방법에 의해, 산화 영역(12a, 13a)의 치수 Da, Db를 다양하게 제어 가능하다. 따라서, 도 5에 도시하는 구성을 비롯하여, 여러 가지 구성의 산화 영역(12a, 13a)을 형성할 수 있다. 또한, 산화 영역(12a, 13a)의 치수 Da, Db의 제어 방법은, 상기에 한정되지 않는다.
3.6 스텝 S06: 외부 전극 형성
스텝 S06에서는, 스텝 S05에서 얻어진 세라믹 소체(11)에 외부 전극(14, 15)을 형성함으로써, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(10)를 제작한다. 스텝 S06에서는, 예를 들어 세라믹 소체(11)의 X축 방향 단부면에, 외부 전극(14, 15)을 구성하는 하지막, 중간막 및 표면막을 형성한다.
보다 상세하게, 스텝 S06에서는, 우선, 세라믹 소체(11)의 X축 방향 양 단부면을 덮도록 미소성의 전극 재료를 도포한다. 도포된 미소성의 전극 재료를, 예를 들어 환원 분위기 하, 또는 저산소 분압 분위기 하에 있어서 베이킹을 행함으로써, 세라믹 소체(11)에 외부 전극(14, 15)의 하지막이 형성된다.
그리고, 세라믹 소체(11)에 베이킹된 외부 전극(14, 15)의 하지막 상에, 외부 전극(14, 15)의 중간막이 형성되고, 또한 외부 전극(14, 15)의 표면막이 형성된다. 외부 전극(14, 15)의 중간막 및 하지막의 형성에는, 예를 들어 전해 도금 등의 도금 처리를 사용할 수 있다.
또한, 상기 스텝 S06에 있어서의 처리의 일부를, 스텝 S05 전에 행해도 된다. 예를 들어, 스텝 S05 전에 미소성의 세라믹 소체(111)의 X축 방향 양 단부면에 미소성의 전극 재료를 도포해도 된다. 이에 의해, 스텝 S05에 있어서, 미소성의 세라믹 소체(111)의 소성과 전극 재료의 베이킹을 동시에 행할 수 있다.
4. 실시예 및 비교예
본 실시 형태의 실시예 및 비교예로서, 상기의 제조 방법에 기초하여 적층 세라믹 콘덴서(10)의 샘플을 제작하였다. 이 샘플에서는, X축 방향의 치수를 1mm로 하고, Y축 방향 및 Z축 방향의 치수를 0.5mm로 하였다. 또한, 이 샘플에서는, 세라믹층(21)의 평균 두께 T를 0.4㎛ 이하로 하였다.
각 샘플에서는, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 치수 Da의, 세라믹층(21)의 평균 두께 T에 대한 비율 Da/T를, 0에서 6까지의 범위 내에 있어서 다양하게 변화시켰다. 또한, 산화 영역(12a, 13a)의 비율 Da/T가 제로인 샘플에서는, 산화 영역(12a, 13a)이 형성되어 있지 않다.
우선, 각 샘플의 쇼트율의 평가를 행하였다. 쇼트율의 평가는, LCR 미터를 사용하여, Osc(Oscillation level)가 0.5V이고, 주파수가 1kHz인 전압을 인가하는 조건 하에서 행하였다. 각 샘플에 대하여, 200개의 평가를 행하여, 200개 중 쇼트가 발생한 것의 개수의 비율을 쇼트율로 하였다.
도 14는, 산화 영역(12a, 13a)의 비율 Da/T에 의한 쇼트율의 변화를 도시하는 그래프이다. 산화 영역(12a, 13a)의 비율 Da/T가 2 미만인 영역에서는, 쇼트율이 단조 감소하는 경향이 보였다. 한편, 산화 영역(12a, 13a)의 비율 Da/T가 2 이상인 영역에서는, 쇼트율이 거의 일정하였다.
또한, 산화 영역(12a, 13a)의 비율 Da/T가 2 이상인 영역에서는, 쇼트율이 10％ 정도 이내로 수렴되어 있다. 이 결과로부터, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 치수 Da를, 세라믹층(21)의 평균 두께 T의 2배 이상으로 함으로써, 쇼트율이 낮은 적층 세라믹 콘덴서(10)가 얻어짐을 알 수 있다.
이어서, 각 샘플의 땜납 내열 불량률의 평가를 행하였다. 땜납 내열 불량률의 평가에서는, 각 샘플을 기판에 실장할 때의 조건을 재현하고, 각 샘플을 270℃의 땜납의 용탕에 5초간 침지시켰다. 각 샘플에 대하여, 200개 평가를 행하여, 200개 중 크랙이 발생한 것의 개수의 비율을 땜납 내열 불량률로 하였다.
도 15는, 산화 영역(12a, 13a)의 비율 Da/T에 의한 땜납 내열 불량률의 변화를 도시하는 그래프이다. 산화 영역(12a, 13a)의 비율 Da/T가 4 이하인 영역에서는, 땜납 내열 불량이 발생하지 않았다. 한편, 산화 영역(12a, 13a)의 비율 Da/T가 4를 초과하는 영역에서는, 땜납 내열 불량이 발생하였다.
이 결과로부터, 산화 영역(12a, 13a)의 치수 Da가 큰 샘플에서는, 세라믹 소체(11)에 있어서의 내부 응력이 크고, 크랙이 발생하기 쉬운 상태로 됨을 알 수 있다. 이 때문에, 표층부(16a)에 있어서의 산화 영역(12a, 13a)의 치수 Da는, 세라믹층(21)의 평균 두께 T의 4배 이하로 하는 것이 바람직하다.
5. 그 밖의 실시 형태
이상, 본 발명의 실시 형태에 대하여 설명하였지만, 본 발명은 상술한 실시 형태에만 한정되는 것은 아니며, 여러 가지 변경을 가할 수 있는 것은 물론이다.
예를 들어, 적층 세라믹 콘덴서(10)에서는, 용량 형성부(19)가 Z축 방향으로 복수로 분할되어 설치되어 있어도 된다. 이 경우, 각 용량 형성부(19)에 있어서 내부 전극(12, 13)이 Z축 방향을 따라 교대로 배치되어 있으면 되고, 용량 형성부(19)가 전환되는 부분에 있어서 제1 내부 전극(12) 또는 제2 내부 전극(13)이 연속해서 배치되어 있어도 된다.
10: 적층 세라믹 콘덴서
11: 세라믹 소체
12, 13: 내부 전극
12a, 13a: 산화 영역
14, 15: 외부 전극
16: 적층부
16a: 표층부
16b: 중앙부
17: 사이드 마진부
19: 용량 형성부
20: 커버부
21: 세라믹층

Claims (5)

  1. 제1 방향으로 적층된 복수의 세라믹층과, 상기 복수의 세라믹층의 사이에 배치된 복수의 내부 전극과, 상기 제1 방향을 향한 주면과, 상기 주면으로부터 소정 깊이 이내의 표층부와, 상기 표층부에 상기 제1 방향에 인접하는 중앙부를 갖는 적층부와,
    상기 제1 방향에 직교하는 제2 방향으로부터 상기 적층부를 덮는 사이드 마진부
    를 구비하고,
    상기 복수의 세라믹층의 각각의 상기 제1 방향의 평균 치수가 0.4㎛ 이하이고,
    상기 복수의 내부 전극은, 상기 사이드 마진부에 인접하는 산화 영역을 갖고,
    상기 표층부에 있어서의 상기 산화 영역의 상기 제2 방향의 치수는, 상기 복수의 세라믹층의 상기 제1 방향의 평균 치수의 2배 이상인, 적층 세라믹 콘덴서.
  2. 제1항에 있어서, 상기 소정 깊이는, 상기 적층부의 상기 제1 방향의 치수의 10％로서 규정되는, 적층 세라믹 콘덴서.
  3. 제1항 또는 제2항에 있어서, 상기 중앙부에서는 상기 표층부보다 상기 산화 영역의 상기 제2 방향의 치수가 작은, 적층 세라믹 콘덴서.
  4. 제1항 또는 제2항에 있어서, 상기 표층부에 있어서의 상기 산화 영역의 상기 제2 방향의 치수는, 상기 복수의 세라믹층의 상기 제1 방향의 평균 치수의 4배 이하인, 적층 세라믹 콘덴서.
  5. 제1항 또는 제2항에 있어서, 상기 복수의 내부 전극은 니켈을 주성분으로 하는, 적층 세라믹 콘덴서.
KR1020180029081A 2017-04-11 2018-03-13 적층 세라믹 콘덴서 KR102444514B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017078039A JP6954519B2 (ja) 2017-04-11 2017-04-11 積層セラミックコンデンサ
JPJP-P-2017-078039 2017-04-11

Publications (2)

Publication Number Publication Date
KR20180114835A true KR20180114835A (ko) 2018-10-19
KR102444514B1 KR102444514B1 (ko) 2022-09-20

Family

ID=63711221

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180029081A KR102444514B1 (ko) 2017-04-11 2018-03-13 적층 세라믹 콘덴서

Country Status (5)

Country Link
US (2) US10923278B2 (ko)
JP (2) JP6954519B2 (ko)
KR (1) KR102444514B1 (ko)
CN (1) CN108695070B (ko)
TW (1) TWI754016B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543977B1 (ko) 2018-08-09 2023-06-15 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102495669B1 (ko) * 2018-08-10 2023-02-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP7328749B2 (ja) * 2018-10-24 2023-08-17 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
KR20190116132A (ko) 2019-07-15 2019-10-14 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
JP7338310B2 (ja) * 2019-08-07 2023-09-05 株式会社村田製作所 積層型電子部品
JP2022014536A (ja) * 2020-07-07 2022-01-20 株式会社村田製作所 電子部品
JP2022016003A (ja) * 2020-07-10 2022-01-21 株式会社村田製作所 電子部品
KR20230068724A (ko) * 2021-11-11 2023-05-18 삼성전기주식회사 커패시터 부품

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143392A (ja) 2012-12-28 2014-08-07 Murata Mfg Co Ltd セラミック電子部品の製造方法及びセラミック電子部品
KR20140121728A (ko) * 2013-04-08 2014-10-16 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP2017059815A (ja) * 2015-09-15 2017-03-23 Tdk株式会社 積層電子部品

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2646573B2 (ja) * 1987-09-07 1997-08-27 株式会社村田製作所 半導体積層コンデンサの製造方法
JP3305605B2 (ja) * 1996-12-24 2002-07-24 京セラ株式会社 積層セラミックコンデンサ
CN1179380C (zh) 1997-11-18 2004-12-08 松下电器产业株式会社 层叠体及电容器
JP2007035848A (ja) * 2005-07-26 2007-02-08 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法
JP2007035850A (ja) * 2005-07-26 2007-02-08 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法
US7859823B2 (en) * 2007-06-08 2010-12-28 Murata Manufacturing Co., Ltd. Multi-layered ceramic electronic component
KR101079478B1 (ko) * 2009-12-30 2011-11-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101141434B1 (ko) * 2010-12-15 2012-05-04 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조방법
JP5641139B2 (ja) * 2011-06-17 2014-12-17 株式会社村田製作所 積層セラミック電子部品、および積層セラミック電子部品の製造方法
KR101548771B1 (ko) * 2011-06-23 2015-09-01 삼성전기주식회사 칩 타입 적층 커패시터
JP5964087B2 (ja) 2012-03-06 2016-08-03 太陽誘電株式会社 積層コンデンサ
KR20140081360A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 실장된 회로기판
JP6024483B2 (ja) * 2013-01-29 2016-11-16 株式会社村田製作所 積層型セラミック電子部品
JP6679964B2 (ja) * 2015-03-12 2020-04-15 株式会社村田製作所 積層セラミックコンデンサ
JP6632808B2 (ja) * 2015-03-30 2020-01-22 太陽誘電株式会社 積層セラミックコンデンサ
KR101854519B1 (ko) * 2015-05-29 2018-05-03 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143392A (ja) 2012-12-28 2014-08-07 Murata Mfg Co Ltd セラミック電子部品の製造方法及びセラミック電子部品
KR20140121728A (ko) * 2013-04-08 2014-10-16 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP2014204113A (ja) 2013-04-08 2014-10-27 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミックキャパシタ及びその製造方法
JP2017059815A (ja) * 2015-09-15 2017-03-23 Tdk株式会社 積層電子部品

Also Published As

Publication number Publication date
KR102444514B1 (ko) 2022-09-20
CN108695070A (zh) 2018-10-23
US10923278B2 (en) 2021-02-16
US20210134526A1 (en) 2021-05-06
TW201837935A (zh) 2018-10-16
US11715593B2 (en) 2023-08-01
TWI754016B (zh) 2022-02-01
JP2018182016A (ja) 2018-11-15
JP7167227B2 (ja) 2022-11-08
CN108695070B (zh) 2021-10-26
US20180294097A1 (en) 2018-10-11
JP6954519B2 (ja) 2021-10-27
JP2021097250A (ja) 2021-06-24

Similar Documents

Publication Publication Date Title
US10622152B2 (en) Multi-layer ceramic capacitor and method of producing the same
KR20180114835A (ko) 적층 세라믹 콘덴서
US11830679B2 (en) Multi-layer ceramic electronic component
CN108573811B (zh) 层叠陶瓷电容器及其制造方法
CN108573812B (zh) 层叠陶瓷电容器及其制造方法
US10269498B2 (en) Multi-layer ceramic capacitor and method of producing the same
KR20180025197A (ko) 적층 세라믹 콘덴서 및 그 제조 방법
JP2024101063A (ja) 積層セラミック電子部品
US20230162925A1 (en) Multi-layer ceramic electronic component, multi-layer ceramic electronic component mounting substrate, and multi-layer ceramic electronic component package
KR102614537B1 (ko) 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법
JP2020174110A (ja) 積層セラミック電子部品及び回路基板
JP2021064637A (ja) 積層セラミック電子部品の製造方法
JP6858217B2 (ja) 積層セラミックコンデンサの製造方法
JP7307827B2 (ja) 積層セラミック電子部品
JP2024132785A (ja) 積層型電子部品
JP2021153084A (ja) セラミック電子部品及びその製造方法、並びに回路基板

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant