JP2018117020A - リードフレームおよびその製造方法 - Google Patents

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Abstract

【課題】庇形状の突出部の形状不良やバリ不良が生じ難く、配線デザインが損なわれることなく、柱状部の封止樹脂に対する抜け止め効果を高めることの可能なリードフレームを提供する。【解決手段】金属板１の上面側に形成された凹部２と、凹部２により区画された柱状部３を有するリードフレームにおいて、凹部２の側面形状における横方向最深部２ａは、縦方向の中間位置２ｂより下方に位置する。【選択図】図１

Description

本発明は、内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部を有するリードフレーム及びその製造方法に関する。
携帯機器向けを中心として、半導体装置（パッケージ）の小型化が進んでいる。このため様々なＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が上市されているが、次の特許文献１に記載されたリードフレームを用いて製造した半導体装置は、これらの中でも、構成が単純で低コスト化が可能であり、また多ピン化も可能であることから、ＦＰＢＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の代替として期待されている。
特許文献１に記載されたリードフレーム及びそれを用いた半導体装置の製造方法は、金属材料として主にリードフレーム用の銅材を用い、一方の側（表面側）の内部接続端子、および他方の側（裏面側）の外部接続端子にめっきを施す。その後、裏面側の全面にレジストによるマスクを形成し、表面側は、形成しためっき層をエッチング用マスクとして使用し、銅材に表面側から所定の深さとなるハーフエッチングを施し、内部接続端子、パッドが凹部で区画されたリードフレームを完成させる。
そして、完成させたリードフレームのパッドに半導体素子を搭載し、ボンディングワイヤにて半導体素子の電極とリードフレームの内部接続端子を接続後、半導体素子およびボンディングワイヤ等をエポキシ樹脂などで封止する。
次に、外部接続端子面として形成しためっき層をエッチング用マスクとして用いて銅材をエッチングし、半導体素子搭載部（パッド）および端子部（内部接続端子と外部接続端子）を各々電気的に独立させ、最後にパッケージの大きさに切断し個々のパッケージを完成する。
特許文献１に記載されたリードフレーム及びそれを用いた半導体装置の製造方法によれば、樹脂封止まではそれぞれの端子部（内部接続端子と外部接続端子）がハーフエッチングを施した部位の銅材の残部でつながっており、樹脂封止後にハーフエッチングを施した部位の銅材の残部をエッチング加工で除去するため、それぞれの外部接続端子を外形フレームとつなげておく必要がない。そのため、従来のリードフレームのような支え部が必要なく、設計の自由度が増し、例えば外部接続端子を２列以上に並べることも可能であり、小型のパッケージサイズで多ピン化が可能となる。
また、特許文献１に記載されたリードフレーム及びそれを用いた半導体装置の製造方法と同様の技術として、次の特許文献２には、表裏面に同じめっき層を形成する場合、ボンディングを考慮してＡｕめっきなどの貴金属めっき層を裏面側にも形成することになりコスト高となることやエッチング加工により金属面（銅面）が露出し、酸化する問題を鑑みて、外部接続端子面である裏面側には安価な半田めっきを形成し、形成した半田めっきを溶融することで露出している金属面を覆う技術が開示されている。
特開２００１−２４１３５号公報 特開２００９−１６４２３２号公報 特開２０１２−１４６７８２号公報 特許第５６２６７８５号公報
しかしながら、特許文献１や特許文献２に記載されたリードフレームを用いて製造される半導体装置は、外部接続端子と封止樹脂との接続強度が弱いという問題点がある。即ち、これらの半導体装置の製造方法に用いるリードフレームにおいては、金属板の一方の側からハーフエッチングを行うことにより形成される、内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部の面は封止樹脂との接続面となるが、柱状部の断面形状は、例えば、図５(a)に示すように、上底の長さが下底の長さよりも短い略台形形状になってしまい封止樹脂に対する抜け止め効果を高める形状に形成できない。その結果、特許文献１や特許文献２に記載されたリードフレームを用いて製造された半導体装置は、携帯電話など取り扱い時の衝撃でパッケージに応力が加わる製品に適用する場合には、強度的な問題から信頼性が十分でなくなる虞がある。
このため、ハーフエッチングを行うことにより形成される柱状部を区画する凹部は、封止樹脂からの抜け止めの効果を高めて、封止樹脂と柱状部の密着強度が増すように、例えば、図５(b)に示すような、庇形状の突出部の張り出し長さが大きくなる形状に形成することが望まれる。
しかるに、ハーフエッチングを行なうことにより形成される柱状部を区画する凹部を形成する従来のエッチング加工において、エッチング量を多くすることで、柱状部を区画する凹部により庇形状の突出部を形成することは可能ではあるが、特許文献１に記載されたリードフレームを用いた半導体装置の製造方法では、一般的に用いられるリードフレーム基材の板厚（１００〜２００μｍ程度）を考慮すると、ハーフエッチング可能な縦方向の深さは、通常は最大でも１００μｍ程度であり、この量を超えてエッチング量を多くする（深くハーフエッチングする）ことができず、凹部により形成される庇形状の突出部の張り出し長さは５μｍ程度が限界である。しかし、突出部の張り出し長さが小さいと、柱状部の封止樹脂に対する抜け止め効果を高くすることができない。また、エッチング量を多くすると、エッチング中にエッチングマスクや柱状部に形成しためっき層直下の金属板がエッチングにより除去されて、レジストやめっき層の一部が金属板から突出して、折れ、形状不良の原因となることや、バリ不良となることがあり、半導体装置の信頼性を落とす要因となる。
さらに、エッチング加工時に、エッチングマスクの開口幅を狭くすることで、相対的にエッチング量を多くするような加工方法も可能ではあるが、エッチングマスクの開口幅をハーフエッチング量の半分程度以下にする必要があり、配線のデザインが制約されてしまう。
また、従来のエッチング加工による柱状部を区画する凹部を形成する方法では、庇形状の突出部の一部が薄肉化し易く、折れ、形状不良の原因となり易い。
また、特許文献２には、柱状部を区画する凹部により庇形状の突出部が形成された態様が図面上で示されてはいるが、従来一般的に行われているエッチング方法では、凹部により張り出し長さの大きな庇状の突出部は形成できない。そして、特許文献２には庇形状の突出部についての具体的な張り出し長さ（大きさ）や製法についての説明はない。
また、特許文献３には、庇形状の突出部を、ハーフエッチング加工された凹部により区画された、柱状部の表面をプレス加工により形成することが提案されているが、プレス加工により庇形状の突出部を形成する方法では、庇形状の突出部の張り出し長さを大きくすることは難しい。また、プレス加工により庇形状の突出部を形成する方法では、庇形状の突出部の厚さが薄くなり易く、庇形状の突出部の厚さが薄いと加工工程でのバリ不具合や後工程での庇形状の突出部の欠け不具合が問題となる虞がある。
また、特許文献４には、銅と親和性のある窒素を含んだ有機化合物を含有するエッチング液を用いてハーフエッチング加工を行うことにより、縦方向の深さが５０〜１００μｍの凹部を形成するとともに、凹部の側面には横方向に１０〜３０μｍの窪み形成し、凹部の上端周縁に、凹部側面の窪み深さに対応する張り出し長さの庇状の突出部が形成されるようにすることが提案されているが、特許文献４に記載の方法で形成された凹部は、凹部側面の窪みの横方向最深部が、凹部における縦方向の深さの略中間に位置するように形成されているため、庇形状の突出部は厚さが薄くなり易い。庇形状の突出部の厚さが薄いと、加工工程でのバリ不具合や、後工程での突出部の欠け不具合の虞がある。
そこで、本発明は上記課題に鑑みてなされたものであり、庇形状の突出部の形状不良やバリ不良が生じ難く、配線デザインが損なわれることなく、柱状部の封止樹脂に対する抜け止め効果を高めることの可能なリードフレーム及びその製造方法を提供することを目的とする。
上記目的を達成するため、本発明によるリードフレームは、金属板の上面側に形成された凹部と、前記凹部により区画された内部接続端子又は内部接続端子及びパッドとなる柱状部を有し、前記凹部の側面形状における横方向最深部は、該凹部における縦方向の中間位置より下方に位置することを特徴としている。
また、本発明のリードフレームにおいては、板厚が１００〜２００μｍの前記金属板に対し、前記凹部の縦方向の深さが前記金属板の板厚の５０〜７５％、前記凹部の側面形状における横方向最深部と該凹部の側面形状における横方向最浅部との横方向の距離が５〜３０μｍであるのが好ましい。
また、本発明のリードフレームにおいては、前記柱状部の上面には、めっき層が形成され、前記柱状部の上面における前記めっき層周縁には、前記金属板が５〜３０μｍ露出していることが好ましい。
また、本発明によるリードフレームの製造方法は、厚さ１００〜２００μｍの銅板の表裏面に所定形状のめっき層を形成し、前記銅板の表面側には形成した前記めっき層を覆うレジストマスクを形成し、裏面側には前記銅板の全面を覆うレジストマスクを形成し、前記銅板の表面側よりエッチング抑制剤として銅と親和性のある窒素を含んだ有機化合物を含有するエッチング液を用いてハーフエッチング加工を行ない、前記銅板の深さ方向に銅板を貫通しないように５０〜１００μｍ溶解除去して内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部を、横方向最深部が該凹部における縦方向の中間位置より下方に位置するように形成することを特徴としている。
また、本発明のリードフレームの製造方法においては、前記ハーフエッチング加工を行う工程において、前記凹部を、該凹部の側面形状における横方向最深部と該凹部の側面形状における横方向最浅部との横方向の距離が５〜３０μｍとなるように形成するのが好ましい。
また、本発明のリードフレームの製造方法においては、前記レジストマスクを形成する工程において、前記銅板の表面側のめっき層を覆うレジストマスクを、前記柱状部の上面における前記めっき層周縁に前記銅板が５〜３０μｍ露出するように形成することが好ましい。
本発明によれば、庇形状の突出部の形状不良やバリ不良が生じ難く、配線デザインが損なわれることなく、柱状部の封止樹脂に対する抜け止め効果を高めることの可能なリードフレーム及びその製造方法が得られる。
本発明の一実施形態にかかるリードフレームの凹部により区画される柱状部の断面形状を示す図である。 本発明の一実施形態にかかるリードフレームの製造工程を示す説明図である。 本発明の一実施形態にかかるリードフレームを用いたパッケージの製造工程を示す説明図である。 本発明の実施例及び比較例の夫々のリードフレームの凹部により区画される柱状部の断面形状を示す写真の画像で、(a)は本発明の一実施例にかかるリードフレームの柱状部の画像、(b)は他の実施例にかかるリードフレームの柱状部の画像、(c)は一比較例にかかるリードフレームの柱状部の画像である。 従来のリードフレームの凹部により区画される柱状部の断面形状を示す図で、(a)はその一例を示す図、(b)は他の例を示す図である。
実施形態の説明に先立ち、本発明のリードフレーム及びその製造方法の作用効果について説明する。
本発明のリードフレームは、金属板の上面側に形成された凹部と、凹部により区画された内部接続端子又は内部接続端子及びパッドとなる柱状部を有する。
凹部２は、横方向最深部が縦方向の中間位置より下方に位置するように形成されている。
柱状部を区画する凹部の側面形状における横方向最深部が、凹部における縦方向の中間位置より下方に位置するように凹部を形成すれば、柱状部の上面が庇形状に張り出して突出部が形成される。また、庇形状の突出部は、大きな厚みを有して形成されるため、バリや欠け等の不具合が生じ難くなる。そして、本発明のリードフレームを用いた、パッケージ製造工程において、リードフレームにおける半導体素子搭載側を樹脂で封止したときに、封止樹脂が、凹部の側面形状における横方向最深部に食い込んだ状態で、リードフレームの凹部に介在し、区画された夫々の柱状部を固定するため、柱状部の封止樹脂に対する抜け止め効果が高まる。
また、本発明のリードフレームにおいては、好ましくは、板厚が１００〜２００μｍの金属板に対し、凹部の縦方向の深さが金属板の板厚の５０〜７５％、凹部の側面形状における横方向最深部と凹部の側面形状における横方向最浅部との横方向の距離が５〜３０μｍであるのが好ましい。
このようにすれば、庇形状の突出部は、大きな厚みを有して形成されるため、バリや欠け等の不具合が生じ難く、柱状部の封止樹脂に対する抜け止め効果が高いリードフレームが具現化できる。
また、本発明のリードフレームにおいては、好ましくは、柱状部の上面には、めっき層が形成され、柱状部の上面におけるめっき層の周縁には、金属板が５〜３０μｍ露出している。
このようにすれば、めっき層直下の金属板がエッチングにより除去されることがなく、柱状部の上面の庇状に張り出した突出部近傍に形成されるめっき層の形状不良やバリ不良がより一層生じ難くなる。
また、本発明のリードフレームの製造方法は、厚さ１００〜２００μｍの銅板の表裏面に所定形状のめっき層を形成し、銅板の表面側には形成しためっき層を覆うレジストマスクを形成し、裏面側には銅板の全面を覆うレジストマスクを形成し、銅板の表面側よりエッチング抑制剤として銅と親和性のある窒素を含んだ有機化合物を含有するエッチング液を用いてハーフエッチング加工を行ない、銅板の深さ方向に銅板を貫通しないように５０〜１００μｍ溶解除去して内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部を、凹部の側面形状における横方向最深部が凹部における縦方向の中間位置より下方に位置するように形成する。
本発明のリードフレームの製造方法において、エッチング液に含有させる銅と親和性のある窒素を含んだ有機化合物は、エッチング抑制剤として機能する。エッチング抑制剤は、横方向へのエッチングを抑制する作用がある。このため、エッチング抑制剤として銅と親和性のある窒素を含んだ有機化合物を含有するエッチング液を用いれば、柱状部を形成する凹部の上方側面部のエッチングが抑制され、柱状部の上面が庇形状に張り出して突出部が形成されるようにエッチングすることが可能になる。
これに対し、従来用いられている通常のエッチング液を用いたエッチング法によっても、横方向へのエッチング量を多くすることで庇形状の突出部を形成することも可能ではあるが、横方向のエッチング量を多くしようとすると、同時に縦方向へのエッチングも進むことになり、ハーフエッチング加工部位に部分的に貫通穴が開いてしまい、樹脂封止の際に樹脂が貫通穴から漏れ出してしまう不具合を起こす虞がある。
しかるに、本発明のリードフレームの製造方法のように、エッチング抑制剤を含むエッチング液を用いれば、縦方向のエッチング量を抑えながら、横方向のエッチング量を多くして庇形状の突出部が形成でき、ハーフエッチング加工部位に部分的に貫通穴が開いてしまうような問題がない。
より詳しくは、エッチング抑制剤としては、金属板として銅材を用いる本発明のリードフレームの製造方法の場合は、銅と親和性のある窒素を含んだ有機化合物を用いる。この窒素化合物がエッチングされた端子部上面部の側面の銅に吸着されることで柱状部上方側面のエッチングが抑制され、庇形状の突出部が形成される。
銅と親和性のある窒素を含んだ有機化合物の具体例としては、アゾール類が挙げられ、さらに環内にある異原子として窒素原子のみを有するアゾールが好ましい。
アゾールはさらにイミダゾール系化合物、トリアゾール系化合物またはテトラゾール系化合物が望ましい。
このときのエッチング液としては、第二銅イオンが７０〜１１０ｇ／リットル、第一銅イオンが５ｇ／リットル以下、塩酸が３０〜５５ｇ／リットル、添加剤として、例えばテトラゾール系化合物として０．1〜５０ｇ／リットルの組成となるのが好ましい。
金属板をエッチング（ハーフエッチング）加工するには、形成しためっき層をエッチング用マスクとして用いる方法と、レジストマスクを形成して用いる方法がある。
めっき層をエッチング用マスクとして用いると、レジストマスクを形成する工程を省略することができるが、エッチング量を多くすると形成しためっき層直下の金属板がエッチングされ、めっき層の縁が突出して、折れ、形状不良やバリ不良等の問題を引き起こす虞がある。
これに対し、レジストマスクを形成して用いる方法では、レジストマスク形成の工程は増えるが、形成しためっき層より大きい（広い）範囲をマスクすることが可能となり、エッチング量を多くすることで金属板による庇量を長くすることができるため、密着強度の向上には有利である。また、めっき層をボンディング領域等の必要最小限領域に形成すればよく、めっき層をエッチング用マスクとして用いる方法に比べてめっき金属の使用量を低減できる。
また、本発明のリードフレームの製造方法においては、好ましくは、凹部を、凹部の側面形状における横方向最深部と凹部の側面形状における横方向最浅部との横方向の距離が５〜３０μｍとなるように形成する。
このようにすれば、庇形状の突出部は、大きな厚みを有して形成されるため、バリや欠け等の不具合が生じ難く、柱状部の封止樹脂に対する抜け止め効果が高いリードフレームが具現化できる。
また、本発明のリードフレームの製造方法においては、好ましくは、銅板の表面側のめっき層を覆うレジストマスクを、柱状部の上面におけるめっき層周縁に銅板が５〜３０μｍ露出するように形成する。
このようにすれば、柱状部の上面の庇形状に張り出した突出部近傍に形成されるめっき層の形状不良やバリ不良がより一層生じ難い、リードフレームが得られる。
従って、本発明によれば、庇形状の突出部の形状不良やバリ不良が生じ難く、配線デザインが損なわれることなく、柱状部の封止樹脂に対する抜け止め効果を高めことの可能なリードフレーム及びその製造方法が得られる。
次に、本発明の実施の形態について説明する。
図１は本発明の一実施形態にかかるリードフレームの凹部により区画される柱状部の断面形状を示す図である。図２は本発明の一実施形態にかかるリードフレームの製造工程を示す説明図である。図３は本発明の一実施形態にかかるリードフレームを用いたパッケージの製造工程を示す説明図である。
本発明の一実施形態のリードフレームは、図１に示すように、金属板１の上面側に形成された凹部２と、凹部２により区画された内部接続端子又は内部接続端子及びパッドとなる柱状部３を有している。
凹部２の側面形状における横方向最深部２ａは、凹部２における縦方向の中間位置２ｂより下方に位置する。詳しくは、凹部２の縦方向の深さＬ６の領域で、縦方向の中間位置より下方の領域Ｌ５の範囲内に、凹部２の側面形状における横方向最深部２ａが形成されている。そして、金属板１の上面から凹部２の側面形状における横方向最深部２ａまでの距離Ｌ１は、金属板１の上面から凹部２における縦方向の中間位置２ｂまでの距離Ｌ４よりも距離Ｌ３長くなっている。
また、凹部２は、板厚が１００〜２００μｍの金属板１に対し、凹部２の縦方向の深さＬ６が金属板１の板厚の５０〜７５％、凹部２の側面形状における横方向最深部２ａと凹部２の側面形状における横方向最浅部２ｃとの横方向の距離Ｌ２が５〜３０μｍの範囲となるように形成されている。
柱状部３の上面には、めっき層４が形成されている。また、柱状部３の上面におけるめっき層４の周縁には、金属板１が５〜３０μｍ露出している。
また、金属板１の下面側の外部接続端子に対応する位置には、めっき層５が形成されている。
このように構成されるリードフレームは、例えば、次のようにして製造できる。なお、製造の各工程において実施される、薬液洗浄や水洗浄等を含む前処理・後処理等は、便宜上説明を省略する。
まず、金属板１を用意する。金属板１としては銅材を用いる。銅材は、通常のリードフレームで用いられている高強度のものが望ましく、また厚みはハンドリングなどを鑑み、通常１００〜２００μｍの範囲で選択する。
次に、銅材の両面にドライフィルムレジストをラミネートする。ドライフィルムレジストの種類、厚みは特に限定されないが、通常感光部が硬化するネガタイプのものを用いる。この他にポジタイプのドライフィルムレジストでも良い。また液状のフォトレジストを塗布することでも良い。レジストの厚みは形成するパターンの線幅・線間距離で決定されるが、通常は１５〜４０μｍの範囲のものを用いる。
次に、ドライフィルムレジストに所定の位置に所定の形状のめっき層を形成するためのパターンを露光する。これは、一般的な方法と同じで、ドライフィルムレジストにパターンを形成したフォトマスクを密着させ、紫外線を照射することでフォトマスクのパターンをドライフィルムレジストに露光する。照射量は２０〜１００ｍＪ／ｃｍ２程度である。このとき、半導体素子が搭載される面側となる表面側と反対側の外部接続端子となる裏面側が区別される。
次に、現像し、銅材の両面に所定形状の開口部が形成されためっき用のレジストマスク６を形成する。
なお、アルカリ現像型のフォトレジストを用いる場合は、通常１％程度の濃度の炭酸ナトリウムを用いる。
次に、めっき用のレジストマスク６の開口部にめっきを行なう（図２(a)参照）。めっきに用いる金属は耐熱性、半導体素子との接続のためのワイヤボンディング性、およびプリント基板実装時の半田ぬれ性などを考慮して適宜選択する。通常は電気めっきで、Ｎｉ、Ｐｄ、Ａｕ、Ａｇなどをめっきに用いる。
その後、めっき用のレジストマスク６を剥離する。剥離には、アルカリ現像型のフォトレジストを用いている場合は通常１％程度の濃度の水酸化ナトリウムを用いる。
次に、表面側には、ハーフエッチング処理の後にめっき層のバリが出来ないように、エッチング量や露光の位置ズレを考慮した上で、形成しためっき層より大きなエッチング用のレジストマスク７を形成し、裏面側は全面を覆うエッチング用のレジストマスク７を形成する（図２(b)参照）。この方法は上述のラミネート、露光、現像と同様である。
次に、表面側のエッチング用のレジストマスク７の開口部からハーフエッチングを行ない、柱状部３を区画する凹部２を形成する（図２(c)参照）。
エッチング液は、エッチング抑制剤を含んだエッチング液を用いる。これにより、銅材表面からエッチング加工が進み、形成される凹部２の上方側面に抑制剤が吸着されることで凹部２の上部（銅材の表面近傍）のエッチングが抑制され、凹部２の側面形状における横方向最深部２ａが凹部２における縦方向の中間位置２ｂより下方に位置するように、凹部２が形成される、その結果、柱状部３に庇型の突出部を得ることが出来る。
エッチング抑制剤としては、例えばイミダゾール系化合物、トリアゾール系化合物またはテトラゾール系化合物が挙げられる。
また、エッチング液は、例えば、第一銅濃度１ｇ／リットル、第二銅濃度９５ｇ／リットル、塩酸４５ｇ／リットル、エッチング抑制剤として５−メチル−１Ｈ−テトラゾールを３．３〜３．６ｇ／リットルを添加したものが使用できる。
また、ハーフエッチングの深さは、後のエッチング加工量が少なくなる点で深い方が良いが、深すぎるとリードフレーム強度が弱くなることや部分的に貫通穴ができてしまうなどの不具合が起こることから、少なくとも厚さ３０μｍ程度は銅材が残るようにハーフエッチングを行なうことが望ましい。また、ハーフエッチングにより形成される凹部２は、縦方向の深さＬ６が銅材の板厚の５０〜７５％、凹部２の側面形状における横方向最深部２ａと凹部２の側面形状における横方向最浅部２ｃとの横方向の距離Ｌ２が５〜３０μｍとなるように形成する。
次に、レジストマスクを剥離する（図２(d)参照）。これにより、図１に示した構成を備えた本発明の一実施形態のリードフレームが得られる。
次に、得られたリードフレームの表面側のパッドに半導体素子８を、ダイペースト等を用いて搭載し、半導体素子と内部接続端子をワイヤ９でボンディングする（図３(a)参照）。ダイペーストには、銀ペーストを用い、ワイヤボンディングには、金ワイヤや銅ワイヤなど２０〜４０μｍφの大きさのワイヤを用いる。
次に、エポキシ樹脂等を用いて銅材の半導体素子搭載側を樹脂封止する。これにより形成される、封止樹脂１０は、凹部２の横方向最深部２ａに食い込んだ状態で、リードフレームの凹部２に介在し、区画された夫々の柱状部３を固定する（図３(b)参照）。
次に、裏面側に形成しためっき層５をエッチングマスクとして、銅材をエッチング加工して、半導体素子搭載部（パッド）および端子部（内部接続端子と外部接続端子）を独立させる（図３(c)参照）。次に、ダイシングなどの方法で個々のパッケージサイズに切断する（図３(d)参照）。なお、個々のパッケージサイズに切断する前に、裏面側の凹部を、封止樹脂１０と一体化して柱状部３の固定を補強するための補強樹脂１１を充填してもよい（図３(e)、図３(f)参照）。
これにより、パッケージが得られる。
なお、本発明の一実施形態のリードフレームにおいては、好ましくは、柱状部３の上面におけるめっき層４の周縁に銅板の表面が５〜３０μｍ露出するように構成してもよい。そのようなリードフレームは、例えば、上記リードフレームの製造工程において、銅板の上面に形成しためっき層４より２０〜５０μｍ大きなレジストマスクを形成し、ハーフエッチング加工を行って柱状部３を形成し、上面におけるめっき層４より銅板の表面が５〜３０μｍ露出するようにすることで得られる。
本発明の一実施形態のリードフレームによれば、柱状部３を区画する凹部２の側面形状における横方向最深部２ａが、凹部２における縦方向の中間位置２ｂより下方に位置するように凹部２を形成した構成としたので、柱状部３の上面が庇形状に張り出して突出部が形成される。また、庇形状の突出部は、大きな厚みを有して形成されるため、バリや欠け等の不具合が生じ難くなる。そして、本発明の一実施形態のリードフレームを用いた、パッケージ製造工程において、リードフレームにおける半導体素子搭載側を樹脂で封止したときに、封止樹脂１０が、凹部２の側面形状における横方向最深部２ａに食い込んだ状態で、リードフレームの凹部２に介在し、区画された夫々の柱状部３を固定するため、柱状部３の封止樹脂１０に対する抜け止め効果が高まる。
また、本発明の一実施形態のリードフレームによれば、板厚が１００〜２００μｍの金属板１に対し、凹部２の縦方向の深さＬ６が金属板１の板厚の５０〜７５％、凹部２の側面形状における横方向最深部２ａと凹部２の側面形状における横方向最浅部２ｃとの横方向の距離が５〜３０μｍである構成としたので、庇形状の突出部は、大きな厚みを有して形成されるため、バリや欠け等の不具合が生じ難く柱状部３の封止樹脂１０に対する抜け止め効果が高いリードフレームが具現化できる。
また、本発明の一実施形態のリードフレームによれば、柱状部３の上面には、めっき層４が形成され、柱状部３の上面におけるめっき層４の周縁には、金属板１が５〜３０μｍ露出している構成としたので、めっき層直下の金属板１がエッチングにより除去されることがなく、柱状部３の上面の庇状に張り出した突出部の近傍に形成されるめっき層４の形状不良やバリ不良がより一層生じ難くなる。
実施例
次に、本発明のリードフレーム及びその製造方法の実施例を説明する。
まず、金属板１として、厚さ０．１２５ｍｍの銅系合金材を用いて、両面にドライフィルムレジストをラミネートした。
次に、所定のパターンで両面に露光を行ない、現像してめっきが必要な部分が開口されたレジストマスク６を形成した。
次に、レジストマスク６の開口部に電気めっきで、順に、Ｎｉ、Ｐｄ、Ａｕ、Ａｇをめっきし、めっき層４を形成した（図２(a)参照）。
次に、レジストマスク６を剥離し、めっき層４が形成された金属板１の両面に、上記と同じドライフィルムレジストをラミネートし、半導体素子８が搭載される表面側は、形成しためっき層４より５０μｍ大きいパターンで露光し現像を行ない、めっき層４より５０μｍ大きいレジストマスク７を形成した。そして、反対面の裏面側は、全面を覆うレジストマスク７を形成した（図２(b)参照）。
次に、第一銅濃度１ｇ／リットル、第二銅濃度９５ｇ／リットル、塩酸４５ｇ／リットル、エッチング抑制剤として５−メチル−１Ｈ−テトラゾールを３．３〜３．６ｇ／リットルを添加した、液温４０℃のエッチング液を用いて、スプレー圧０．０９〜０．１３ＭＰａで４分間、表面側から約８０μｍの深さまでハーフエッチングを行ない、柱状部３を区画する凹部２を、凹部２の側面形状における横方向最深部２ａが縦方向の中間位置２ｂより下方に位置するように形成した（図２(c)参照）。
その後、両面のレジストマスク７を剥離して実施例１〜６のリードフレームを得た（図２(d)参照）。
このようにして得られた実施例１〜６のリードフレームのハーフエッチング時のサイドエッチングによる柱状部３を区画する凹部２の横方向最浅部２ｃから凹部２の横方向最深部２ａまでの距離Ｌ２）は、６〜１８μｍであった。
本発明の実施例のリードフレームの凹部により区画される柱状部の断面形状の一例として、図４(a)、図４(b)に実施例２、実施例６の夫々にかかるリードフレームの凹部により区画される柱状部の断面形状を画像で示す。
比較例
また、比較例として、上記と同じレジストマスクを形成した材料を用いて、エッチング加工では、第一銅濃度１ｇ／リットル、第二銅濃度９５ｇ／リットル、塩酸４５ｇ／リットル、エッチング抑制剤として５−メチル−１Ｈ−テトラゾールを２．７〜３．０ｇ／リットル（比較例１〜６）及び、３．９ｇ／リットル（比較例７〜９）を添加した、液温４０℃のエッチング液を用いて、スプレー圧０．０９〜０．１３ＭＰａで４分間、表面側から約８０μｍの深さまでハーフエッチングを行ない、柱状部３を区画する凹部２を、凹部２の側面形状における横方向最深部２ａが縦方向の中間位置２ｂより上方に位置するように形成した。
比較例１〜６のリードフレームのハーフエッチング時のサイドエッチングによる柱状部３を区画する凹部２の横方向最浅部２ｃから凹部２の横方向最深部２ａまでの距離Ｌ２は１０〜２４μｍであった。また、エッチング抑制剤を３．９ｇ／リットル添加して形成した比較例７〜９のリードフレームは、形成された凹部２の側面形状が崩れてしまい、凹部２の側面形状における横方向最深部２ａの位置を計測することができなかった。
本発明の比較例のリードフレームの凹部により区画される柱状部の断面形状の一例として、図４(c)に比較例２にかかるリードフレームの凹部により区画される柱状部の断面形状を画像で示す。
実施例１〜６、比較例１〜９のリードフレームの製造に用いたエッチング液、エッチング抑制剤の濃度、スプレー圧、製造されたリードフレームのエッチング寸法を表１に示す。
なお、表１中、Ｌ１は金属板１の上面から凹部２の側面形状における横方向最深部２ａまでの距離、Ｌ２は凹部２の横方向最浅部２ｃから凹部２の横方向最深部２ａまでの距離、Ｌ３は凹部２の側面形状における横方向最深部２ａまでの距離Ｌ１と、金属板１の上面から凹部２における縦方向の中間位置２ｂまでの距離Ｌ４との差、Ｌ６は凹部２の縦方向の深さである。
側面形状における横方向最浅部の形状成形安定性の評価
柱状部３の側面形状における横方向最浅部２ｃの形状成形安定性を簡易的に評価するため、表１に示す実施例１〜６及び比較例１〜６の試験サンプルを夫々１０００個作製した。そして、各１０００個の試験サンプルにおいて、柱状部３の側面形状における横方向最浅部の欠け不良数を計数するとともに、欠け不良率を算出した。
実施例１〜６及び比較例１〜６のリードフレームの試験サンプルの柱状部３の側面形状における横方向最浅部２ｃの形状成形安定性の評価結果を表２に示す。
実施例１〜６のリードフレームの試験サンプルでは、柱状部３の側面形状における横方向最浅部２ｃの欠け不良は、全く検出されなかった。一方、比較例１〜６のリードフレームの試験サンプルでは、柱状部３の側面形状における横方向最浅部２ｃの欠け不良が、０．２％〜１．３％検出された。
１ 金属板
２ 凹部
２ａ 横方向最深部
２ｂ 縦方向の中間位置
２ｃ 横方向最浅部
３ 柱状部
４ 上面側のめっき層
５ 下面側のめっき層
６ めっき用のレジストマスク
７ エッチング用のレジストマスク
８ 半導体素子
９ ワイヤ
１０ 封止樹脂
１１ 補強樹脂

Claims (6)

  1. 金属板の上面側に形成された凹部と、前記凹部により区画された内部接続端子又は内部接続端子及びパッドとなる柱状部を有するリードフレームにおいて、前記凹部の側面形状における横方向最深部は、該凹部における縦方向の中間位置より下方に位置することを特徴とするリードフレーム。
  2. 板厚が１００〜２００μｍの前記金属板に対し、前記凹部の縦方向の深さが前記金属板の板厚の５０〜７５％、前記凹部の側面形状における横方向最深部と該凹部の側面形状における横方向最浅部との横方向の距離が５〜３０μｍであることを特徴とする請求項１に記載のリードフレーム。
  3. 前記柱状部の上面には、めっき層が形成され、
    前記柱状部の上面における前記めっき層周縁には、前記金属板が５〜３０μｍ露出していることを特徴とする請求項１に記載のリードフレーム。
  4. 厚さ１００〜２００μｍの銅板の表裏面に所定形状のめっき層を形成し、
    前記銅板の表面側には形成した前記めっき層を覆うレジストマスクを形成し、裏面側には前記銅板の全面を覆うレジストマスクを形成し、
    前記銅板の表面側よりエッチング抑制剤として銅と親和性のある窒素を含んだ有機化合物を含有するエッチング液を用いてハーフエッチング加工を行ない、前記銅板の深さ方向に銅板を貫通しないように５０〜１００μｍ溶解除去して内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部を、横方向最深部が該凹部の側面形状における縦方向の中間位置より下方に位置するように形成することを特徴とするリードフレームの製造方法。
  5. 前記ハーフエッチング加工を行う工程において、前記凹部を、該凹部の側面形状における横方向最深部と該凹部の側面形状における横方向最浅部との横方向の距離が５〜３０μｍとなるように形成することを特徴とする請求項４に記載のリードフレームの製造方法。
  6. 前記レジストマスクを形成する工程において、前記銅板の表面側のめっき層を覆うレジストマスクを、前記柱状部の上面における前記めっき層周縁に前記銅板が５〜３０μｍ露出するように形成することを特徴とする請求項３に記載のリードフレームの製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6741356B1 (ja) * 2019-03-22 2020-08-19 大口マテリアル株式会社 リードフレーム
EP3879569A1 (en) * 2020-03-11 2021-09-15 Nexperia B.V. A leadless semiconductor package and method of manufacture

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52122960A (en) 1976-04-07 1977-10-15 Shionogi Seiyaku Kk Freeze drying method and apparatus
JP3780122B2 (ja) 1999-07-07 2006-05-31 株式会社三井ハイテック 半導体装置の製造方法
US20040080025A1 (en) * 2002-09-17 2004-04-29 Shinko Electric Industries Co., Ltd. Lead frame, method of manufacturing the same, and semiconductor device manufactured with the same
JP2007051336A (ja) * 2005-08-18 2007-03-01 Shinko Electric Ind Co Ltd 金属板パターン及び回路基板の形成方法
JP2009164232A (ja) 2007-12-28 2009-07-23 Mitsui High Tec Inc 半導体装置及びその製造方法並びにリードフレーム及びその製造方法
US7821113B2 (en) * 2008-06-03 2010-10-26 Texas Instruments Incorporated Leadframe having delamination resistant die pad
JP2009302209A (ja) * 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
US20110201159A1 (en) * 2008-11-05 2011-08-18 Mitsui High-Tec, Inc. Semiconductor package and manufacturing method thereof
JP5195647B2 (ja) * 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法
JP5626785B2 (ja) 2010-09-27 2014-11-19 Ｓｈマテリアル株式会社 半導体素子搭載用リードフレームおよびその製造方法
JP2012146782A (ja) 2011-01-11 2012-08-02 Sumitomo Metal Mining Co Ltd 半導体素子搭載用リードフレームの製造方法
JP2017103365A (ja) * 2015-12-02 2017-06-08 新光電気工業株式会社 リードフレーム及び電子部品装置とそれらの製造方法

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