KR20190016901A - 측면 납땜 가능 리드리스 패키지 - Google Patents

측면 납땜 가능 리드리스 패키지 Download PDF

Info

Publication number
KR20190016901A
KR20190016901A KR1020180088945A KR20180088945A KR20190016901A KR 20190016901 A KR20190016901 A KR 20190016901A KR 1020180088945 A KR1020180088945 A KR 1020180088945A KR 20180088945 A KR20180088945 A KR 20180088945A KR 20190016901 A KR20190016901 A KR 20190016901A
Authority
KR
South Korea
Prior art keywords
contact
leadframe
lead frame
support structure
sheet
Prior art date
Application number
KR1020180088945A
Other languages
English (en)
Other versions
KR102534406B1 (ko
Inventor
헨리 데스칼조 바탄
Original Assignee
셈테크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 셈테크 코포레이션 filed Critical 셈테크 코포레이션
Publication of KR20190016901A publication Critical patent/KR20190016901A/ko
Priority to KR1020230062128A priority Critical patent/KR20230074423A/ko
Application granted granted Critical
Publication of KR102534406B1 publication Critical patent/KR102534406B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

리드 프레임은 전도성 재료의 시트를 화학적으로 하프 에칭함으로써 형성된다. 하프-에칭은 리드 프레임의 제 1 접촉부의 제 1 측면을 노출시킨다. 솔더 가용성 층은 제 1 접촉부의 제 1 측면 상에 도금된다. 밀봉재는 솔더 가용성 층을 도금 한 후에 리드 프레임 상에 증착된다.

Description

측면 납땜 가능 리드리스 패키지{SIDE-SOLDERABLE LEADLESS PACKAGE}
본 출원은 2017년 8월 9일자로 출원된 미국 가출원 제 62/543,211 호의 이익을 주장하며, 상기 출원은 본원에 참고로 인용된다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 더 상세하게는 측면 솔더링 가능 리드리스 패키지(SLP)를 형성하는 반도체 장치 및 방법에 관한 것이다.
반도체 장치는 현대의 전자 제품에 일반적으로 존재한다. 반도체 장치는 전기 요소의 수와 밀도가 다양하다. 반도체 장치는 아날로그 및 디지털 신호 처리, 센서, 전자기 신호 송수신, 전자 장치 제어, 전원 관리 및 오디오/비디오 신호 처리와 같은 광범위한 기능을 수행한다. 이산 반도체 장치는 일반적으로 발광 다이오드(LED), 소형 신호 트랜지스터, 저항, 커패시터, 인덕터, 다이오드, 정류기, 사이리스터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 일종의 전기 요소를 포함한다. 집적 반도체 장치는 일반적으로 수백-수백만 개의 전기 구성 요소를 포함한다. 집적 반도체 장치의 예로는 마이크로 컨트롤러, ASIC(Application Specific Integrated Circuit), 전력 변환, 표준 로직, 증폭기, 클럭 관리, 메모리, 인터페이스 회로 및 기타 신호 처리 회로가 있다.
소형 장치에 대한 경쟁으로 패키지로부터 연장된 리드없는 패키지가 부각됨에 따라 쿼드 플랫 노 리드(QFN) 또는 듀얼 플랫 노 리드(DFN) 패키지가 보편화되고 있다. 리드리스 패키지는 일반적으로 밀봉제의 측면 또는 하부에서 연장되는 리드가 아닌 패키지 밀봉제의 표면과 동일 평면 또는 오목한 노출된 접촉부를 갖는다.
리드리스 패키지는 리드 프레임 접촉부와 기판상의 접촉 패드 사이에서 솔더를 납땜시킴으로써 기판에 장착된다. 제조업체는 리드리스 패키지의 접촉부가 측면 납땜 가능 표면을 가지기를 원한다. 리드리스 패키지의 측면 납땜 가능 표면은 납땜된 납땜이 측면 납땜 가능 표면과 기판 사이에 필렛을 형성하게 한다. 솔더 필렛은 패키지와 기판 사이의 적절한 상호 연결이 사람이나 자동 육안 검사 장치에 의해 육안으로 확인할 수 있기 때문에 전자 장치 제조업체에게 유용하다. 육안 검사 결과 패키지 접촉부 중 하나에 대해 적절한 필렛이 형성되지 않은 것으로 나타나면 오류가 기록된다. 연결이 잘못된 장치는 수리하거나 폐기할 수 있다.
그러나, 육안 검사를 위해 솔더 필렛을 형성하는 것은 솔더 가용성인 패키지 접촉부의 측면에 의존한다. 접촉부의 측면 표면상의 솔더 납땜을 촉진하기 위해, 리드리스 패키지의 제조는 일반적으로 패키징 공정의 일부로서 접촉부를 가용성 물질로 도금하게 된다. 금속 도금은 일반적으로 다양한 전기 도금 또는 무전기 증착 방법으로 수행된다. 더 두껍고 빠른 금속 증착이 일어나기 때문에 전기 도금이 더 바람직한 도금 방법이다. 전기 도금에 의해 제공되는 더 두꺼운 금속 층은 특히 납땜되기 전에 상당한 기간 동안 선반에 부분들을 놓은 후에 보다 신뢰성있는 솔더 필렛을 제공한다.
전기 도금의 한 방법은 패키지를 캡슐화한 후에 톱을 사용하여 장치 패널 리드의 일부만을 절단하는 것을 포함한다. 패키지 접촉부를 통해 중간 정도 깊이로 절단하면 스텝 커팅으로 불려지는 계단 스텝 모양의 접촉부가 남는다. 인접한 장치의 리드는 전기 도금을 위해 전류를 통과시키기 위해 절삭되지 않은 부분을 통해 서로 전기적으로 연결된 채로 유지된다. 톱날로 스텝 커팅을 한 후 도금 작업을 하면 별도의 제조 작업과 비용이 발생하므로 제거하는 것이 유리하다.
따라서, 패키징 공정의 일부로서 스텝 커팅 및 도금을 요구하지 않고 접촉부의 측면을 전기 도금할 수 있는 리드 프레임 디자인에 대한 필요성이 존재한다.
도 1a-1h는 SLP를 형성하는 공정;
도 2a 및 도 2b는 선형 리드를 갖는 리드 프레임 및 SLP;
도 3a 및 도 3b는 추가적인 지지 구조를 갖는 리드 프레임 및 SLP; 및
도 4a 및 도 4b는 PCB 상에 설치된 측면 납땜가능 패키지.
이하, 도면을 참조하여 하나 이상의 실시예를 설명하는데, 동일한 도면 부호는 동일하거나 유사한 요소를 나타낸다. 도면이 특정 목적을 달성하기 위한 최선의 모드의 관점에서 설명되었지만, 이 설명은 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하는 것으로 의도된다. 본 명세서에서 사용된 용어 "반도체 다이"는 단수 및 복수 형태의 단어를 모두 지칭하며, 따라서 단일 반도체 장치 및 다수의 반도체 장치 모두를 지칭할 수 있다.
또한, 도 1a는 리드 프레임을 형성하는데 사용되는 전도성 베이스의 시트(10)를 도시한다. 베이스 재료는 일반적으로 구리이지만, 알루미늄, 금, 철, 니켈, 이들의 조합 및 합금, 또는 다른 적절한 리드 프레임 재료가 다른 실시예에서 사용된다. 시트(10)는 롤링, 프레싱, 몰딩 또는 서로 실질적으로 평행하고 실질적으로 평탄한 상부 및 하부 표면을 갖는 시트를 형성하기 위한 임의의 다른 적절한 수단에 의해 원료로부터 형성된다. 일 실시예에서, 사전 도금된 프레임(pre-plated frame, PPF)이 시트(10)에 사용된다. PPF는 주석, 니켈, 금 또는 팔라듐과 같은 다른 금속의 하나 이상의 층으로 도금된 상부 및 하부 표면을 갖는 구리 시트일 수 있다. 시트(10)는 단일 패널 내에 형성되는 반도체 장치의 수에 대해 원하는대로 구성된 길이 및 폭을 갖는 균일한 두께를 포함한다.
리드 프레임은 시트의 상부면 및 하부면에 화학적 에칭을 수행함으로써 시트(10)로부터 형성된다. 화학적 에칭은 포토리소그래피 공정을 사용하여 수행된다. 각각의 화학적 에칭은 하프-에칭이라 불리는 시트(10)의 대략 절반으로 진행한다. 포토 마스크 층은 각 면이 에칭되는 영역을 제어하는데 사용된다. 하부면과 상부면 모두에서 하프 에칭된 시트(10)의 영역은 시트를 통해 완전히 에칭되어 시트를 관통하는 개구가 된다. 한 면 또는 다른 면으로부터 단지 절반 에칭된 영역은 원 시트(10)의 두께의 약 절반으로 유지되고, 두 에칭 단계에 대해 마스킹된 영역은 전체 두께로 유지된다. 다른 실시예에서, 다른 하프-에칭 메카니즘이 사용된다.
도 1a에서, 하부면(12)은 상기 실시예에서 처음으로 하프 에칭된 리드 프레임의 측면인 것과 같이 관찰자를 향해 상향으로 배향된다. 다른 실시예에서, 리드 프레임의 상부가 먼저 하프 에칭된다. 시트(10)의 한 면의 상부 또는 하부로의 지정은 많은 실시예에서 임의적이다. 에칭하기 전에 일반적으로 상부와 하부에는 차이가 없다. 도 1a의 시트(10)위로 플리핑은 도시된 도면과 본질적으로 동일하다.
도 1b는 하부 표면(12)이 하프 에칭된 후, 그러나 상부 표면이 에칭되기 이전의 시트(10)를 도시한다. 시트(10)의 하프 에칭된 영역은 하부 표면(12)과 실질적으로 동일한 방향으로 배향되지만 감소된 높이에 있는 표면(20)을 형성한다. 하프-에칭은 시트(10)를 완전히 통과하지 못한다. 도 1b에 도시된 단계에서 시트(10)를 플리핑하는 것은 도 1a에 도시된 것과 실질적으로 동일한 도면이 여전히 얻어지는데, 왜냐하면 하프-에칭은 상부 표면까지 미치지 않기 때문이다.
도 1b의 하프-에칭은 리드 프레임으로부터 장치의 3×3 층을 형성하도록 구성된다. 영역들(20a)은 장치들 사이에서 하프 에칭되지만, 영역들(20b)은 각 장치들 중간에서 하프 에칭된다. 다른 실시예에서, 수백 또는 수천 개의 장치가 단일 리드 프레임으로부터 형성된다. 각각의 장치 섹션은 장치의 2개의 접촉부 사이의 영역(20b)을 갖는 한 쌍의 접촉부(28)를 포함한다. 각각의 접촉부(28)의 주 몸체는 하부면(12)으로부터 에칭되지 않고 시트(10)의 전체 두께로 유지된다. 각각의 접촉부(28)는 최종 장치에서 노출되고 솔더링될 측면(30)을 포함한다. 측면(30)은 영역(20a)의 에칭에 의해 노출된다. 각 장치의 하나의 접촉부(28)는 접촉부 중 어느 것이 핀 인지를 식별하기 위해 장치의 내측을 향한 노치(34)를 포함한다.
각각의 장치는 장치 형성 동안 밀봉재로 채워질 표면(20b) 위로 및 접촉부(28) 사이의 중심에 위치된 공간을 포함한다. 댐바(Dambars, 40)는 선택적으로 표면(20b) 주위에 형성되어 밀봉제를 각 장치의 중앙 영역 내에 유지시킨다. ㄷ대댐바(40)는 장치의 열(row)을 인접한 열(row)에 물리적으로 결합시킴으로써 리드 프레임의 구조적 완전성을 증가시키고, 또한 밀봉재가 흘러나와 측면(30)을 덮을 가능성을 감소시킨다. 밀봉재는 바람직하게는 도 1b의 표면(20b)위 영역 내에만 포함되고 표면(20a)의 영역 내에서 흐르지 않는다. 따라서, 접촉부(28)의 측면(30)은 후속 솔더 접속을 위해 밀봉재로부터 노출된 채로 유지된다. 일부 실시예에서, 리지(42)가 리드 프레임 주위에 형성되어 밀봉재가 리드 프레임의 측면을 통해 침입하여 측면(30)을 덮는 것을 방지한다. 리지(42)는 리드 프레임의 둘레를 밀봉제로부터 밀봉하는 실시예에서는 요구되지 않는다.
지지 구조(46)는 캡슐화 동안 물리적 지지를 위한 장치들 사이의 공간에 형성된다. 표면(20a) 아래의 측면(30)에 인접한 공간은 캡슐화 공정 중에 실질적으로 밀봉되어, 리드 프레임의 영역에 상당한 압력이 가해질 수 있다. 지지 구조(46)는 성형 공정의 압력에 대항하여 리드 프레임, 특히 표면(20a)을 지지하기 위한 기둥으로서의 역할을 한다.
지지 구조(46)는 캡슐화 중에 리드 프레임의 구조적 완전성을 유지하는데 도움을 준다. 또한, 지지 구조(46)는 기점 마커로서 작용하는 십자형 또는 다른 형상으로 형성된다. 지지 구조(46)는 유닛 사이의 톱니 스트리트에 형성되므로, 지지 구조의 특정 형상은 일반적으로 최종 장치와 관련이 없다. 십자형 지지 구조(46)는 장치의 열과 평행하게 그리고 수직 방향으로 측면(30)으로 연장될 수 있다. 다른 실시예에서, 지지 구조(46)는 원형 또는 기둥을 위한 임의의 다른 적절한 형상이다. 코드는 지지 구조(46)의 형상을 변화시킴으로써 구현될 수 있다. 그 후, 코드는 프레임 내의 특정 행 및 열을 위치 시키는데 사용될 수 있다.
측면(30)은 양호한 솔더 필렛을 생성하기 위해 최종 장치가 의존하는 측면 납땜 가능 표면이다. 측면은 도 1b에 도시된 단계에서 노출된다. 따라서, 도 1b에 도시된 구조는 솔더 가용성 층으로 전기 도금될 수 있으며, 도금된 층은 최종 장치에 유지되어 솔더 가용성 접촉 플랭크를 제공한다. 다른 실시예에서, 도금은 후반 단계에서 발생한다.
접촉부(28), 댐바(40), 리지(42) 및 지지 구조(46)은 마스크 층을 하부면(12)의 영역 위에 마스킹 층을 생성함으로써 형성된다. 마스킹 층은 표면(20a 및 20b) 위에서 제거되고, 전체 두계 영역의 형태로 유지된다. 에칭은 기판 재료를 제거하여 표면(20a 및 20b)의 영역 내의 기판의 두께를 감소시키며, 마스크는 접촉부(28) 등을 화학적 에칭제로부터 보호한다. 마스크는 에칭 후 제거된다.
도 1c에서, 시트(10)는 상부면(52)이 위로 향하도록 뒤집힌다. 상부 표면(52)은 일반적으로 에칭 이전의 시트(10)의 하부 표면(20)과 동일하지만 시트의 반대측에 있다. 도 1c에서, 상부 표면(52)은 하부 표면(20)이 개구(56) 및 함몰부(58)를 형성하는 것과 동일한 방식으로 그러나 다른 패턴으로 하프-에칭된다. 개구(56)는 시트(10)의 대향 측면으로부터 표면(20b)을 하프 에칭(etching)함으로써 형성되고, 시트를 통해 상기 위치에서 완전히 에칭된다. 표면(20a)은 후면(52)으로부터 에칭되지 않으므로, 표면(20a)은 손상되지 않은 채로 유지된다. 표면(20a)을 형성하는 시트(10)의 부분은 패키징 동안 측면(30)이 밀봉재로 덮이지 않도록 보호한다. 노치(34)는 양 측면에서 에칭될 수 있지만, 하부면(12)으로부터 에칭되는 것으로 도시된다. 상부면(52)까지 연장되지 않은 노치(34)를 가지면 반도체 다이를 리드 프레임의 상부 표면에 장착하기 위한 표면적이 증가하고, 노치(34)가 밀봉재로 채워짐에 따라 접촉부(28)에 대한 몰드의 잠금이 증가한다.
오목부(58)는 접촉부(28) 내의 상부 표면(52)을 통해 하프 에칭된다. 오목부(58)은 시트(10)를 통해 부분적으로만 연장된다. 밀봉재는 몰드 로크, 즉 접촉부(28)상의 밀봉재의 그립을 증가시키기 위해 함몰부를 채운다. 증가된 몰드 로크는 접촉부(28)가 밀봉재로부터 분리될 가능성을 감소시킨다. 임의의 수 및 형태의 오목부(58)는 임의의 적절한 위치에서 적절하게 형성될 수 있다. 오목부(58)는 도 1c에 도시된 바와 같이 복수의 원일 수 있다. 다른 실시예에서, 함몰부(58)는 접촉부(28)의 전체 상부 표면 위로 펼쳐진 딤플로서 형성된다. 다른 실시예에서, 함몰부(58)는 각각 다수의 접촉부(28)를 가로 질러 연장되거나 임의의 다른 원하는 형상을 형성한다.
시트(10)가 상부 표면(52) 및 하부 표면(12) 모두에서 하프 에칭되면, 시트는 완성된 리드 프레임(60)으로 제조된다. 리드 프레임(60)은 제조 공정의 상기 단계에서 도금될 수 있는데, 가용될 수 있는 물질로 도금되도록 측면(30)이 노출된다. 댐바(40)는 패키징 공정 동안 측면 표면(30)이 밀봉재로 덮여지는 것을 방지한다. 리드 프레임(60)에 적용되는 도금은 주석, 팔라듐, 니켈, 금, 솔더, 다른 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 팔라듐, 니켈 및 금 각각의 3개의 개별 층이 리드 프레임(60) 위에 도금된다. 측면(30)은 측면 납땜 가능 표면을 갖는 접촉부(28)을 생성하는 도금 재료로 덮힌다.
반도체 패키징 회사는 일반적으로 리드 프레임 제조자로부터의 리드 프레임을 이미 수행된 하프-에칭 및 도금과 함께 도 1c에 도시된 상태로 전달되도록 주문할 것이다. 그 다음, 반도체 패키지 회사는 반도체 다이를 리드 프레임 상에 도 1d-1h에 도시된 바와 같이 패키징한다. 리드 프레임 제조업체가 측면 도금을 수행하면 반도체 패키징 업체가 수행해야 하는 작업량이 줄어든다. 반도체 패키징 회사는 리드의 측면을 도금하기 위해 패키징 공정의 일부로 톱질 및 도금 단계를 수행할 필요가 없다. 경우에 따라, 동일한 개체가 리드 프레임을 제조하고 리드 프레임을 도금한 다음 리드 프레임을 사용하여 반도체 패키지를 형성한다. 다른 경우, 반도체 패키징 회사는 리드 프레임 제조업체가 아닌 도금을 수행하지만 가용성 측면이 있는 접촉부를 얻기 위해 도금 전에 단계 절단을 수행하지 않아도 공정이 더 쉽게 이루어진다. 상기 및 아래에 도시된 단계는 상업적으로 적합한 기업의 임의의 조합에 의해 수행될 수 있다.
도 1d에서, 리드 프레임(60)은 캐리어(62) 상에 배치되고 반도체 다이(64)는 각 쌍의 접촉부(28) 상에 배치된다. 일부 실시예에서, 캐리어(62)의 상부 표면은 양면 테이프, 열 방출 층, 자외선 방출 층, 접착제 층 또는 다른 적절한 계면 층을 캐리어(62) 상에 리드 프레임(60)을 유지하기 위해 포함할 수 있는 한편, 후속 방출을 허용한다. 반도체 다이(64)는 솔더 또는 다른 적절한 수단에 의해 리드 프레임(60)의 접촉부(28)에 전기적으로 연결되고 기계적으로 결합되는 반도체 다이 위에 형성된 접촉 패드(66)를 포함한다. 반도체 다이(64)는 2 단자 장치, 예를 들어 과도 전압 억제 다이오드이다.
도 1e에서, 페이스트 인쇄, 압축 성형, 트랜스퍼 몰딩, 액체 밀봉재 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적절한 애플리케이터를 사용하여 밀봉재 또는 몰딩 화합물(70)이 기판(60) 및 반도체 다이(64) 위에 증착된다. 밀봉재(70)는 에폭시 수지, 에폭시 아크릴 레이트 또는 필러를 포함하거나 포함하지 않는 임의의 적합한 중합체와 같은 중합체 복합 재료일 수 있다. 임의의 적합한 몰딩 화합물이 다른 실시예에서 밀봉제(70)에 사용된다. 밀봉재(70)는 비 전도성이며 외부 요소 및 오염물로부터 반도체 장치를 환경적으로 보호한다. 또한, 밀봉재(70)는 반도체 다이(64)를 광 노출로 인한 열화로부터 보호한다. 밀봉재(70)를 갖는 리드 프레임(60) 및 반도체 다이(64)는 비 절연된 장치의 패널(74)을 형성한다.
밀봉재(70)는 개구(56)를 통해 흐르는 것을 포함하는 리드프레임(60)의 상부 및 측면을 완전히 커버하기 위해 캐리어(62)의 변부로 연장된다. 그러나, 밀봉재(70)는 접촉부(28)의 측면(30) 위로 흐르지 않는다. 댐바(40) 및 리지(42)는 측면(30) 및 지지 구조(46)가 위치되는 표면(20a) 위 리드 프레임(60)의 공극에 밀봉재가 들어가는 것을 차단한다.
도 1f는 리드 프레임(60)이 보이도록 제거된 캐리어(62)로 뒤집힌 패널(74)을 도시한다. 밀봉재(70)는 각각의 반도체 다이(64) 아래의 개구(56)에 채워진다. 리드 프레임 제조자에 적용된 도금을 포함하는 접촉부(28)의 측면(30)은 밀봉재로부터 노출된 채로 유지된다. 댐바(40)는 몰딩 공정 동안 밀봉제(70)를 개구(56) 내에 수용하여 유지시킨다. 리드 프레임(60)은 필요하다면 예를 들어 리드 프레임 제조자가 접촉부(28)를 뚫을 필요없이 도금을 수행하지 않았다면 캡슐화 후에 여전히 도금될 수 있다. 측면(30)은 노출된 채로 있고 리드 프레임(60)을 통해 전기적으로 연결되어 전기 도금을 가능하게 한다.
도 1g에서, 패널(74)은 톱날, 레이저 절삭 공구, 워터 절단 공구 또는 다른 적절한 수단을 사용하여 톱 스트리트(76)를 통해 싱귤 레이팅되어 복수의 개별 SLP(80)를 생성한다. 싱귤레이션 공정은 서로로 부터 각 장치의 접촉부(28)를 전기적으로 격리하기 위해 댐바(40)를 제거한다. 지지 구조(46) 및 리지(42)는 또한 싱귤레이션 중에 제거된다. 단일 SLP(80)만이 도 1g의 패널(74)로부터 분리되어 도시되어 있지만, 모든 톱니 스트리트(76)는 통상적으로 모든 반도체 다이(64)를 자체 SLP로 분리하기 위해 패널의 전체 길이 및 폭을 따라 절단된다.
도 1h는 SLP(80) 후-싱귤레이션을 도시한다. 각각의 접촉부(28)는 솔더가 측면을 납땜하도록 허용하는 도금된 측면(30)을 포함한다. 측면(30)은 "U"모양으로 곡선을 그리며, 접촉부(28)로부터 3 방향으로 연장되는 펼쳐진 필렛(fillet)을 가져오고 자동화된 장비가 보다 쉽게 검사할 수 있게 한다. 측면(30)은 도금 전에 리드 프레임(60)을 통해 소잉(sawing)할 필요없이 도금된다. 측면(30)은 구리 버(burr), 구리 스미어링 및 박리와 같은 종래 기술에서 사용된 소잉(sawing) 공정보다 더 정확하고 문제가 덜 발생하는 에칭 공정을 사용하여 노출된다.
도금은 밀봉재(70)가 증착되기 전 또는 후에 수행될 수 있다. 일부 실시예에서 도금은 리드 프레임 제조자에 의해 수행되며, 이는 패키징 시간을 감소시킬 수 있다. SLP(80)는 실질적으로 대칭인 반도체 패키지이며, 노치(34)는 밀봉재로부터 노출된 채로 유지되어, 예를 들어 어느 단자가 핀 하나인지를 나타내는 장치의 극성을 나타낸다. 패널(74)의 싱귤레이션(singulation)은 함몰부(58)를 통해 발생하였으므로, 상기 함몰부는 패키지 측면에서 볼 수 있다.
도 2a 및 도 2b는 SLP를 형성하는 제 2 실시예를 도시한다. 도 2a는 시트(10)와 실질적으로 유사한 전도성 재료의 시트로서 시작하는 시트(100)를 도시한다. 시트(100)는 도 1b의 시트(10)와 유사한 상태가 되도록 하프 에칭된 상부 표면(112)을 갖는다. 시트(100)는 장치 당 2개의 접촉부(128)를 포함한다. 접촉부(128)는 제 1 실시예에서와 같이 U 자형이 아닌 선형인 측면 납땜가능 표면(130)을 포함한다. 장치 당 하나의 접촉부(128)는 노치(134)를 포함한다. 노치(134)는 접촉부의 중심에 있은 도 1b의 노치(34)와 달리 접촉부(128)의 코너에 형성된다. 두 노치(34) 및 노치(134)는 각각의 접촉부의 코너, 중간 또는 임의의 다른 위치에 형성될 수 있다. 공간(140)은 선택적으로 접촉부(128)의 측면 상에 형성된다. 공간(140)은 밀봉재가 접촉부(128)의 3개의 측면 주위를 유동하여 몰드 로크를 개선시킨다. 일부 실시예에서, 댐바(40)는 밀봉재의 수용을 돕기 위해 각 유닛 사이에 사용된다. 댐바(40)는 공간(140)을 분할하거나 대체할 수 있다.
시트(100)는 도 1c와 유사하게 대향 측면 상에 뒤집혀 하프-에칭된 후 리드 프레임을 마감하기 위해 도금된다. 반도체 다이(64)는 나중에 접촉부(128) 상에 배치되고 패널로서 캡슐화된다. 도 2b는 선형 측면 납땜가능 표면(130)을 가진 완료된 SLP(180)를 도시한다. 측면 납땜가능 표면(130)은 밀봉재(170)가 인접한 측면들 사이의 공간 내로 침범하지 않으므로 톱질할 필요없이 도금될 수 있다. 측면 납땜가능 면(130)은 리드 프레임과 함께 패키지를 제작하는 것이 측면을 덮지 않고 수행되기 때문에 리드프레임 제작자에 의해 도금될 수 있다.
도 3a 및 도 3b는 지지 구조(200)가 추가된 도 1a-1h의 제 1 실시예와 실질적으로 동일한 제 3 실시예를 도시한다. 도 3a에서, 지지 구조(200)는 인접한 측면(30)들 사이에서 연장된다. 지지 구조(200)는 지지 구조들(46)만으로 충분하지 않은 경우에 캡슐화 공정 동안 분쇄되는 측면들(30) 사이에서 표면(20a)의 영역을 지지한다.
도 3b는 최종 장치에 유지되는 지지 구조(200)의 부분을 갖는 완성된 SLP(202)를 도시한다. 지지 구조(200)는 측면(30)으로부터 연장되어, 지지 구조의 일부는 최종 SLP(202) 내에 유지된다. 지지 구조(200)의 측면은 지지구조(200)(가 인접한 측면들 사이에서 완전히 연장되기 때문에 측면(30)과 동일한 도금 단계 동안 도금되지 않는다. 패널로부터의 SLP(202)의 싱귤레이션은 도금 중에 노출되지 않은 지지 구조(200)의 표면을 노출시킨다. 측면(30)의 "U"자형은 전체적으로 넓은 필렛을 제공하지만, 지지 구조(200)의 도금되지 않은 부분은 필렛을 2 개의 섹션으로 분할할 수 있다. 솔더 필렛은 여전히 3 방향으로 연장되어 있어 매우 가시적으로 유지된다. 필요한 경우 자동 육안 검사기는 분할 필렛을 검사하도록 쉽게 프로그램될 수 있다.
도 4a 및 도 4b는 인쇄 회로 기판(PCB) 상에 설치된 SLP를 도시한다. 도 4a는 패키지(80)의 단면도이다. 반도체 다이(64)는 솔더(210)에 의해 접촉부(28)에 연결된 2개의 접촉 패드(66)를 갖는다. 반도체 다이 또는 전기 요소의 임의의 적절한 유형 또는 형태가 다른 실시예에서 사용될 수 있다. 밀봉재(70)는 반도체 다이(64) 및 접촉부(28)를 덮지만, 접촉부의 하부 및 측면을 노출시킨다.
도 4a의 단면에서, 측면(30)을 포함하는 접촉부(28) 위에 도금된 가용성 전도층(211)이 도시된다. 도금은 도금될 때 제조 단계에 따라 상이한 표면 위로 연장될 수 있다. 도금이 캡슐화전에 이루어지면 전도층(211)은 접촉부(28)의 내부 표면위로 연장될 수 있다. 솔더(212)는 SLP(80)를 PCB 또는 다른 기판(360)에 기계적으로 결합 및 전기적으로 연결한다. 납땜될 때, 솔더(212)는 측면(30)을 가용시켜 접촉부(28)와 PCB(360)의 전도층(362) 사이에 필렛(214)을 형성한다. 필렛(214)은 외부 검사 시스템을 사용하여 가시적되도록 SLP(80)의 풋 프린트 외부로 연장된다.
도 4b는 전자 장치(370)의 일부로서 PCB(360) 상에 장착된 3개의 SLP(80)를 도시한다. 다수의 반도체 패키지가 SLP(80)와 함께 PCB의 표면상에 장착된다. 전자 장치(370)는 한가지 유형의 반도체 패키지, 또는 여러 유형의 반도체 패키지를 포함할 수 있다.
전자 장치(370)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 선택적으로, 전자 장치(370)는 보다 큰 시스템의 하위 구성 요소 일 수 있다. 예를 들어, 전자 장치(370)는 태블릿, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 다른 전자 장치의 일부일 수 있다. 전자 장치(370)는 또한 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드 일 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 소자 또는 다른 반도체 다이 또는 전기 요소를 포함할 수 있다.
도 4b에서, PCB(360)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(362)는 증발, 전해 도금, 무전 해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(360)의 표면 또는 내부에 형성된다. 신호 트레이스(362)는 각각의 반도체 패키지, 장착된 구성 요소 및 다른 외부 시스템 구성 요소 사이의 전기 통신을 제공한다. 트레이스(362)는 또한 필요에 따라 반도체 패키지에 전력 및 접지 연결을 제공한다.
하나 이상의 실시예가 도시되고 상세히 기술되었지만, 당업자는 본 명세서의 범위를 벗어나지 않고 이들 실시예에 대한 수정 및 적용이 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 반도체 장치를 제조하는 방법에 있어서,
    전도성 재료의 시트를 화학적으로 하프 에칭함으로써 리드 프레임을 형성하는 단계, 상기 하프 에칭은 상기 리드 프레임의 제 1 접촉부의 제 1 측면을 노출 시키고; 및
    상기 제 1 접촉부의 제 1 측면 상에 솔더 가용성 층을 도금하는 단계를 포함하는 것을 포함하여 구성되는 것을 특징으로 하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 솔더 가용성 층을 도금한 후에 상기 리드 프레임 상에 밀봉재를 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 하프-에칭은 상기 리드 프레임의 제 2 접촉부 및 상기 제 1 접촉부와 제 2 접촉부 사이의 댐바를 형성하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 하프-에칭은 상기 리드 프레임의 제 2 접촉부의 제 2 측면을 노출시키고 상기 제 1 접촉부와 상기 제 2 접촉부 사이에 지지 구조를 형성하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 제 1 측면은 "U"자 형상인 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 하프-에칭은 상기 제 1 접촉부에 노치를 형성하는 것을 특징으로 하는 방법.
  7. 반도체 장치를 제조하는 방법에 있어서,
    측면을 포함하는 리드 프레임을 제공하는 단계; 및
    밀봉재로부터 노출되어 유지되는 측면을 가진 리드 프레임 상에 밀봉재를 증착하는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 밀봉재를 증착한 후에 상기 측면 위에 전도성 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 7 항에 있어서,
    기판 위에 리드 프레임의 측면을 배치하는 단계; 및
    기판과 리드 프레임의 측면 사이에 솔더 재료를 증착하는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서, 상기 리드 프레임은 상기 측면으로부터 연장되는 지지 구조를 포함하는 것을 특징으로 하는 방법.
  11. 리드 프레임에 있어서,
    측면을 포함하는 접촉부; 및
    접촉부의 측면 상에 도금된 전도층을 포함하는 것을 특징으로 하는 리드 프레임.
  12. 제 11 항에 있어서, 상기 접촉부로부터 연장하는 댐바를 더 포함하는 것을 특징으로 하는 리드 프레임.
  13. 제 11 항에 있어서, 상기 접촉부의 측면에 인접하여 형성된 지지 구조를 더 포함하는 것을 특징으로 하는 리드 프레임.
  14. 제 13 항에 있어서, 상기 지지 구조는 상기 접촉부의 측면으로부터 연장하는 것을 특징으로 하는 리드 프레임.
  15. 제 11 항에 있어서, 상기 접촉부의 측면에 인접한 상기 리드 프레임의 하프 에칭된 영역을 더 포함하는 것을 특징으로 하는 리드 프레임.
KR1020180088945A 2017-08-09 2018-07-31 측면 납땜 가능 리드리스 패키지 KR102534406B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230062128A KR20230074423A (ko) 2017-08-09 2023-05-15 측면 납땜 가능 리드리스 패키지

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762543211P 2017-08-09 2017-08-09
US62/543,211 2017-08-09
US16/044,045 US10892211B2 (en) 2017-08-09 2018-07-24 Side-solderable leadless package
US16/044,045 2018-07-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230062128A Division KR20230074423A (ko) 2017-08-09 2023-05-15 측면 납땜 가능 리드리스 패키지

Publications (2)

Publication Number Publication Date
KR20190016901A true KR20190016901A (ko) 2019-02-19
KR102534406B1 KR102534406B1 (ko) 2023-05-18

Family

ID=63254507

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020180088945A KR102534406B1 (ko) 2017-08-09 2018-07-31 측면 납땜 가능 리드리스 패키지
KR1020230062128A KR20230074423A (ko) 2017-08-09 2023-05-15 측면 납땜 가능 리드리스 패키지

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020230062128A KR20230074423A (ko) 2017-08-09 2023-05-15 측면 납땜 가능 리드리스 패키지

Country Status (5)

Country Link
US (3) US10892211B2 (ko)
EP (2) EP3998629B1 (ko)
KR (2) KR102534406B1 (ko)
CN (1) CN109390237A (ko)
TW (2) TWI800519B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668184B (zh) * 2020-07-14 2022-02-01 甬矽电子(宁波)股份有限公司 引线框制作方法和引线框结构
US20230197583A1 (en) * 2021-12-22 2023-06-22 Semtech Corporation Semiconductor Device and Method of Forming Substrate with 3-Sided Wettable Flank
TWI839810B (zh) * 2022-08-15 2024-04-21 恆勁科技股份有限公司 半導體封裝載板結構及其製法
CN117238877A (zh) * 2023-11-14 2023-12-15 青岛泰睿思微电子有限公司 Dfn框架封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079372A (ja) * 2003-09-01 2005-03-24 Nec Electronics Corp 樹脂封止型半導体装置とその製造方法
JP2014060372A (ja) * 2012-09-19 2014-04-03 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
US20150076675A1 (en) * 2013-09-16 2015-03-19 Stmicroelectronics, Inc. Leadframe package with wettable sides and method of manufacturing same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW498443B (en) * 2001-06-21 2002-08-11 Advanced Semiconductor Eng Singulation method for manufacturing multiple lead-free semiconductor packages
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
GB2392778A (en) * 2002-09-04 2004-03-10 Atlantic Technology Quad flat pack terminals
JP3759131B2 (ja) 2003-07-31 2006-03-22 Ｎｅｃエレクトロニクス株式会社 リードレスパッケージ型半導体装置とその製造方法
JP2006066545A (ja) * 2004-08-25 2006-03-09 Mitsubishi Electric Corp 電子部品パッケージ
KR100735325B1 (ko) * 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
JP5217800B2 (ja) * 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
US20100133693A1 (en) * 2008-12-03 2010-06-03 Texas Instruments Incorporated Semiconductor Package Leads Having Grooved Contact Areas
JP2012080026A (ja) 2010-10-06 2012-04-19 Toshiba Corp Ｌｅｄパッケージ
JP2012114284A (ja) * 2010-11-25 2012-06-14 Toshiba Corp Ｌｅｄモジュール及び照明装置
TW201250964A (en) * 2011-01-27 2012-12-16 Dainippon Printing Co Ltd Resin-attached lead frame, method for manufacturing same, and lead frame
DE102011056706B4 (de) * 2011-12-20 2016-12-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Anordnung und optoelektronisches Halbleiterbauteil
JP6078948B2 (ja) * 2012-01-20 2017-02-15 日亜化学工業株式会社 発光装置用パッケージ成形体及びそれを用いた発光装置
CN103367619B (zh) * 2012-03-30 2015-12-02 光宝电子(广州)有限公司 金属支架结构及发光二极管结构
CN103367344B (zh) * 2012-04-11 2016-04-27 光宝电子(广州)有限公司 连板料片、发光二极管封装品及发光二极管灯条
US8890301B2 (en) 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
CN104103748B (zh) * 2013-04-10 2016-12-07 重庆市路迪机械厂 发光二极管封装结构及其制造方法
US8809119B1 (en) 2013-05-17 2014-08-19 Stats Chippac Ltd. Integrated circuit packaging system with plated leads and method of manufacture thereof
US20140357022A1 (en) * 2013-06-04 2014-12-04 Cambridge Silicon Radio Limited A qfn with wettable flank
US9048228B2 (en) * 2013-09-26 2015-06-02 Stats Chippac Ltd. Integrated circuit packaging system with side solderable leads and method of manufacture thereof
JP2015072947A (ja) * 2013-10-01 2015-04-16 セイコーインスツル株式会社 半導体装置及びその製造方法
WO2015145651A1 (ja) * 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5854086B2 (ja) 2014-06-05 2016-02-09 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
KR20160028014A (ko) * 2014-09-02 2016-03-11 삼성전자주식회사 반도체 소자 패키지 제조방법
TWM531057U (zh) * 2016-08-09 2016-10-21 Chang Wah Technology Co Ltd 預成形封裝導線架
US9818656B1 (en) * 2017-05-23 2017-11-14 Nxp Usa, Inc. Devices and methods for testing integrated circuit devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079372A (ja) * 2003-09-01 2005-03-24 Nec Electronics Corp 樹脂封止型半導体装置とその製造方法
JP2014060372A (ja) * 2012-09-19 2014-04-03 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
US20150076675A1 (en) * 2013-09-16 2015-03-19 Stmicroelectronics, Inc. Leadframe package with wettable sides and method of manufacturing same

Also Published As

Publication number Publication date
KR102534406B1 (ko) 2023-05-18
EP3442018B1 (en) 2021-12-29
US10892211B2 (en) 2021-01-12
TW202329271A (zh) 2023-07-16
US20210118776A1 (en) 2021-04-22
EP3998629B1 (en) 2023-09-06
TW201911431A (zh) 2019-03-16
KR20230074423A (ko) 2023-05-30
EP3998629A1 (en) 2022-05-18
TWI800519B (zh) 2023-05-01
EP3442018A1 (en) 2019-02-13
US20240021504A1 (en) 2024-01-18
US11810842B2 (en) 2023-11-07
CN109390237A (zh) 2019-02-26
US20190051584A1 (en) 2019-02-14

Similar Documents

Publication Publication Date Title
US11810842B2 (en) Side-solderable leadless package
US8551820B1 (en) Routable single layer substrate and semiconductor package including same
TWI591775B (zh) 樹脂密封型半導體裝置及其製造方法
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US6964918B1 (en) Electronic components such as thin array plastic packages and process for fabricating same
US7482690B1 (en) Electronic components such as thin array plastic packages and process for fabricating same
US7169651B2 (en) Process and lead frame for making leadless semiconductor packages
US9806043B2 (en) Method of manufacturing molded semiconductor packages having an optical inspection feature
US20090283884A1 (en) Lead frame, semiconductor package including the same, and method of manufacturing the lead frame and the semiconductor package
CN102386106A (zh) 部分图案化的引线框以及在半导体封装中制造和使用其的方法
JP2005529493A (ja) 半導体デバイスを有するノンリードクワッドフラットパッケージ
US20050037618A1 (en) Singulation method used in leadless packaging process
US8076181B1 (en) Lead plating technique for singulated IC packages
US20220319869A1 (en) Package assembly for plating with selective molding
KR20210135298A (ko) 측벽 도금을 갖는 반도체 패키지
US9202712B2 (en) Lead frame and a method of manufacturing thereof
US9287238B2 (en) Leadless semiconductor package with optical inspection feature
US11764130B2 (en) Semiconductor device
US20180204787A1 (en) Lead frame and method for manufacturing the same
US20190067033A1 (en) Surface Mount Semiconductor Device and Method of Manufacture
WO2021133165A1 (en) An integrated circuit substrate having a recess for receiving a solder fillet

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant