JP2018092488A - 電子機器、画像形成装置、制御方法、およびプログラム - Google Patents
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Abstract
Description
以下、図面を参照して、本発明の第1実施形態について説明する。この第1実施形態では、メインCPU110に対し、サブCPU120と、サブCPU130とが接続されている場合において、サブCPU120またはサブCPU130における内部リセットの発生を、メインCPU110で検出する例を説明する。
図1は、本発明の第1実施形態に係る画像形成装置10の装置構成を示す図である。図1に示す画像形成装置10は、特許請求の範囲に記載の「電子機器」および「画像形成装置」の一例である。画像形成装置10としては、例えば、プリンタ複合機、レーザプリンタ、インクジェットプリンタ、スキャナ等が挙げられるが、これらに限定されるものではない。
図1の例において、メインCPU110は、制御部111、GPIO入力ポート112、割込みポート113、GPIO出力ポート114、GPIO出力ポート115、および記憶装置116を有している。
図1の例において、サブCPU120は、内蔵WDT121、WDTRST出力端子122、WDTリセットステータスレジスタ123、GPIO出力ポート124、外部リセット端子入力125、および制御部126を有している。
図1の例において、サブCPU130は、内蔵WDT131、WDTRST出力端子132、WDTリセットステータスレジスタ133、外部リセット端子入力134、および制御部135を有している。
AND回路140は、サブCPU120から出力されたWDTリセット発生パルスWDRST2と、サブCPU130から出力されたWDTリセット発生パルスWDRST3との論理演算(AND演算)を行う。これにより、AND回路140は、検出信号S_CPU_WAKE(特許請求の範囲に記載の「内部リセット発生検出信号」の一例)を生成し、当該検出信号S_CPU_WAKEを出力する。この検出信号S_CPU_WAKEは、いずれかの他のプロセッサにおいて内部リセットが発生したか否かを論理値で表すものである。具体的には、検出信号S_CPU_WAKEは、サブCPU120またはサブCPU130において内部リセットが発生したときに、その値が「0」となる。これにより、検出信号S_CPU_WAKEは、サブCPU120またはサブCPU130において内部リセットが発生したことを表すものとなる。
図2は、本発明の第1実施形態に係る画像形成装置10の機能構成を示すブロック図である。
図2の例において、メインCPU110は、検出信号入力部211、検出部212、識別信号入力部213、特定部214、外部リセット信号出力部215、およびリセット履歴記憶部216を備えている。
図2の例において、サブCPU120は、内部リセット部221、内部リセット発生信号出力部222、識別信号出力部223、外部リセット信号入力部224、リセット部225、および初期化処理部226を備えている。
図2の例において、サブCPU130は、内部リセット部231、内部リセット発生信号出力部232、外部リセット信号入力部233、リセット部234、および初期化処理部235を備えている。
図3は、本発明の第1実施形態に係る画像形成装置10におけるメインCPU110の処理手順を示すフローチャートである。
図4は、本発明の第1実施形態に係る画像形成装置10におけるサブCPU120の処理手順を示すフローチャートである。
図5は、本発明の第1実施形態に係る画像形成装置10における各種動作のタイミングを示すタイミングチャートである。図5では、CPU120において内部リセットが発生した場合の、各種動作のタイミングについて例示している。
図6は、本発明の第1実施形態に係る画像形成装置10における初期化処理部226による初期化処理の手順を示すフローチャートである。
次に、図7および図8を参照して、本発明の第2実施形態について説明する。この第2実施形態では、メインCPU110Aに対し、複数の第2のプロセッサ(サブCPU120,130A)と、複数の接続デバイス(IO−ASIC151,152)とを接続する例を説明する。なお、以下第2実施形態の説明においては、第1実施形態からの相違点についてのみ説明し、第1実施形態と同様の機能構成を有するものには第1実施形態と同様の符号を付与し、その説明を省略する。
図7は、本発明の第2実施形態に係る画像形成装置10Aの装置構成を示す図である。図7に示す画像形成装置10Aは、以下の点で、第1実施形態の画像形成装置10(図1参照)と異なる。
・サブCPU130の代わりにサブCPU130Aを備える点
・AND回路140の代わりにAND回路140Aを備える点
・IO−ASIC151およびIO−ASIC152をさらに備える点
・サブCPU130Aから出力されたWDTリセット発生パルスWDRST3
・IO−ASIC151から出力されたWDTリセット発生パルスWDRST4
・IO−ASIC152から出力されたWDTリセット発生パルスWDRST5
図8は、本発明の第2実施形態に係る画像形成装置10AにおけるメインCPU110Aの処理手順を示すフローチャートである。
次に、図9〜図12を参照して、本発明の第3実施形態について説明する。この第3実施形態では、メインCPU110Bに対し、第2のプロセッサ(サブCPU120B)と、接続デバイス(IO−ASIC153)とが、直列的に接続(デイジーチェーン接続)されている場合において、各装置における内部リセットの発生を検出する例を説明する。なお、以下第3実施形態の説明においては、第1実施形態からの相違点についてのみ説明し、第1実施形態と同様の機能構成を有するものには第1実施形態と同様の符号を付与し、その説明を省略する。
図9は、本発明の第3実施形態に係る画像形成装置10Bの装置構成を示す図である。図9に示す画像形成装置10Bは、メインCPU110の代わりにメインCPU110Bを備える点、サブCPU120の代わりにサブCPU120Bを備える点、IO−ASIC153をさらに備える点で、第1実施形態の画像形成装置10(図1参照)と異なる。
図10は、本発明の第3実施形態に係る画像形成装置10BにおけるメインCPU110Bの処理手順を示すフローチャートである。
図11は、本発明の第3実施形態に係る画像形成装置10BにおけるサブCPU120Bの処理手順を示すフローチャートである。ここでは、サブCPU120Bに対し、IO−ASIC153から出力されたWDTリセット発生パルスWDRST6が入力されたときに、サブCPU120Bが実行する処理について説明する。
図12は、本発明の第3実施形態に係る画像形成装置10Bにおける初期化処理部226による初期化処理の手順を示すフローチャートである。
110 メインCPU(第1のプロセッサ)
120 サブCPU(第2のプロセッサ)
130 サブCPU(第3のプロセッサ)
211 検出信号入力部
212 検出部
213 識別信号入力部
214 特定部
215 外部リセット信号出力部
216 リセット履歴記憶部
221,231 内部リセット部
222,232 内部リセット発生信号出力部
223 識別信号出力部
224,233 外部リセット信号入力部
225,234 リセット部
226,235 初期化処理部
Claims (10)
- 第1のプロセッサおよび第2のプロセッサを含む、複数のプロセッサを備えた電子機器であって、
前記第2のプロセッサは、
当該第2のプロセッサにおいて不具合が発生したときに、当該第2のプロセッサの内部リセットを行う内部リセット部と、
当該第2のプロセッサが内部リセットされたことに応じて、内部リセットの発生を表す内部リセット発生信号を出力する内部リセット発生信号出力部と、
当該第2のプロセッサが内部リセットされたことに応じて、内部リセットの発生元であることを表す識別信号を出力する識別信号出力部と
を備え、
前記第1のプロセッサは、
いずれかの他のプロセッサから前記内部リセット発生信号が出力されたことに応じて、内部リセット発生検出信号が入力された場合、いずれかの他のプロセッサにおいて前記内部リセットが発生したことを検出する検出部と、
前記検出部によって前記内部リセットが発生したことが検出された場合において、前記第2のプロセッサから前記識別信号が入力された場合、前記第2のプロセッサを、前記内部リセットの発生元のプロセッサとして特定する特定部と
を備えることを特徴とする電子機器。 - 前記第1のプロセッサは、
前記特定部によって特定された前記内部リセットの発生元のプロセッサに対し、外部リセット信号を出力する外部リセット信号出力部
をさらに備えることを特徴とする請求項1に記載の電子機器。 - 複数の他のプロセッサから出力された、内部リセットが発生したか否かを論理値で表す前記内部リセット発生信号の論理演算を行うことにより、前記いずれかの他のプロセッサにおいて前記内部リセットが発生したか否かを論理値で表す前記内部リセット発生検出信号を生成し、当該内部リセット発生検出信号を前記第1のプロセッサへ出力する論理回路
をさらに備えることを特徴とする請求項1または2に記載の電子機器。 - 前記識別信号出力部は、前記第2のプロセッサがリセットすると値が変化する信号を前記識別信号として出力し、
前記第2のプロセッサは、リセット後に複数の端子の初期化処理を行う初期化処理部をさらに備え、
前記初期化処理部は、前記第2のプロセッサが内部リセットによりリセットしていた場合、前記初期化処理を開始してから所定の待機時間が経過するまでの間、前記識別信号が出力される所定の入出力ポートの初期化設定を行わない
ことを特徴とする請求項1から3のいずれか一項に記載の電子機器。 - 第3のプロセッサをさらに備え、
前記第3のプロセッサは、
当該第3のプロセッサにおいて不具合が発生したときに、当該第3のプロセッサの内部リセットを行う内部リセット部と、
当該第3のプロセッサが内部リセットされたことに応じて、内部リセットが発生したことを表す内部リセット発生信号を出力する内部リセット発生信号出力部と
を備え、
前記特定部は、
前記検出部によって前記内部リセットが発生したことが検出された場合において、前記第2のプロセッサから前記識別信号が入力された場合、前記第2のプロセッサを、前記内部リセットの発生元のプロセッサとして特定し、前記第2のプロセッサから前記識別信号が入力されなかった場合、前記第3のプロセッサを、前記内部リセットの発生元のプロセッサとして特定する
ことを特徴とする請求項1から4のいずれか一項に記載の電子機器。 - 複数の前記第2のプロセッサを備え、
前記特定部は、
前記検出部によって前記内部リセットが発生したことが検出された場合に、いずれかの前記第2のプロセッサから前記識別信号が入力された場合、当該識別信号の出力元の前記第2のプロセッサを、前記内部リセットの発生元のプロセッサとして特定する
ことを特徴とする請求項1から4のいずれか一項に記載の電子機器。 - 前記第2のプロセッサに接続されたデバイスをさらに備え、
前記デバイスは、
当該デバイスにおいて不具合が発生したときに、当該デバイスの内部リセットを行う内部リセット部と、
当該デバイスが内部リセットされたことに応じて、内部リセットが発生したことを表す内部リセット発生信号を出力する内部リセット発生信号出力部と
を備え、
前記識別信号出力部は、
前記第2のプロセッサが内部リセットされた場合、第1の前記識別信号を出力し、
前記デバイスが内部リセットされた場合、第2の前記識別信号を出力し、
前記特定部は、
前記検出部によって前記内部リセットが発生したことが検出された場合において、前記第2のプロセッサから前記第1の識別信号が入力された場合、前記第2のプロセッサを、前記内部リセットの発生元のプロセッサとして特定し、前記第2のプロセッサから前記第2の識別信号が入力された場合、前記デバイスを、前記内部リセットの発生元のデバイスとして特定する
ことを特徴とする請求項1から4のいずれか一項に記載の電子機器。 - 第1のプロセッサおよび第2のプロセッサを含む、複数のプロセッサを備えた画像形成装置であって、
前記第2のプロセッサは、
当該第2のプロセッサにおいて不具合が発生したときに、当該第2のプロセッサの内部リセットを行う内部リセット部と、
当該第2のプロセッサが内部リセットされたことに応じて、内部リセットの発生を表す内部リセット発生信号を出力する内部リセット発生信号出力部と、
当該第2のプロセッサが内部リセットされたことに応じて、内部リセットの発生元であることを表す識別信号を出力する識別信号出力部と
を備え、
前記第1のプロセッサは、
いずれかの他のプロセッサから前記内部リセット発生信号が出力されたことに応じて、内部リセット発生検出信号が入力された場合、いずれかの他のプロセッサにおいて前記内部リセットが発生したことを検出する検出部と、
前記検出部によって前記内部リセットが発生したことが検出された場合において、前記第2のプロセッサから前記識別信号が入力された場合、前記第2のプロセッサを、前記内部リセットの発生元のプロセッサとして特定する特定部と
を備えることを特徴とする画像形成装置。 - 電子機器が備えるプロセッサによる制御方法であって、
いずれかの他のプロセッサから内部リセットが発生したことを表す内部リセット発生信号が出力されたことに応じて、内部リセット発生検出信号が入力された場合、いずれかの他のプロセッサにおいて前記内部リセットが発生したことを検出する内部リセット検出工程と、
内部リセット検出工程にて前記内部リセットが発生したことが検出された場合において、いずれかの他のプロセッサから内部リセットの発生元であることを表す識別信号が入力された場合、当該識別信号の出力元のプロセッサを、前記内部リセットの発生元のプロセッサとして特定する内部リセット発生元特定工程と
を含むことを特徴とする制御方法。 - 電子機器が備えるプロセッサ用のプログラムであって、
前記プロセッサを、
いずれかの他のプロセッサから内部リセットが発生したことを表す内部リセット発生信号が出力されたことに応じて、内部リセット発生検出信号が入力された場合、いずれかの他のプロセッサにおいて前記内部リセットが発生したことを検出する検出部、および、
前記検出部によって前記内部リセットが発生したことが検出された場合において、いずれかの他のプロセッサから内部リセットの発生元であることを表す識別信号が入力された場合、当該識別信号の出力元のプロセッサを、前記内部リセットの発生元のプロセッサとして特定する特定部
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