JP2018050020A - ウェハーの切断方法 - Google Patents

ウェハーの切断方法 Download PDF

Info

Publication number
JP2018050020A
JP2018050020A JP2016217014A JP2016217014A JP2018050020A JP 2018050020 A JP2018050020 A JP 2018050020A JP 2016217014 A JP2016217014 A JP 2016217014A JP 2016217014 A JP2016217014 A JP 2016217014A JP 2018050020 A JP2018050020 A JP 2018050020A
Authority
JP
Japan
Prior art keywords
cutting
wafer
brush
metal
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016217014A
Other languages
English (en)
Inventor
家榮 ▲塗▼
家榮 ▲塗▼
Chia Jung Tu
志隆 陳
Jyh Long Chern
志隆 陳
文祥 廖
Wen Hsiang Liao
文祥 廖
忠祥 魏
Chung Hsiang Wei
忠祥 魏
永吉 劉
Young Gil Yoo
永吉 劉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipbond Technology Corp
Original Assignee
Chipbond Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipbond Technology Corp filed Critical Chipbond Technology Corp
Publication of JP2018050020A publication Critical patent/JP2018050020A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67028Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67046Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing using mainly scrubbing means, e.g. brushes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60097Applying energy, e.g. for the soldering or alloying process
    • H01L2021/60172Applying energy, e.g. for the soldering or alloying process using static pressure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

【課題】ウェハーの提供及び切断及び押圧を行う工程を含むウェハーの切断方法を提供する。【解決手段】本発明のウェハーの切断方法において、ウェハー100は、複数のダイ110及び金属層120を有し、金属層は隣接し合う2つのダイの間の切断経路130に形成される。切断工程において、切断機220により切断経路に沿って金属層が切断され、ウェハーに複数の切削溝140が形成され、且つ、金属層が切断されてこれらダイに複数の金属残留段121が残留される。押圧工程において、ブラシにより切削溝に沿ってこれら金属残留段が押圧され、各金属残留段が各ダイの表面に突出されることが回避される。【選択図】図4

Description

本発明は、金属残留段がダイの表面に突出することが回避されるウェハーの切断方法に関する。
従来のウェハーの切断方法では、先ずテープ500によりウェハー400が載置座600に固定され、次いで切断機(図示せず)により前記ウェハー400が切断されて複数のチップ410が形成される(図11参照)。なお、特許文献1には他の従来技術が開示されている。
特開2006−49419号公報
しかしながら、前述した従来の技術では、すなわち、切断過程において、前記チップ410の表面に突出される多くの金属残留段411が形成される(図12参照)。フリップチップ(Flip−Chip)技術により前記チップ410及び基板700の複数のバンプ710が接続される場合(前記基板700は軟性基板、ガラス基板、または他の材質の基板)、前記チップ410の表面に突出されるこれら前記金属残留段411が前記基板700に接触されてしまい、半導体構造に漏電やショートが発生し、或いは電子信号の入出力に影響が及んだ。
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に到った。
本発明は、このような従来の問題に鑑みてなされたものである。金属層が切断されて形成される金属残留段が、ブラシにより押圧されることでダイの表面に突出されないようになる、ウェハーの切断方法を提供することを主目的とする。
上述した課題を解決し、目的を達成するために、本発明に係るウェハーの切断方法は、複数のダイ及び金属層で構成されるウェハーを有し、各前記ダイは表面を有し、隣接し合う2つの前記ダイの間には切断経路を有し、前記金属層は前記切断経路に形成されるウェハーの提供工程と、
切断機により前記切断経路に沿って前記金属層が切断され、前記ウェハーに複数の切削溝が形成され、且つ切断された前記金属層が前記ダイに複数の金属残留段として残留する切断工程と、
ブラシの接触部により前記切削溝に沿って各前記金属残留段が押圧されることにより、各前記金属残留段が各前記ダイの前記表面に突出することが回避される押圧工程と、
を含むことを特徴とする。
本発明は前記押圧工程において、前記ブラシによりこれら前記金属残留段が押圧されることにより、前記切断工程において残留される各前記金属残留段が前記ダイの前記表面に突出されることが回避される。また、各前記金属残留段が前記ダイの前記表面に突出されないようにする目的は、後続のパッケージプロセスにおいてこれら前記金属残留段が他の部材に接触されて漏電やショートが発生する事態を回避させることであり、或いは、電子信号の伝送に影響が及ぶのを回避させることであり、且つ、後続のパッケージプロセスにおいてこれら前記金属残留段により他の部材が破壊されないようにするためである。
本発明の第1実施形態によるウェハーの切断方法を示すフローチャートである。 本発明の第1実施形態によるウェハー及びウェハーの切断装置を示す外観斜視図である。 本発明の第1実施形態によるウェハー及びウェハーの切断装置を示す側面図である。 本発明の第1実施形態によるウェハー及びウェハーの切断装置を示す側面図である。 本発明の第1実施形態によるウェハー及びウェハーの切断装置を示す側面図である。 図5A−Aに沿ってなる断面図である。 図5B−Bに沿ってなる断面図である。 図5C−Cに沿ってなる断面図である。 本発明の第2実施形態によるウェハー及びウェハーの切断装置を示す側面図である。 本発明の第2実施形態によるウェハー及びウェハーの切断装置を示す側面図である。 従来のウェハーが切断された概略図である。 従来のウェハーがフリップチップされた概略図である。
本発明における好適な実施の形態について、添付図面を参照して説明する。尚、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を限定するものではない。また、以下に説明される構成の全てが、本発明の必須要件であるとは限らない。
(第1実施形態)
以下、第1実施形態を図1〜10に基づいて説明する。本考案に係る第1実施形態によるウェハーの切断方法10は、”ウェハーの提供”11及び”切断及び押圧を行う工程”12を含む(図1参照)。
工程11において、複数のダイ110及び金属層120を有するウェハー100が提供される。これら前記ダイ110は配列され、各前記ダイ110は表面111を有し、前記表面111は各前記ダイ110のアクティブ面または非アクティブ面であり、隣接し合う2つの前記ダイ110の間には切断経路130を有し、前記金属層120は前記切断経路130に形成される。好ましくは、前記ウェハー100はシリコンまたはIII−V族化合物(例えば、ヒ化ガリウムGaAs)等の材料から選択され、前記金属層120はこれら前記ダイ110に電気的に接続されて電気的試験が行われる。或いは、切断工程の進行中に、これら前記金属層120は切断機との対置に用いられる(図1乃至図3参照)。
また、本発明は、ウェハーの切断装置200により前記ウェハー100が切断される。前記ウェハーの切断装置200は、載置座210と、切断機220と、ブラシ230とを備え、前記切断機220及び前記ブラシ230は前記載置座210の上方に設置されると共に各前記ダイ110の前記表面111に向けられ、前記ウェハー100は前記載置座210の載置面211に設置される。本実施形態では、前記載置座210は前記ウェハー100の載置に用いられ、前記ウェハー100が前記切断機220及び前記ブラシ230に対して変位され、変位は水平変位及び垂直変位を含む。或いは、異なる実施形態において、前記切断機220及び前記ブラシ230は前記ウェハー100に対して変位され、変位は、水平変位及び垂直変位を含む。好ましくは、前記切断機220はホイールカッターであり、前記ブラシ230の接触部231は軟性材料で製造される。これにより、前記ウェハー100に対して損害を与えなくなる。好ましくは、前記ブラシ230の前記接触部231は人工毛、動物の毛、または植物の毛等の軟性材料から選択される。本実施形態では、前記ブラシ230の前記接触部231としてデュポン社製のナイロン612の毛が選択される(図2及び図3参照)。
なお、前記ウェハー100と前記載置座210との間には固定テープ300を有し、前記固定テープ300は前記ウェハー100の固定に用いられ、前記ウェハー100が切断過程で変位しないようにする(図2及び図3参照)。
図3を参照すれば、前記切断機220は末尾部221を有し、前記ブラシ230の前記接触部231は接触端231aを有し、前記切断機220の前記末尾部221及び前記接触部231の前記接触端231aは前記載置座210の前記載置面211に向けられる。本実施形態では、前記切断機220の前記末尾部221と前記載置面211との間には第一高さH1を有し、前記接触部231の前記接触端231aと前記載置面211との間には第二高さH2を有する。前記切断工程及び前記押圧工程が行われる前には、前記第一高さH1は前記第二高さH2より低くなく、前記載置座210が垂直上に向けて変位されて前記切断機220が前記ウェハー100に接触される際に、前記ブラシ230の前記接触部231が前記ウェハー100に接触されないようになる。本実施形態では、前記第一高さH1は前記第二高さH2より高い。
さらに、工程12における切断及び押圧を行う工程は、前記切断工程において、前記切断機220により前記切断経路130に沿って前記金属層120が切断され、前記ウェハー100に複数の切削溝140が形成され、且つ前記切削溝140の両側に位置されるこれら前記ダイ110とは互いに電気的に分離される。図5を参照すれば、本実施形態では、前記載置座210は、先ず前記ウェハー100が載置されて垂直に上に向けて変位され、前記切断機220が前記ウェハー100に接触される。次いで、前記載置座210により前記ウェハー100が連動されて前記切断機220に対して水平に変位され、前記切断機220により前記切断経路130に沿って前記金属層120が切断されて前記切削溝140が形成される。本実施形態では、前記切断機220により前記切断経路130に沿って前記金属層120が切断されると、前記ブラシ230の前記接触部231が前記切断機220に追随して前記ダイ110の前記表面111及び少なくとも1本の切削溝140に接触される(図1、図4及び図5参照)。
図6は図5A−Aに沿ってなる断面図である。前記切断機220により前記切断経路130に沿って前記金属層120が切断されると、前記金属層120が複数の金属残留段121をこれら前記ダイ110に残留させ、且つこれら前記金属残留段121はせん断応力の影響を受けて各前記ダイ110の前記表面111に突出される。
図7は図5B−Bに沿ってなる断面図である。前記押圧工程において、前記ブラシ230の前記接触部231が前記切削溝140に沿って各前記ダイ110の前記表面111及び前記切削溝140に接触され、且つ各前記金属残留段121が押圧される。前記接触部231が軟性材料であるため、前記接触部231には前記押圧工程において変形が生じる。
図8は図5C−Cに沿ってなる断面図である。前記押圧工程は、各前記金属残留段121が前記ダイ110の前記表面111に突出されることを回避させるために行われる。好ましくは、前記ブラシ230の前記接触部231により各前記金属残留段121が押圧される際に、各前記金属残留段121が前記ブラシ230の前記接触部231の横方向の推力または縦方向の圧力により前記ダイ110から分離されるか、或いは下に向けて前記切削溝140中に湾曲される。これにより、これら前記金属残留段121が各前記ダイ110の前記表面111に突出される問題が有効的に克服され、且つ後続のパッケージプロセスにおいてこれら前記金属残留段121が他の部材に電気的に接続されて漏電やショートが発生する事態が防止され、これら前記金屬残留電121により電子信号の入出力に影響が及ぶ、或いは他の部材に損害が及んで半導体構造に影響が及ぶことが防止される効果を達成させる。
本実施形態では、前記切断工程及び前記押圧工程が同時に行われるため、前記切断工程及び前記押圧工程が行われると同時に、エアカーテンまたはウォーターカーテンにより前記ウェハー100が洗浄されて、前記切断工程中に形成されたウェハーの破片及び前記押圧工程中で分離された前記金属残留段121が除去され、ウェハー破片または前記金属残留段121が前記ウェハー100に残留しなくなる。
図5に示すように、本実施形態では、前記切断機220の切断方向に沿って前記ブラシ230の前記接触部231が前記切断機220の後方に設置され、且つ前記切断機220及び前記ブラシ230の前記接触部231は同じ切断経路130に位置される。前記切断工程及び前記押圧工程が同時に行われることにより、前記切断機220により前記切断経路130に沿って前記金属層120が切断されて前記切削溝140が形成されると、前記ブラシ230の前記接触部231により前記切削溝140に沿ってこれら前記金属残留段121が押圧され、各前記金属残留段121が前記ダイ110から分離されるか、或いは前記切削溝140中に湾曲され、これら前記金属残留段121が前記ダイ110の前記表面111に突出されることが回避される。
他の実施形態では、前記押圧工程は前記切断工程の完了後に行われる。すなわち、前記切断機220により前記ウェハー100が切断された後、全てのこれら前記ダイ110が互いに電気的に分離され、次いで前記ブラシ230の前記接触部231により各前記切削溝140に沿ってこれら前記金属残留段121が順に押圧され、各前記金属残留段121が前記ダイ110から分離されるか、或いは前記切削溝140中に湾曲される。
(第2実施形態)
続いて、第2実施形態を図9及び10に基づいて説明する。前記第2実施形態の前記第1実施形態との差異は、前記切断機220の切断方向に沿って前記ブラシ230の前記接触部231が前記切断機220の側辺に設置され、且つ前記切断機220及び前記ブラシ230の前記接触部231が異なる切断経路130に位置され、前記切断工程及び前記押圧工程が同時に行われることにより、前記切断機220により前記ウェハー100が切断されて前記切削溝140が形成される際に、前記切断機220の側辺に位置される前記ブラシ230により先に形成された前記切削溝140に沿ってこれら前記金属残留段121が押圧され、各前記金属残留段121が前記ダイ110から分離されるか、或いは前記切削溝140中に湾曲される点である。図10を参照すると、好ましくは、前記ブラシ230の前記接触部231と前記切断機220との間には少なくとも切断経路130の間隔が空けられ、前記ブラシ230の前記接触部231と前記切断機220とが相互に干渉される事態が回避される。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
10:ウェハーの切断方法、11:ウェハーの提供、12:切断及び押圧を行う工程、100:ウェハー、110:ダイ、111:表面、120:金属層、121:金属残留段、130:切断経路、140:切削溝、200:ウェハーの切断装置、210:載置座、211:載置面、220:切断機、221:末尾部、230:ブラシ、231:接触部、231a:接触端、300:固定テープ、400:ウェハー、410:チップ、411:金属残留段、500:テープ、600:載置座、700:基板、710:バンプ、H1:第一高さ、H2:第二高さ
上述した課題を解決し、目的を達成するために、本発明に係るウェハーの切断方法は、複数のダイ及び金属層で構成されるウェハーを有し、各前記ダイは表面を有し、隣接し合う2つの前記ダイの間には切断経路を有し、前記金属層は前記切断経路に形成されるウェハーの提供工程と、切断機により前記切断経路に沿って前記金属層が切断され、前記ウェハーに複数の切削溝が形成され、且つ切断された前記金属層が前記ダイに複数の金属残留段として残留する切断工程と、ブラシの接触部により前記切削溝に沿って各前記金属残留段が押圧されることにより、各前記金属残留段が各前記ダイの前記表面に突出することが回避される押圧工程と、を含むことを特徴とする。また、本発明に係るウェハーの切断方法では、切断機の切断方向に沿ってブラシの接触部は切断機の側辺に設置され、且つ、切断機及び接触部は異なる前記切断経路に位置し、切断工程及び押圧工程は同時に行われる。

Claims (9)

  1. 複数のダイ及び金属層から構成され、各前記ダイは表面を有し、隣接し合う2つの前記ダイの間には切断経路を有し、前記金属層は前記切断経路に形成されるウェハーの提供工程と、
    切断機により前記切断経路に沿って前記金属層が切断され、前記ウェハーに複数の切削溝が形成され、且つ切断された前記金属層が前記ダイに複数の金属残留段として残留する切断工程と、
    ブラシの接触部により前記切削溝に沿って各前記金属残留段が押圧されることにより、各前記金属残留段が各前記ダイの前記表面に突出することが回避される押圧工程と、を含むことを特徴とするウェハーの切断方法。
  2. 前記ブラシの前記接触部により各前記金属残留段が押圧されると、各前記金属残留段が前記ダイから分離されるか前記切削溝中に湾曲されることを特徴とする、請求項1に記載のウェハーの切断方法。
  3. 前記切断工程及び前記押圧工程は同時に行われることを特徴とする、請求項1に記載のウェハーの切断方法。
  4. 前記切断機の切断方向に沿って前記ブラシの前記接触部が前記切断機の後方に設置され、且つ前記切断機及び前記接触部は同じ切断経路に位置されることを特徴とする、請求項3に記載のウェハーの切断方法。
  5. 前記切断機の切断方向に沿って前記ブラシの前記接触部は前記切断機の側辺に設置され、且つ前記切断機及び前記接触部は異なる前記切断経路に位置されることを特徴とする、請求項3に記載のウェハーの切断方法。
  6. 前記ブラシの前記接触部と前記切断機との間には少なくとも前記切断経路分の間隔が空けられることを特徴とする、請求項5に記載のウェハーの切断方法。
  7. 前記押圧工程は前記切断工程の完了後に行われることを特徴とする、請求項1に記載のウェハーの切断方法。
  8. 前記ウェハーは載置座の載置面に設置され、前記切断機は末尾部を有し、前記末尾部と前記載置面との間には第一高さを有し、前記ブラシの前記接触部は接触端を有し、前記接触端と前記載置面との間には第二高さを有し、前記切断工程及び前記押圧工程が行われる前は、前記第一高さは前記第二高さより低くないことを特徴とする、請求項1に記載のウェハーの切断方法。
  9. 前記ブラシの前記接触部は軟性材料で製造され、前記接触部は前記押圧工程において各前記ダイの前記表面及び前記切削溝と接触して変形が生じることを特徴とする、請求項1に記載のウェハーの切断方法。
JP2016217014A 2016-09-23 2016-11-07 ウェハーの切断方法 Pending JP2018050020A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105130694 2016-09-23
TW105130694A TW201812887A (zh) 2016-09-23 2016-09-23 晶圓切割方法

Publications (1)

Publication Number Publication Date
JP2018050020A true JP2018050020A (ja) 2018-03-29

Family

ID=61629247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016217014A Pending JP2018050020A (ja) 2016-09-23 2016-11-07 ウェハーの切断方法

Country Status (6)

Country Link
US (1) US9929051B1 (ja)
JP (1) JP2018050020A (ja)
KR (1) KR101847948B1 (ja)
CN (1) CN107871707A (ja)
SG (2) SG10201609698PA (ja)
TW (1) TW201812887A (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02155611A (ja) * 1988-12-07 1990-06-14 Mitsubishi Electric Corp ダイシング装置
JPH03181148A (ja) * 1989-12-11 1991-08-07 Tokyo Seimitsu Co Ltd ダイシング方法
JP2002224929A (ja) * 2001-01-30 2002-08-13 Takemoto Denki Seisakusho:Kk 板状被加工物の切削装置
JP2003133256A (ja) * 2001-10-23 2003-05-09 Sharp Corp ダイシング装置
JP2005142399A (ja) * 2003-11-07 2005-06-02 Tokyo Seimitsu Co Ltd ダイシング方法
JP2015220240A (ja) * 2014-05-14 2015-12-07 株式会社ディスコ ウェーハの加工方法
JP2016134433A (ja) * 2015-01-16 2016-07-25 株式会社東芝 ダイシング装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735483A (en) * 1970-03-20 1973-05-29 Gen Electric Semiconductor passivating process
JPS61181615A (ja) 1985-02-07 1986-08-14 三菱電機株式会社 半導体ウエ−ハ切断装置
US6165813A (en) * 1995-04-03 2000-12-26 Xerox Corporation Replacing semiconductor chips in a full-width chip array
JP3496347B2 (ja) * 1995-07-13 2004-02-09 株式会社デンソー 半導体装置及びその製造方法
JP2000173952A (ja) * 1998-12-03 2000-06-23 Fujitsu Quantum Device Kk 半導体装置及びその製造方法
JP2001326193A (ja) 2000-05-15 2001-11-22 Sony Corp ダイシング装置および方法
US6423565B1 (en) * 2000-05-30 2002-07-23 Kurt L. Barth Apparatus and processes for the massproduction of photovotaic modules
JP2002043474A (ja) * 2000-07-21 2002-02-08 Nakamura Seisakusho Kk 電子部品用パッケージの形成方法
WO2002074686A2 (en) * 2000-12-05 2002-09-26 Analog Devices, Inc. A method and device for protecting micro electromechanical systems structures during dicing of a wafer
JP2003209089A (ja) 2002-01-17 2003-07-25 Sony Corp ウェハの洗浄方法、洗浄装置およびダイシング装置
CN100477139C (zh) * 2002-12-27 2009-04-08 富士通株式会社 凸块形成方法、半导体器件及其制造方法、基板处理装置和半导体制造装置
JP3945415B2 (ja) * 2003-02-14 2007-07-18 セイコーエプソン株式会社 半導体装置の製造方法
JP2005191332A (ja) * 2003-12-26 2005-07-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置製造装置
US6974726B2 (en) * 2003-12-30 2005-12-13 Intel Corporation Silicon wafer with soluble protective coating
KR100630698B1 (ko) * 2004-08-17 2006-10-02 삼성전자주식회사 솔더볼 접착 신뢰도를 높이는 반도체 패키지 및 그 제조방법
JP2007125667A (ja) * 2005-11-07 2007-05-24 Disco Abrasive Syst Ltd 基板の切断装置
JP4777072B2 (ja) 2006-01-11 2011-09-21 株式会社東京精密 ダイシング装置
KR20090024408A (ko) 2007-09-04 2009-03-09 삼성전자주식회사 스크라이브 래인 내의 금속 버를 제거하는 노즐을 갖는웨이퍼 소잉 장치, 웨이퍼 소잉 방법 및 이를 이용하여제작된 반도체 패키지
US7951688B2 (en) * 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
JP5156459B2 (ja) 2008-04-09 2013-03-06 Towa株式会社 基板の切断方法及び装置
GB2464549B (en) * 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
US9548240B2 (en) * 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
DE102010040062B4 (de) * 2010-08-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Eine Substratzerteilungstechnik für das Separieren von Halbleiterchips mit geringerem Flächenverbrauch
US8365398B2 (en) * 2011-01-26 2013-02-05 Jeng-Jye Shau Accurate alignment for stacked substrates
DE102012111358A1 (de) * 2012-11-23 2014-05-28 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips und Halbleiterchip
US9355906B2 (en) * 2013-03-12 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US9458012B2 (en) * 2014-02-18 2016-10-04 Freescale Semiconductor, Inc. Method for shielding MEMS structures during front side wafer dicing
JP6338478B2 (ja) 2014-07-18 2018-06-06 Towa株式会社 切断方法及び製品の製造方法
JP5976055B2 (ja) 2014-08-21 2016-08-23 力晶科技股▲ふん▼有限公司 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法
KR20160057966A (ko) * 2014-11-14 2016-05-24 가부시끼가이샤 도시바 처리 장치, 노즐 및 다이싱 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02155611A (ja) * 1988-12-07 1990-06-14 Mitsubishi Electric Corp ダイシング装置
JPH03181148A (ja) * 1989-12-11 1991-08-07 Tokyo Seimitsu Co Ltd ダイシング方法
JP2002224929A (ja) * 2001-01-30 2002-08-13 Takemoto Denki Seisakusho:Kk 板状被加工物の切削装置
JP2003133256A (ja) * 2001-10-23 2003-05-09 Sharp Corp ダイシング装置
JP2005142399A (ja) * 2003-11-07 2005-06-02 Tokyo Seimitsu Co Ltd ダイシング方法
JP2015220240A (ja) * 2014-05-14 2015-12-07 株式会社ディスコ ウェーハの加工方法
JP2016134433A (ja) * 2015-01-16 2016-07-25 株式会社東芝 ダイシング装置

Also Published As

Publication number Publication date
SG10201808373QA (en) 2018-10-30
SG10201609698PA (en) 2018-04-27
KR20180033028A (ko) 2018-04-02
TW201812887A (zh) 2018-04-01
CN107871707A (zh) 2018-04-03
US9929051B1 (en) 2018-03-27
US20180090379A1 (en) 2018-03-29
KR101847948B1 (ko) 2018-04-11

Similar Documents

Publication Publication Date Title
KR101519313B1 (ko) 이동가능한 재배치층을 이용하여 재배치된 웨이퍼의 제조방법
DE102013104970B4 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
KR100743648B1 (ko) 웨이퍼 레벨 시스템 인 패키지의 제조방법
KR101495014B1 (ko) 이동가능한 재배치층을 이용하여 재배치된 전자 디바이스의 제조방법
US20160005712A1 (en) Structure and method of packaged semiconductor devices with bent-lead qfn leadframes
CN102222651A (zh) 在用于接合管芯的中介层中的具有不同尺寸的tsv
JP2009506572A (ja) 相互接続構造を含むマイクロフィーチャ組立品およびそのような相互接続構造を形成するための方法
KR100886706B1 (ko) 적층 패키지 및 그의 제조 방법
US20170005030A1 (en) Flat No-Leads Package With Improved Contact Pins
US20160148877A1 (en) Qfn package with improved contact pins
CN104377170A (zh) 半导体封装件及其制法
US20160351462A1 (en) Fan-out wafer level package and fabrication method thereof
US20150262919A1 (en) Structure and method of packaged semiconductor devices with qfn leadframes having stress-absorbing protrusions
TW569358B (en) Process for producing a semiconductor chip
CN102983106B (zh) 层叠封装结构和系统级封装结构的封装和功能测试
TWI553746B (zh) 藉使用開槽基板以達成之低彎曲晶圓接合
US9219019B2 (en) Packaged semiconductor devices having solderable lead surfaces exposed by grooves in package compound
US20090203171A1 (en) Semiconductor device fabricating method
CN104517911A (zh) 半导体封装件及其制法
US20090001551A1 (en) Novel build-up-package for integrated circuit devices, and methods of making same
US8652939B2 (en) Method and apparatus for die assembly
CN103065984A (zh) 用于半导体器件的封装方法
US20190318987A1 (en) Semiconductor package structure and method for manufacturing the same
JP2018050020A (ja) ウェハーの切断方法
US9355989B2 (en) Wire bonding device and method of eliminating defective bonding wire

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180320

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181016