JP2017510991A - 半導体素子のための支持体および/またはクリップ、半導体部品、ならびに製造方法 - Google Patents
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Abstract
本発明は、半導体素子への接続のための少なくとも1つの機能表面(10)を備えている少なくとも1つの半導体素子のための支持体および/またはクリップに関する。本発明は、少なくとも1つの側壁(13)、特に直線状の側壁(13)と、前記側壁(13)に隣接しており、前記機能表面(10)を少なくとも一方側において境界付けている境界縁(14)とを備える少なくとも1つのはんだレジスト空洞(12)をさらに特徴とする。前記境界縁(14)は、はんだを保持するために前記機能表面(10)を過ぎて突出する突出部(15)を形成しており、および/または、前記側壁(13)は、前記境界縁(14)にはんだを保持するためのアンダーカット(16)を形成している。
Description
本発明は、少なくとも1つの半導体素子のための支持体および/またはクリップであって、半導体素子への接続のための少なくとも1つの機能表面を備えている支持体および/またはクリップに関する。上述の形式の支持体は、例えば米国特許第6,577,012号B1明細書から知られている。
支持体は、リードフレームとも称されるが、半導体部品または他の電子部品を製造するためのフレームの形態をしたはんだ付け可能な金属製のシステム支持体である。支持体は、半導体素子への接触および接続のために設けられた1つ以上の機能表面を有する。半導体素子は、はんだ付けによって機能表面において支持体へと接続される。半導体素子は、ボンドワイヤまたは1つ以上のクリップのいずれかによって支持体の接続部へと接続される。クリップ技術は、MOSFETと併せたパワーエレクトロニクスにおける使用にとくに適する。
半導体素子の支持体またはリードフレームへの接続に関して、冒頭で述べた文献、すなわち米国特許第6,577,012号B1明細書が、半導体素子と支持体との間に複数のはんだ点を設けることを提案している。液状のはんだが支持体と半導体素子との間を制御されない様相で流れることを防止するために、はんだによって濡らされることができる領域が、リードフレーム上に設けられる。濡らされることができる領域は、はんだをはんだのために意図された場所に引き止める非濡れ領域によって境界付けられる。非濡れ領域は、レーザを用いた処理により、当該領域における支持体の表面を酸化させることで、はんだによる濡れ性を低減することによって生み出される。あるいは、濡らすことができない領域および隣接する未処理の領域が、支持体上の多層の積層体から露出される。例えば、個々に露出される非濡れ領域が、中間層から形成される。
このようにして生成されるリードフレームは、特に表面が単にレーザを使用して酸化させられる場合においては、制御されない様相でのはんだの流れに対して充分な防護を提供していない。また、非濡れ層の選択的な露出という第2の選択肢は、複雑である。
本発明の1つの目的は、いずれの場合も、容易に製造することができ、機能表面の領域におけるはんだの良好な保持機能を提供する少なくとも1つの半導体素子のための支持体またはクリップを特定することにある。本発明のさらなる目的は、半導体部品ならびに支持体またはクリップの製造方法を特定することにある。
上記目的は、請求項1の主題に係る支持体および/またはクリップに鑑み、請求項12の主題による半導体部品に鑑み、さらには請求項13の主題による方法に鑑みて、本発明により達成される。
本発明は、半導体素子への接続のための少なくとも1つの機能表面を備えている少なくとも1つの半導体素子のための支持体および/またはクリップを特定するという考え方にもとづく。したがって、本発明の技術的範囲において、半導体素子への接続のための少なくとも1つの機能表面を備えている支持体が開示および請求され、それとは別に、半導体素子への接続のための少なくとも1つの機能表面を備えているクリップが開示および請求される。加えて、支持体およびクリップを備える構成であって、支持体およびクリップの各々が半導体素子への接続のための機能表面を有している構成が開示および請求される。
いずれの場合も、支持体またはクリップは、少なくとも1つの側壁、特に直線状の側壁を備える少なくとも1つのはんだレジスト空洞を有する。側壁には、機能表面を少なくとも一方側において境界付けている境界縁が隣接している。
保持の機能のために、支持体またはクリップの以下の2つの特徴が開示され、それぞれが個別に、はんだを所定の場所に引き止めるという求められる効果を達成すると考えられる。また、両方の特徴を互いに組み合わせることも可能である。
境界縁は、はんだを引き止めるために機能表面を過ぎて突出する突出部を形成する。突出部は、はんだが制御されない様相で流れることを防止する機械的な障壁を形成する。突出部は、例えばエンボス加工、型押し加工またはフライス加工などの形成方法によって簡単に製造できるという利点を有する。加えて、突出部の保持効果が、はんだの組成に影響されず、したがってはんだの表面張力に影響されない。
突出部に代えて、または突出部に加えて、側壁は、境界縁にはんだを引き止めるためのアンダーカットを形成する。アンダーカットの形成が、はんだレジスト空洞へのはんだの流入を効果的に防止することが明らかになっている。アンダーカットの境界縁に突出部をさらに形成することで、制御されないはんだの流れに対する防護が、さらに向上する。
境界縁の領域におけるはんだレジスト空洞の上述の実施形態は、支持体ないしリードフレームおよびクリップの両方に関連して開示および請求される。
好ましい実施形態において、はんだレジスト空洞の深さは、支持体の厚さまたはクリップの厚さの10%〜80%、特に30%〜50%である。はんだレジスト空洞の深さは、とりわけ0.03mm〜3mm、特に0.1mm〜0.5mmであってよい。支持体の材料またはクリップの材料が厚いほど、はんだレジスト空洞の割合の値は小さくなる。はんだレジスト空洞が深いほど、突出部を備える境界縁の形成および/または側壁のアンダーカットとしての形成にもかかわらず、はんだレジスト障壁を乗り越えるはんだのリザーバとしてより効果的に機能することができる。このようにして、液状のはんだの望ましくない広がりに対する第2の防護手段が生み出される。
はんだレジスト空洞の幅は、0.05mm〜2mm、特に0.3mm〜1.2mmであってよい。ここでもやはり、幅が大きいほど、第2の防護障壁として役立つより大きな体積がもたらされる。
突出部の高さは、支持体の厚さまたはクリップの厚さの5%〜80%、特に支持体の厚さまたはクリップの厚さの10%〜30%であってよい。突出部が高いほど、機能表面の領域においてこの目的のために、はんだを意図される場所に引き止める防護が、より効果的である。
はんだレジスト空洞は、台形の断面を有することができ、台形の断面の長い方の底辺が開口を形成する。これは、はんだレジスト空洞が材料の中へと先細りであることを意味する。または、はんだレジスト空洞は、くさび形の断面を有することができる。くさび形の断面も、支持体またはクリップの上面へと開いている。はんだレジスト空洞の上述の断面は、エンボス加工法によって容易に製造することができる。規定の断面と併せて、ビードの形態の突出部が、エンボス加工法によって、エンボス加工の際に押し退けられる材料によって境界縁に形成される。ビードの高さおよび形状を、エンボス加工のエンボス深さおよび幅に応じ、断面に依存して決定することができる。
他の断面形状でもビードの形成をもたらすことが可能である。
さらなる好ましい実施形態においては、複数のはんだレジスト空洞、特に2〜10個のはんだレジスト空洞が、機能表面の同じ側に平行に並べて配置され、境界縁は、1番目のはんだレジスト空洞に形成され、機能表面に直接に接する。1番目の境界縁の下流のはんだレジスト空洞がさらなる境界縁を形成し、はんだがそれらのさらなる境界縁の各々を乗り越えなければ機能表面の領域を越えて流れ出すことができないがゆえに、はんだレジスト空洞を複数配置することにより、望ましくないはんだの流れに対する防護が向上する。
機能表面が支持体の縁に配置される場合、機能表面の、前記縁とは反対の側に位置する単一のはんだレジスト空洞で充分であり得る。保持機能が支持体またはクリップの異なるいくつかの方向に働くように、いくつかのはんだレジスト空洞を、機能表面の異なるいくつかの側、特に反対側に、配置することもできる。
とくに好ましい実施形態においては、支持体またはクリップに垂直な基準面とアンダーカットの側壁との間の鋭角が、5°〜45°、特に10°〜30°である。これらの角度範囲において、はんだレジスト空洞の保持機能の改善が達成されることが、明らかになっている。
アンダーカットの側壁の境界縁は、ビードのない鋭い縁を形成することができる。鋭い縁は、表面張力の効果、したがってはんだレジスト空洞の保持機能を向上させる。
または、アンダーカットの側壁の境界縁は、突出部を形成することができる。この場合、はんだが、突出部によって機械的に引き止められる。
とくに好ましい実施形態において、はんだレジスト空洞は、エンボス加工または型押し加工される。突出部の1つの可能性として境界縁に形成されたビードを備えるはんだレジスト空洞を、容易に、したがって経済的に製造することができる。さらに、はんだレジスト空洞を、レーザ切断またはフライス加工することができる。
請求項1に記載の支持体および/またはクリップと、支持体またはクリップの機能表面上に配置され、支持体および/またはクリップに接続された少なくとも1つの半導体素子と、を備える半導体部品も、開示および請求される。半導体素子の縁は、はんだレジスト空洞の境界縁に隣接して位置する。または、半導体素子の縁を、はんだレジスト空洞から離間して配置することができる。これは、半導体素子の縁が、はんだレジスト空洞の境界縁よりも突き出さないことを意味する。半導体素子は、はんだレジスト空洞に重なることがない。したがって、はんだが境界縁を介して半導体素子の下面に沿って移動することがなく、不都合にはんだレジスト空洞へと流入することが不可能であることが、確実なやり方で保証される。
少なくとも1つの半導体素子のための支持体および/またはクリップを製造するための方法において、支持体および/またはクリップが、特に型押し加工によって構造付けられ、半導体素子への接続のための機能表面が形成される。
ここで、機能表面の少なくとも一方側に位置する境界縁を備える少なくとも1つのはんだレジスト空洞が、ポンチを使用して支持体またはクリップにエンボス加工または型押し加工される。エンボス加工または型押し加工の際に、ポンチは、支持体の材料またはクリップの材料から境界縁に突出部を形成する。ビードの形態の突出部が、形成プロセスの際の境界縁の領域における材料の変位によって形成される。
ここで、本発明の技術的範囲において、境界縁に位置する突出部またはビードが維持され、製造プロセスにおいて除去されず、例えばエッチングによって取り除かれたり、または削り落とされたりしないことが必要である。
これに代えて、またはこれに加えて、側壁を備える少なくとも1つのはんだレジスト空洞が、レーザビームを使用して機能表面の少なくとも一方側に切断され、またはポンチを使用して支持体またはクリップにエンボス加工または型押し加工される。レーザビームの切断角度またはポンチの突入角度は、側壁がアンダーカットを形成するようなやり方で設定される。この方法が適切に実行される場合、鋭い縁のアンダーカットを、レーザビームおよびポンチの両方によって生み出すことができ、このアンダーカットが、はんだの表面張力によって保持機能を改善する。エンボス加工による鋭い縁のアンダーカットは、はんだレジスト空洞の斜めの側壁から支持体またはクリップの上面への移行部が鋭い縁となるように、押さえ手段が境界縁の領域において支持体またはクリップに当接してビードの形成を阻止することで生み出される。また、所望であれば、丸みを帯びた移行部を有するアンダーカットを生み出すことも可能である。
これに代えて、またはこれに加えて、はんだレジスト空洞を、支持体および/またはクリップにフライス加工することも可能である。
ポンチを用いたはんだレジスト空洞のエンボス加工、型押し加工またはフライス加工の後に、境界縁に突出部を形成するために、形成用空洞が、好ましくは境界縁に隣接して支持体またはクリップにエンボス加工または型押し加工される。形成用空洞は、境界縁および境界縁から延びているはんだレジスト空洞の側壁を変位させてアンダーカットを形成する。または、形成用空洞が設けられる前に、垂直なはんだレジスト空洞(すなわち、アンダーカットを有さない)を、レーザによって支持体および/またはクリップに切断することができる。
はんだレジスト空洞を形成する前記方法は、例えば独国特許第10 2011 010 984号B4明細書による支持体またはクリップの製造のための型押し加工法との併用にきわめて好適である。型押し加工法の場合、積層体が少なくとも2つのフィルムから製造され、少なくとも第1のフィルムが構造付けられ、次いで少なくとも第2のフィルムと積層される。この方法の核心は、少なくとも第2のフィルムが、単一の加工工程において少なくとも1つの工具を使用して型押し加工されると同時に、構造付けられた第1のフィルムと積層され、フィルムは少なくとも間欠的に前記少なくとも1つの工具へと運ばれる点にある。
積層に加えて、または積層に代えて、支持体またはクリップの表面を、はんだレジスト空洞を生み出すためにエンボス加工、型押し加工またはフライス加工することができる。
したがって、支持体の型押し加工そのもの、および支持体の表面の修正の両方が、両方の工程、すなわち支持体の型押し加工および支持体の表面のエンボス加工を実行することができる同じ工具を使用して実行される。同じことが、クリップにも当てはまる。
本発明を、添付の概略図を参照しつつ、さらなる詳細とともに例示的な実施形態にもとづいて以下でさらに詳しく説明する。
図1aおよび1bは、半導体素子に接続されるように意図された機能表面10(図1aおよび1bにおける右側)を有している支持体、すなわち半導体素子のためのリードフレームを示している。機能表面は、はんだ付けによって半導体素子に接続される。半導体素子の表面は、機能表面10と同じサイズであるか、あるいはわずかに小さい。したがって、半導体素子が、機能表面10を過ぎてはんだレジスト空洞12の領域へと突出することが防止される。はんだレジスト空洞12は、機能表面10を境界付け、液状のはんだの望ましくない流れに対する効果的な障壁を形成する。
この目的のため、はんだレジスト空洞12は、直線状の側壁13を有し、とりわけ各々が傾けられた2つの直線状の側壁13を有する。はんだレジスト空洞の断面は、台形であり、台形のはんだレジスト空洞12の長い方の底辺が、はんだレジスト空洞12の開口を形成している。換言すると、はんだレジスト空洞12は、テーパ状である。図1aおよび1bにおける右側の側壁13から機能表面10への移行は、側壁13に隣接して機能表面10の一方側を境界付けている境界縁14によって形成される。
空洞の目的は、主として、空洞の製造時に、はんだにとって障壁として機能するように境界縁14を形成することにある。これは、空洞がはんだにとって第2の障壁として機能し、はんだで部分的に満たされてよいという事実を、排除するものではない。しかしながら、はんだが境界縁14を乗り越えるという状況は、回避されるべきである。
くさび形の断面を有しているはんだレジスト空洞12の一変形例が、図2aおよび2bに示されている。この断面も、図2bに明確に見て取ることができるとおり、空洞12の底の地点へとテーパ状である2つの斜めの側壁を有している。同時に、図2bにおいて右側に示されている側壁13の境界縁14が、機能表面10の一方側を境界付けている。
境界縁14の保持機能は、突出部によって達成され、具体的に、はんだレジスト空洞12のエンボス加工によって境界縁14に隆起したビード15によって達成される。図3に明確に見て取ることができるとおり、ビード15、あるいは一般的には突出部15は、機能表面10を過ぎて突出しており、したがって機能表面10の領域にはんだを効果的に引き止める障壁を形成する。障壁またはビード15の高さは、形成プロセスによって決定される。エンボス加工の際に押し退けられる材料が多いほど、ビード15または突出部は高くなる。ビード15は、例示的な実施形態1および2において取り除かれず、むしろ最終的な支持体またはリードフレームの重要な特徴である。
図1a、1b、および図2a、2bに示されるすべての特徴は、半導体素子のためのクリップとの関連においても開示および請求される。
クリップは、ボンディングワイヤと同様に、半導体素子を適切な態様で電気的に接続するように機能する。半導体素子およびクリップは、支持体の場合と同様に、はんだ付けによって接続される。したがって、支持体に関連して開示および説明されたはんだレジストは、クリップとの関連においても開示および説明される。
図2a、2bに示されるはんだレジスト空洞の変形例が、図4aおよび4bに示されている。図2aからの相違点は、図2aにおいては、機能領域10を境界付けるただ1つのはんだレジスト空洞12が設けられている一方で、図4aおよび4bにおいては、いくつかのくさび形のはんだレジスト空洞12が機能領域10と同じ面に設けられ、鋸歯状の態様で互いに隣接している点にある。したがって、はんだの望ましくない流れに対する防護が、さらに向上する。
はんだレジスト空洞12のさらなる可能性が、図5aおよび5bに示されている。ここでは、アンダーカット16が、支持体またはクリップに形成されている。アンダーカットは、垂直面に対する突出が上縁、すなわち、境界縁14において下縁、具体的には、空洞12の底への移行に位置する縁よりも大きい深さの輪郭を意味するものと理解される。換言すると、境界縁14おける斜めの側壁13が、後方へと突出し、境界縁14の直下のはんだレジスト空洞12の領域を陰にしている。したがって、機能表面10から機能表面10に隣接する斜めの側壁13への鋭い縁による移行を、図6の例に示されるとおりに形成することができる。
あるいは、図5aおよび5bに示される方法の各工程によって可能にされるように、ビードを、アンダーカット16の境界縁14に形成することができる。この目的のため、台形の断面(図1aおよび1bも参照)を有するはんだレジスト空洞16が、図5aに示される第1の工程において支持体に刻まれる。そのようにする際に、図3に示されるビードが、機能表面10に向かって境界縁14に形成される。図5bに示される第2の工程において、形成用空洞17が、境界縁14に近接して支持体に作られる。形成用空洞17は、形成用空洞とはんだレジスト空洞12の境界縁14との間の材料を変位させる。これにより、境界縁14が、境界縁14に隣接する斜めの側壁も含めて移動し、前記側壁がはんだレジスト空洞16の中へと内側に押される。当初は外側へと傾いていた側壁13(図5aを参照)が、形成用空洞17の押しの作用によって後退させられ、図5bに見て取ることができるとおりはんだレジスト空洞12へと内側に傾けられる。このようにして、上述したアンダーカットが形成される。
アンダーカットを生み出すための別の可能性が、図6に示されている。支持体の表面に対して或る角度で当該支持体に突入する斜めのポンチ18が、この目的のために使用される。鋭いポンチ18が、支持体またはクリップの材料に所望のはんだレジスト空洞12を刻み、ポンチの先端の領域にアンダーカット16を形成する。この例示的な実施形態においては、きわめて鋭い境界縁14が形成される。これは、境界縁14の領域における材料の隆起を防止する押さえ手段19に隣接する。
上述の方法は、支持体を製造するための型押し加工法と容易かつ迅速に組み合わせることができるという利点を有する。この目的のため、型押し加工のために用意された工具を、2工程の方法において、最初に支持体を型押し、次いで次の工程においてはんだレジストまたははんだレジスト空洞を形成するために表面に所望のエンボス構造を形成するように、改造することができる。
10 機能表面
12 はんだレジスト空洞
13 側壁
14 境界縁
15 突出部/ビード
16 アンダーカット
17 形成用空洞
18 ポンチ
19 押さえ手段
12 はんだレジスト空洞
13 側壁
14 境界縁
15 突出部/ビード
16 アンダーカット
17 形成用空洞
18 ポンチ
19 押さえ手段
Claims (14)
- 半導体素子への接続のための少なくとも1つの機能表面(10)を備えている少なくとも1つの半導体素子のための支持体および/またはクリップであって、
少なくとも1つのはんだレジスト空洞(12)が、少なくとも1つの側壁(13)、特に直線状の側壁(13)と、前記側壁(13)に隣接しており、前記機能表面(10)を少なくとも一方側において境界付けている境界縁(14)とを備えており、
前記境界縁(14)は、はんだを引き止めるために前記機能表面(10)を過ぎて突出する突出部(15)を形成しており、かつ/または
前記側壁(13)は、前記境界縁(14)にはんだを引き止めるためのアンダーカット(16)を形成している、
ことを特徴とする支持体および/またはクリップ。 - 前記はんだレジスト空洞(12)の深さは、前記支持体の厚さまたは前記クリップの厚さの10%〜80%、特に30%〜50%であることを特徴とする請求項1に記載の支持体および/またはクリップ。
- 前記はんだレジスト空洞(12)の幅は、0.05mm〜2mm、特に0.3mm〜1.2mmであることを特徴とする請求項1または請求項2に記載の支持体および/またはクリップ。
- 前記突出部(15)の高さは、前記支持体の厚さまたは前記クリップの厚さの5%〜80%、特に前記支持体の厚さまたは前記クリップの厚さの10%〜30%であることを特徴とする請求項1〜3のいずれか一項に記載の支持体および/またはクリップ。
- 前記はんだレジスト空洞(12)は、長い方の底辺を開口とする台形の断面を有するか、またはくさび形の断面を有することを特徴とする請求項1〜4のいずれか一項に記載の支持体および/またはクリップ。
- 複数のはんだレジスト空洞(12)、特に2〜10個のはんだレジスト空洞(12)が、前記機能表面(10)の同じ側に平行に並べて配置され、前記境界縁(14)は、前記機能表面(10)に直接に接する1番目のはんだレジスト空洞(12)に形成されていることを特徴とする請求項1〜5のいずれか一項に記載の支持体および/またはクリップ。
- 少なくとも1つのはんだレジスト空洞(12)が、前記機能表面(10)の異なる側、特に反対側に形成されていることを特徴とする請求項1〜6のいずれか一項に記載の支持体および/またはクリップ。
- 前記支持体またはクリップに垂直な基準面と前記アンダーカット(16)の前記側壁(13)との間の鋭角が、5°〜45°、特に10°〜30°であることを特徴とする請求項1〜7のいずれか一項に記載の支持体および/またはクリップ。
- 前記アンダーカット(16)の前記側壁(13)の前記境界縁(14)は、ビードのない鋭い縁を形成していることを特徴とする請求項1〜8のいずれか一項に記載の支持体および/またはクリップ。
- 前記アンダーカット(16)の前記側壁(13)の前記境界縁(14)は、突出部(15)を形成していることを特徴とする請求項1〜8のいずれか一項に記載の支持体および/またはクリップ。
- 前記はんだレジスト空洞(12)は、エンボス加工され、型押し加工され、レーザ切断され、またはフライス加工されていることを特徴とする請求項1〜10のいずれか一項に記載の支持体および/またはクリップ。
- 請求項1に記載の支持体および/またはクリップと、前記機能表面(10)上に配置され、前記支持体および/またはクリップに接続された少なくとも1つの半導体素子と、を備えており、
前記半導体素子の縁は、前記はんだレジスト空洞(12)の前記境界縁(14)に隣接して位置し、または前記半導体素子の縁は、前記はんだレジスト空洞(12)から離間して配置されている、半導体部品。 - 少なくとも1つの半導体素子のための支持体および/またはクリップを製造するための方法であって、前記支持体および/またはクリップが、特に型押し加工によって構造付けられ、前記半導体素子への接続のための機能表面(10)が形成される方法であって、
前記機能表面(10)の少なくとも一方側に位置する境界縁(14)を備える少なくとも1つのはんだレジスト空洞(12)が、ポンチを使用して前記支持体および/またはクリップにエンボス加工または型押し加工され、前記ポンチは、エンボス加工または型押し加工の際に、支持体の材料またはクリップの材料から前記境界縁(14)に突出部(15)を形成し、かつ/または
前記機能表面(10)の少なくとも一方側に位置する側壁(13)を備える少なくとも1つのはんだレジスト空洞(12)が、レーザビームによって切断され、またはポンチを使用して前記支持体またはクリップにエンボス加工または型押し加工され、前記レーザビームの切断角度または前記ポンチの突入角度が、前記側壁(13)がアンダーカット(16)を形成するようなやり方で設定され、かつ/または
少なくとも1つのはんだレジスト空洞(12)が、前記支持体および/またはクリップにフライス加工される、方法。 - 前記ポンチを使用する前記はんだレジスト空洞(12)のエンボス加工、型押し加工またはフライス加工の後で、前記境界縁(14)に突出部(15)を形成するために、形成用空洞が、前記境界縁(14)に隣接して前記支持体またはクリップにエンボス加工または型押し加工され、前記境界縁(14)、および前記境界縁(14)から延びている前記はんだレジスト空洞(12)の側壁(13)を変位させて前記アンダーカット(16)を形成する、ことを特徴とする請求項13に記載の方法。
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CN109663998A (zh) * | 2018-11-29 | 2019-04-23 | 贵州振华风光半导体有限公司 | 一种功率半导体芯片钎焊溢料控制方法 |
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CN116342849B (zh) * | 2023-05-26 | 2023-09-08 | 南京铖联激光科技有限公司 | 在三维网格上生成牙模倒凹区域的方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02244731A (ja) * | 1989-03-17 | 1990-09-28 | Sanken Electric Co Ltd | 電子素子の固着方法 |
JPH03266459A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Corp | リードフレームおよび半導体装置 |
JPH05235228A (ja) * | 1991-02-28 | 1993-09-10 | Sanken Electric Co Ltd | 電子部品の製造方法 |
JP2006303216A (ja) * | 2005-04-21 | 2006-11-02 | Denso Corp | 樹脂封止型半導体装置 |
JP2010283252A (ja) * | 2009-06-08 | 2010-12-16 | Denso Corp | 半導体装置およびその製造方法 |
JP2011076921A (ja) * | 2009-09-30 | 2011-04-14 | Fujitsu Ltd | 電子部品のリードの製造方法及び電子部品のリードの製造装置 |
JP2013149866A (ja) * | 2012-01-20 | 2013-08-01 | Nichia Chem Ind Ltd | 発光装置用パッケージ成形体及びそれを用いた発光装置 |
JP2013165125A (ja) * | 2012-02-09 | 2013-08-22 | Panasonic Corp | 半導体パッケージ、および半導体パッケージの製造方法 |
JP2013219373A (ja) * | 2000-12-28 | 2013-10-24 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0671062B2 (ja) * | 1989-08-30 | 1994-09-07 | 株式会社東芝 | 樹脂封止型半導体装置 |
JPH06295962A (ja) * | 1992-10-20 | 1994-10-21 | Ibiden Co Ltd | 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 |
JPH10294554A (ja) * | 1997-04-16 | 1998-11-04 | Japan Aviation Electron Ind Ltd | 表面実装用配線基板 |
US6288451B1 (en) * | 1998-06-24 | 2001-09-11 | Vanguard International Semiconductor Corporation | Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength |
DE10034006A1 (de) * | 2000-07-07 | 2002-01-24 | Infineon Technologies Ag | Trägermatrix mit Bondkanal für integrierte Halbleiter und Verfahren zu ihrer Herstellung |
WO2002017391A2 (en) * | 2000-08-18 | 2002-02-28 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device and a support plate, and a semiconductor device obtained by means of said method |
JP3895570B2 (ja) * | 2000-12-28 | 2007-03-22 | 株式会社ルネサステクノロジ | 半導体装置 |
US6577012B1 (en) | 2001-08-13 | 2003-06-10 | Amkor Technology, Inc. | Laser defined pads for flip chip on leadframe package |
US6750546B1 (en) * | 2001-11-05 | 2004-06-15 | Skyworks Solutions, Inc. | Flip-chip leadframe package |
DE10241589B4 (de) * | 2002-09-05 | 2007-11-22 | Qimonda Ag | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern |
US7126164B2 (en) * | 2003-09-26 | 2006-10-24 | Flipchip International Llc | Wafer-level moat structures |
TWI317991B (en) * | 2003-12-19 | 2009-12-01 | Advanced Semiconductor Eng | Semiconductor package with flip chip on leadframe |
JP4345590B2 (ja) * | 2004-06-30 | 2009-10-14 | 三菱マテリアル株式会社 | 構造体と、パワーモジュール基板と、その基板を用いたパワーモジュール、及び、それらの製造方法 |
JP4619223B2 (ja) * | 2004-12-16 | 2011-01-26 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
US7378300B2 (en) * | 2005-09-22 | 2008-05-27 | Stats Chippac Ltd. | Integrated circuit package system |
JP5267987B2 (ja) * | 2006-11-06 | 2013-08-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP5073351B2 (ja) * | 2007-04-12 | 2012-11-14 | 日本電波工業株式会社 | 表面実装用の電子デバイス |
US8269324B2 (en) * | 2008-07-11 | 2012-09-18 | Stats Chippac Ltd. | Integrated circuit package system with chip on lead |
DE102009008738A1 (de) * | 2009-02-12 | 2010-08-19 | Osram Opto Semiconductors Gmbh | Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung |
JP5264677B2 (ja) * | 2009-10-26 | 2013-08-14 | 新電元工業株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US8455304B2 (en) * | 2010-07-30 | 2013-06-04 | Atmel Corporation | Routable array metal integrated circuit package fabricated using partial etching process |
TWI419290B (zh) * | 2010-10-29 | 2013-12-11 | Advanced Semiconductor Eng | 四方扁平無引腳封裝及其製作方法 |
DE102011010317B4 (de) * | 2011-02-03 | 2012-08-16 | Benteler Automobiltechnik Gmbh | Bauelement mit Lotstoppvertiefung |
DE102011010984B4 (de) | 2011-02-10 | 2012-12-27 | Heraeus Materials Technology Gmbh & Co. Kg | Verfahren zum partiellen Laminieren von flexiblen Substraten |
US8674487B2 (en) * | 2012-03-15 | 2014-03-18 | Advanced Semiconductor Engineering, Inc. | Semiconductor packages with lead extensions and related methods |
-
2014
- 2014-04-04 DE DE102014104819.9A patent/DE102014104819A1/de not_active Ceased
-
2015
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- 2015-03-26 JP JP2016558343A patent/JP2017510991A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02244731A (ja) * | 1989-03-17 | 1990-09-28 | Sanken Electric Co Ltd | 電子素子の固着方法 |
JPH03266459A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Corp | リードフレームおよび半導体装置 |
JPH05235228A (ja) * | 1991-02-28 | 1993-09-10 | Sanken Electric Co Ltd | 電子部品の製造方法 |
JP2013219373A (ja) * | 2000-12-28 | 2013-10-24 | Renesas Electronics Corp | 半導体装置 |
JP2006303216A (ja) * | 2005-04-21 | 2006-11-02 | Denso Corp | 樹脂封止型半導体装置 |
JP2010283252A (ja) * | 2009-06-08 | 2010-12-16 | Denso Corp | 半導体装置およびその製造方法 |
JP2011076921A (ja) * | 2009-09-30 | 2011-04-14 | Fujitsu Ltd | 電子部品のリードの製造方法及び電子部品のリードの製造装置 |
JP2013149866A (ja) * | 2012-01-20 | 2013-08-01 | Nichia Chem Ind Ltd | 発光装置用パッケージ成形体及びそれを用いた発光装置 |
JP2013165125A (ja) * | 2012-02-09 | 2013-08-22 | Panasonic Corp | 半導体パッケージ、および半導体パッケージの製造方法 |
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