JP2017212425A5

JP2017212425A5 -

Info

Publication number: JP2017212425A5
Application number: JP2016237723A
Authority: JP
Filing date: 2016-12-07
Publication date: 2018-09-06
Anticipated expiration: 2036-12-07

Description

上記目的を達成するため、請求項１に記載の横型のスイッチングデバイスを有する半導体装置は、導電性材料で構成された基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部（５）が形成されたチャネル形成層（２、３）と、リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（７）を有するゲート構造部と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物が意図的にドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（４）と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１０）と、第４半導体層に接触させられたＪＧ電極（１１）と、を備えている。このような構成おいて、ソース電極とＪＧ電極は、ＭＯＳゲート電極を覆う層間絶縁膜（１２）の上に形成される電極層（１３）を介して連結されており、第４半導体層におけるドレイン電極側の端部に対して第３半導体層におけるドレイン電極側の端部がドレイン電極側へ突き出している距離（Ｘ）が１μｍ以上かつ５μｍ以下とされている。

Claims

横型のスイッチングデバイスを有する半導体装置であって、
導電性材料で構成された基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（５）が形成されたチャネル形成層（２、３）と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（７）を有するゲート構造部と、
前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、
前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（４）と、
前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１０）と、
前記第４半導体層に接触させられたジャンクションゲート電極（１１）と、を備えるスイッチングデバイスを有し、
前記ソース電極と前記ジャンクションゲート電極は、前記ＭＯＳゲート電極を覆う層間絶縁膜（１２）の上に形成される電極層（１３）を介して連結されており、
前記第４半導体層における前記ドレイン電極側の端部に対して前記第３半導体層における前記ドレイン電極側の端部が前記ドレイン電極側へ突き出している距離（Ｘ）が１μｍ以上かつ５μｍ以下とされている半導体装置。
前記スイッチングデバイスが形成された領域をアクティブ領域（１４）として、
前記電極層は、少なくとも前記アクティブ領域に形成されており、前記アクティブ領域において前記ソース電極と前記ジャンクションゲート電極とが前記電極層を介して連結されている請求項１に記載の半導体装置。
前記ＭＯＳゲート電極は、一方向を長手方向として延設されており、
前記電極層は、前記アクティブ領域内において前記ＭＯＳゲート電極の延設方向に沿って複数に分けて梯子状に配置され、
複数に分けて梯子状に配置された前記電極層の間において前記ＭＯＳゲート電極がゲートパッド（１７）に接続されている請求項２に記載の半導体装置。
前記第３半導体層は、前記ゲート構造部に接しており、前記ゲート構造部よりも前記ドレイン電極側に配置されているのに加えて前記ソース電極側にも配置されている請求項１ないし３のいずれか１つに記載の半導体装置。
前記スイッチングデバイスのターンオフ時に、前記ジャンクションゲート電極および前記ソース電極を通じて流れる電流経路の抵抗成分による抵抗値をジャンクションゲート−ソース間抵抗値として、
前記ジャンクションゲート−ソース間抵抗値が２００Ωｍｍ以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。
前記スイッチングデバイスのターンオフ時に、前記ジャンクションゲート電極および前記ソース電極を通じて流れる電流経路の抵抗成分による抵抗値をジャンクションゲート−ソース間抵抗値として、
前記ジャンクションゲート−ソース間抵抗値が１００Ωｍｍ以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。
前記ジャンクションゲート−ソース間抵抗値は、前記第３半導体層の内部抵抗と、前記第４半導体層の内部抵抗と、前記第４半導体層と前記ジャンクションゲート電極との接触抵抗と、前記ジャンクションゲート電極から前記ソース電極に至る間の電極抵抗の合計抵抗値である請求項５または６に記載の半導体装置。
前記第４半導体層と前記ジャンクションゲート電極との接触抵抗が１００Ωｍｍ以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。