JP2017085000A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017085000A
JP2017085000A JP2015212974A JP2015212974A JP2017085000A JP 2017085000 A JP2017085000 A JP 2017085000A JP 2015212974 A JP2015212974 A JP 2015212974A JP 2015212974 A JP2015212974 A JP 2015212974A JP 2017085000 A JP2017085000 A JP 2017085000A
Authority
JP
Japan
Prior art keywords
frame
outer peripheral
cap
semiconductor device
peripheral portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015212974A
Other languages
English (en)
Other versions
JP6477421B2 (ja
Inventor
洋暁 一戸
Hiroaki Ichinohe
洋暁 一戸
達人 西原
Tatsuto Nishihara
達人 西原
裕次 岩井
Yuji Iwai
裕次 岩井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2015212974A priority Critical patent/JP6477421B2/ja
Priority to US15/165,084 priority patent/US10211116B2/en
Priority to DE102016219274.4A priority patent/DE102016219274A1/de
Priority to CN201610960956.5A priority patent/CN107039355B/zh
Publication of JP2017085000A publication Critical patent/JP2017085000A/ja
Application granted granted Critical
Publication of JP6477421B2 publication Critical patent/JP6477421B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/16315—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1632—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

【課題】本発明は半導体装置に係り、通信機器、衛星およびレーダーでの使用に好適な高周波モジュールに関し、フレームとキャップの接合部から生じる異物のキャビティへの侵入を抑制することが可能な半導体装置を得ることを目的とする。
【解決手段】半導体チップを搭載するためのチップ搭載領域を備える実装部と、前記チップ搭載領域を取り囲むように前記実装部に設けられたフレームと、前記チップ搭載領域及び前記フレームによって囲まれた空間を覆うように、前記フレームに接触して配置されたキャップと、前記フレームと前記キャップの接触面の外側で、前記フレームと前記キャップを接合する接合部と、を備える。
【選択図】図１

Description

本発明は半導体装置に係り、通信機器、衛星およびレーダーでの使用に好適な高周波モジュールに関する。
特許文献１には、半導体装置の封止構造が開示されている。この構造では、半導体チップを搭載するためのチップ搭載領域をフレームが取り囲む。フレームの上面には、平板状のキャップが配置される。フレームとキャップがはんだにより接合されることで、半導体装置は気密封止される。
特開２００１−１７６９９９号公報
特許文献１に示す半導体装置では、チップ搭載領域、フレームおよびキャップによって、中空構造であるキャビティが形成される。フレームとキャップが接合されることで、キャビティは気密封止される。ここで、フレームとキャップの接合部はキャビティに露出している。したがって、接合部材であるはんだから生じる異物がキャビティ内に侵入する可能性がある。
本発明は、上述の問題点を解決するためになされたもので、その目的はフレームとキャップの接合部から生じる異物の侵入を抑制することが可能な半導体装置を得ることである。
半導体チップを搭載するためのチップ搭載領域を備える実装部と、前記チップ搭載領域を取り囲むように前記実装部に設けられたフレームと、前記チップ搭載領域及び前記フレームによって囲まれた空間を覆うように、前記フレームに接触して配置されたキャップと、前記フレームと前記キャップの接触面の外側で、前記フレームと前記キャップを接合する接合部と、を備える。
本発明における半導体装置では、フレームとキャップの接合部は、フレームとキャップの接触面によってキャビティと隔てられる。このため、接合部から生じた異物は、接触面によってキャビティへの侵入を抑制される。
本発明の実施の形態１に係る半導体装置の断面図である。 本発明の実施の形態２に係る半導体装置の断面図である。 本発明の実施の形態３に係る半導体装置の断面図である。 本発明の実施の形態４に係る半導体装置の断面図である。 本発明の実施の形態５に係る半導体装置の断面図である。 本発明の実施の形態６に係る半導体装置の断面図である。 本発明の実施の形態７に係る半導体装置の断面図である。 本発明の実施の形態８に係る半導体装置の断面図である。
本発明の実施の形態に係る半導体装置１０について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本実施の形態に係る半導体装置１０の断面図である。半導体装置１０は、実装部１２とキャップ４１を備える。実装部１２において、ヒートシンク１６の上面に半導体チップ１８を搭載するためのチップ搭載領域２０を備える。チップ搭載領域２０には、半導体チップ１８および回路基板２２がはんだ２４により実装される。チップ搭載領域２０の両側には半導体チップ１８の入出力信号を伝送するためのフィールドスルー２６が配置される。半導体チップ１８および回路基板２２はボンディングワイヤにより、フィールドスルー２６と接続される。フィールドスルー２６の上面には、半導体装置１０を外部回路と接続するためのリード端子２８が配置される。
フィールドスルー２６の上面には、チップ搭載領域２０を取り囲むようにフレーム５１が備えられる。フレーム５１の上面にはキャップ４１が配置される。チップ搭載領域２０、フレーム５１およびキャップ４１に囲まれた空間はキャビティ３１を形成する。キャップ４１は、フレーム５１の外側で実装部１２に向かって屈曲する外周部６１を備える。フレーム５１とキャップ４１は、外周部６１の内側面２６１とフレーム５１との間で接合される。この結果、キャビティ３１は気密封止される。フレーム５１とキャップ４１の接合部７１は、フレーム５１とキャップ４１の接触面８１の外側に形成されている。また、接合部７１は金錫合金７０で形成されている。
キャップ４１には、金属または導電性表面を備えた誘電体が用いられる。これにより、半導体装置１０が発する電磁波の漏洩および、外部の電磁波による半導体装置１０への干渉を抑制することが可能になる。
以下に、接合部７１の形成方法を示す。はじめに、フレーム５１およびキャップ４１に金めっきを施す。さらに、キャップ４１の接合部７１に面する箇所に錫めっきを施す。フレーム５１にキャップ４１を被せると、キャップ４１の錫めっきとフレーム５１の金めっきが接触する。錫めっきとフレーム５１の金めっきが接触した状態で、オーブンまたはリフローにより接合部７１を加熱する。この結果、接合部７１に金錫合金７０が形成され、気密封止が実現できる。
また、キャップ４１は次の手順で作成する。はじめに、金属板の全面にニッケルおよび金めっきを行う。次に金属板の外周に錫めっきを行う。その後、プレス加工を実施し、外周部６１を形成する。
通信機器、衛星およびレーダーに使われる高周波モジュールは、高信頼性と長寿命が求められる。従って、半導体チップ１８および回路基板２２を、温度、湿度、汚染物質および電磁波から保護する必要がある。このため、半導体チップ１８および回路基板２２はキャビティ３１の内部に配置され、気密封止される。気密封止の手段として、はんだを用いてキャップとフレームの接触面を接合する方法が考えられる。しかし、この方法によると、はんだによる接合部がキャビティに露出した構造となる。このとき、はんだの酸化膜および融解したはんだが、異物としてキャビティ内に侵入する可能性がある。本実施の形態では、接合部７１はフレーム５１とキャップ４１の接触面８１によってキャビティ３１と隔てられている。このため、接合部７１から生じた異物は、接触面８１によってキャビティ３１への侵入を抑制される。
さらに、はんだを用いて気密封止をする場合、安定した接合を得るために、はんだの酸化膜を除去することが必要である。そのため、以下に示すスクラブの工程が必要となる。まず、キャップとフレームではんだを挟み込んだ状態で、はんだを溶融させる。次に、ピンセット等を用いてキャップを揺り動かし、はんだ表面の酸化膜を破壊する。ここで、スクラブを行うと溶融したはんだが粒状となり、キャビティ内部へと飛散する場合がある。また、はんだ酸化膜がスクラブにより塊となり、キャビティ内部へ落下する可能性がある。本実施の形態では、あらかじめキャップ４１およびフレーム５１にめっきを施し、加熱することで、気密封止が可能になる。従って、スクラブの工程が不要になる。このため、はんだ酸化膜および飛散したはんだがキャビティ３１内に侵入することを抑制できる。
以上から、本実施の形態では、接触面８１によってキャビティ３１への異物の侵入を抑制できる。さらに、スクラブの工程が不要となり、はんだ酸化膜および飛散したはんだがキャビティ３１内に侵入することを抑制できる。これにより、キャビティ内部の異物有無検査の簡易化が可能になる。また、はんだを用いる場合は、酸化膜の発生を抑制するために酸素濃度を低いレベルに維持して作業する必要がある。しかし、本実施の形態では、はんだを使用しない為、酸素濃度のレベルを緩和することが可能になる。従って、製造コストを低減できる。また、本実施の形態では、キャップ４１をフレーム５１に被せて加熱するだけで気密封止が可能である。従って、作業が容易になり、生産性を向上できる。
実施の形態２．
図２は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態では、溝９０を上面に設けたフレーム５２が備えられる。キャップ４２は、溝９０の内部に向かって屈曲する外周部６２を備える。接合部７２は、外周部６２の内側面２６２と溝９０との間に設けられる。キャビティ３２と接合部７２は、接触面８２によって隔てられる。ここで、断面視において、フレーム５２とキャップ４２とが複数面で接する場合は、キャビティ３２に隣接する接触面を介してキャビティ３２とは反対側に接合部が形成される。すなわち、キャビティ３２に隣接するフレーム５２とキャップ４２の接触面８２を介して、空間（キャビティ３２）の外側で、接合部７２によってフレーム５２とキャップ４２が接合される。接合部７２からは、めっきから生じる酸化膜および接合時の加熱により融解した金錫合金７０が異物として発生する可能性がある。本実施の形態では、接合部７２から生じる異物が溝９０によってトラップされる。このため、実施の形態１で示した効果に加えて、本実施の形態では、フレーム５２の外側部分が異物によって汚染されることを抑制することが可能になる。
また、本実施の形態では、外周部６２の長さを調整することで、キャビティ３２の容積を変更できる。高周波モジュールでは、キャビティの共振周波数が高周波モジュールの使用周波数帯に接近すると、高周波特性が悪化することがある。キャビティの共振周波数は、キャビティの容積に依存する。このため、本実施の形態では、外周部６２の長さを調整することで、キャビティ３２の共振周波数の変更が可能になる。従って、外周部６２の長さを調整することで、高周波特性の悪化を抑制することが可能になる。
実施の形態３．
図３は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態は、接合部７３が外周部６３の外側面１６３と溝９０との間に設けられること以外、実施の形態２と同様である。
実施の形態２では接合部７２とキャビティ３２が、接触面８２により隔てられている。これに対し、本実施の形態では、接合部７３とキャビティ３３が、接触面８３と溝９０によって隔てられている。従って、実施の形態２と比較して、キャビティ３３への異物の侵入をさらに抑制できる。また、実施の形態２と同様に、本実施の形態では外周部６３の長さを調整することで、キャビティ３３の容積を変更できる。従って、キャビティ３３の共振周波数を調整して、高周波特性の悪化を抑制することが可能になる。
実施の形態４．
図４は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態では、段差９４を設けたフレーム５４が備えられる。段差９４は、フレーム５４の上面に向かって幅が狭まる。また、段差９４はフレーム５４の外側に底面１９４と側面２９４を備える。また、キャップ４４は、底面１９４に向かって屈曲する外周部６４を備える。接合部７４は、外周部６４の内側面２６４と側面２９４との間に設けられる。キャビティ３４と接合部７４は、接触面８４によって隔てられる。
本実施の形態では、接合部７４から生じる異物が底面１９４によってトラップされる。このため、本実施の形態では、実施の形態１で示した効果に加えて、フレーム５４の外側部分の異物による汚染を抑制することが可能になる。また、実施の形態２と同様に、本実施の形態では外周部６４の長さを調整することで、キャビティ３４の容積を変更できる。従って、キャビティ３４の共振周波数を調整して、高周波特性の悪化を抑制することが可能になる。
実施の形態５．
図５は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態では、段差９５を設けたフレーム５５が備えられる。段差９５は、フレーム５５の上面に向かって幅が狭まる。また、段差９５はフレーム５５の内側に底面１９５と側面２９５を備える。また、キャップ４５は、底面１９５に向かって屈曲する外周部６５を備える。接合部７５は、外周部６５の外側面１６５と側面２９５との間に設けられる。キャビティ３５と接合部７５は、接触面８５によって隔てられる。
本実施の形態では、接合部７５から生じる異物が段差９５によってトラップされる。このため、実施の形態１で示した効果に加えて、異物によるフレーム５５の外側の汚染を抑制することが可能になる。また、実施の形態２と同様に、本実施の形態では外周部６５の長さを調整することで、キャビティ３５の容積を変更できる。従って、キャビティ３５の共振周波数を調整して、高周波特性の悪化を抑制することが可能になる。なお、本実施の形態では、外周部６５を伸長した場合に、接合部７５とキャビティ３２を隔てる接触面８５を保持することが可能である。このため、キャビティ３５への異物の侵入の抑制と、高周波特性の向上を両立させることができる。
実施の形態６．
図６は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態では、段差９６を設けたフレーム５６が備えられる。段差９６は、フレーム５６の上面に向かって幅が狭まる。また、段差９６はフレーム５６の外側に底面１９６と側面２９６を備える。また、キャップ４６は、底面１９６に向かって屈曲する外周部６６を備える。外周部６６は、外側に向けて水平方向にさらに屈曲する先端部４６６を備える。接合部７６は、底面１９６と先端部４６６との間に設けられる。キャビティ３６と接合部７６は、接触面８６によって隔てられる。
本実施の形態では、先端部４６６と底面１９６が接合部７６を上下から挟みこむ。このため、接合時にキャップ４６の上から荷重を印加することで、金錫合金７０の形成を促進することができる。従って、実施の形態１に示す効果に加えて、さらに良好な金錫合金７０を形成し気密性を向上することができる。また、実施の形態２と同様に、本実施の形態では外周部６６の長さを調整することで、キャビティ３６の容積を変更できる。従って、キャビティ３６の共振周波数を調整して、高周波特性の悪化を抑制することが可能になる。
実施の形態７．
図７は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態では、段差９７を設けたフレーム５７が備えられる。段差９７は、フレーム５７の上面に向かって幅が狭まる。また、段差９７はフレーム５７の内側に底面１９７と側面２９７を備える。また、キャップ４７は、底面１９７に向かって屈曲する外周部６７を備える。外周部６７は、外側に向けて水平方向にさらに屈曲する先端部４６７を備える。接合部７７は、底面１９７と先端部４６７との間に設けられる。
本実施の形態では、実施の形態６と同様に、キャップ４７の上から荷重を印加することで、良好な金錫合金７０を形成し、気密性を向上することができる。また、実施の形態２と同様に、本実施の形態では外周部６７の長さを調整することで、キャビティ３７の容積を変更できる。従って、キャビティ３７の共振周波数を調整して、高周波特性の悪化を抑制することが可能になる。また、本実施の形態では、キャップ４７の上から荷重を印加する際に、先端部４６７が側面２９７に押し当てられる。このため、外周部６７が外側に広がることによるキャビティ３７の容積の変化が防がれる。従って、容積の変化によるキャビティ３７の共振周波数の変動を防ぐ事ができる。よって、共振周波数の変動により高周波特性が悪化するのを防ぐ事ができる。
実施の形態８．
図８は、本実施の形態に係る半導体装置１０の断面図である。本実施の形態では、フレーム５８が備えられる。フレーム５８には、上面に向かって幅の狭まる傾斜面３５８が外側に備えられる。キャップ４８は、傾斜面３５８に向かって傾斜する外周部６８を備える。接合部７８は、外周部６８の内側面２６８と傾斜面３５８との間に設けられる。キャビティ３８と接合部７８は、接触面８８によって隔てられる。
本実施の形態では、実施の形態６と同様に、キャップ４８の上から荷重を印加することで、良好な金錫合金７０を形成することが可能になる。従って、実施の形態１で示した効果に加えて、気密性を向上することが可能になる。また、傾斜面３５８に沿って接合部７８が形成されることで、他の実施の形態と比較して、接合部７８を広く設けることができる。従って、気密性を向上することができる。
１０ 半導体装置、１２ 実装部、１８ 半導体チップ、２０ チップ搭載領域、３１〜３８ キャビティ、４１〜４８ キャップ、５１〜５８ フレーム、６１〜６８ 外周部、７０ 金錫合金、７１〜７８ 接合部、８１〜８８ 接触面、９０ 溝、９４〜９７ 段差、１９４〜１９７ 底面、２９４〜２９７ 側面、３５８ 傾斜面、２６１〜２６８ 内側面、１６３、１６５ 外側面、４６６、４６７ 先端部

Claims (9)

  1. 半導体チップを搭載するためのチップ搭載領域を備える実装部と、
    前記チップ搭載領域を取り囲むように前記実装部に設けられたフレームと、
    前記チップ搭載領域及び前記フレームによって囲まれた空間を覆うように、前記フレームに接触して配置されたキャップと、
    前記フレームと前記キャップの接触面の外側で、前記フレームと前記キャップを接合する接合部と、
    を備えることを特徴とする半導体装置。
  2. 前記接合部は金錫合金で形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記キャップは、前記フレームの外側で前記実装部に向かって屈曲する外周部を備え、
    前記接合部は前記フレームと前記外周部の内側面との間に形成されることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記フレームは、上面に溝が設けられ、
    前記キャップは、前記溝の内部に向かって屈曲する外周部を備え、
    前記接合部は、前記外周部の内側面と前記溝との間に設けられることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記フレームは、上面に溝が設けられ、
    前記キャップは、前記溝の内部に向かって屈曲する外周部を備え、
    前記接合部は、前記外周部の外側面と前記溝との間に設けられることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記フレームは、上面に向かって幅が狭まり、外側に底面と側面を備えた段差を備え、
    前記キャップは、前記底面に向かって屈曲する外周部を備え、
    前記接合部は、前記側面と前記外周部の内側面との間に設けられることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記フレームは、上面に向かって幅が狭まり、内側に底面と側面を備えた段差を備え、
    前記キャップは、前記底面に向かって屈曲する外周部を備え、
    前記接合部は、前記側面と前記外周部の外側面との間に設けられることを特徴とする請求項１または２に記載の半導体装置。
  8. 前記フレームは、上面に向かって幅が狭まり、外側に底面と側面を備えた段差を備え、
    前記キャップは、前記底面に向かって屈曲する外周部を備え、
    前記外周部は、外側に向けて水平方向にさらに屈曲する先端部を備え、
    前記接合部は、前記底面と、前記先端部との間に設けられることを特徴とする請求項１または２に記載の半導体装置。
  9. 前記フレームは、上面に向かって幅の狭まる傾斜面を外側に備え、
    前記キャップは、前記傾斜面に向かって傾斜する外周部を備え、
    前記接合部は、前記外周部の内側面と前記傾斜面との間に設けられることを特徴とする請求項１または２に記載の半導体装置。
JP2015212974A 2015-10-29 2015-10-29 半導体装置 Active JP6477421B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015212974A JP6477421B2 (ja) 2015-10-29 2015-10-29 半導体装置
US15/165,084 US10211116B2 (en) 2015-10-29 2016-05-26 Semiconductor device
DE102016219274.4A DE102016219274A1 (de) 2015-10-29 2016-10-05 Halbleitervorrichtung
CN201610960956.5A CN107039355B (zh) 2015-10-29 2016-10-28 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015212974A JP6477421B2 (ja) 2015-10-29 2015-10-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2017085000A true JP2017085000A (ja) 2017-05-18
JP6477421B2 JP6477421B2 (ja) 2019-03-06

Family

ID=58546260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015212974A Active JP6477421B2 (ja) 2015-10-29 2015-10-29 半導体装置

Country Status (4)

Country Link
US (1) US10211116B2 (ja)
JP (1) JP6477421B2 (ja)
CN (1) CN107039355B (ja)
DE (1) DE102016219274A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200045858A (ko) * 2018-10-23 2020-05-06 주식회사 코스텍시스 플랫 노리드 패키지
WO2023199799A1 (ja) * 2022-04-12 2023-10-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859179B2 (en) * 2013-09-27 2018-01-02 Kyocera Corporation Lid body, package, and electronic apparatus
CN112086404B (zh) * 2020-09-19 2022-07-05 广州华创精密科技有限公司 高密度线路芯片封装结构及其制作方法
CN114496944A (zh) * 2020-10-26 2022-05-13 华为技术有限公司 减小芯片电磁噪声的散热组件、芯片封装组件及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02111055A (ja) * 1988-10-20 1990-04-24 Sumitomo Electric Ind Ltd 半導体封止パッケージ
JPH06163729A (ja) * 1992-11-20 1994-06-10 Toshiba Corp 半導体装置のシール構造
JP2001176991A (ja) * 1999-12-21 2001-06-29 Kyocera Corp 電子部品装置
JP2004088036A (ja) * 2002-06-27 2004-03-18 Kyocera Corp 電子装置及びその製造方法
JP2006515115A (ja) * 2003-09-05 2006-05-18 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング 制御装置ユニットおよび該制御装置ユニットを製作する方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4798946A (en) * 1987-04-09 1989-01-17 Mitsubishi Denki Kabushiki Kaisha Plastic package for an IC card
FR2683947B1 (fr) * 1991-11-18 1994-02-18 Sgs Thomson Microelectronics Sa Diode de protection monolithique basse tension a faible capacite.
CA2089435C (en) * 1992-02-14 1997-12-09 Kenzi Kobayashi Semiconductor device
JP2894214B2 (ja) * 1994-07-25 1999-05-24 日本電気株式会社 半導体装置
JP2842355B2 (ja) * 1996-02-01 1999-01-06 日本電気株式会社 パッケージ
JPH10321746A (ja) 1997-05-16 1998-12-04 Murata Mfg Co Ltd 電子部品の実装構造
US6321444B1 (en) * 2000-04-11 2001-11-27 Japan Radio Co., Ltd. Method of making surface acoustic wave device
US6218730B1 (en) 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
JP2001044310A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその搭載方法
JP2002110833A (ja) 2000-10-04 2002-04-12 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2001176999A (ja) * 2000-11-27 2001-06-29 Tanaka Kikinzoku Kogyo Kk 電子部品の気密封止方法
JP2002334944A (ja) 2001-05-08 2002-11-22 Nec Corp 中空構造パッケージ
US20060179792A1 (en) * 2005-02-11 2006-08-17 Steve Shaw Modular stone surfacing system with field adjustable components for different applications
JP4791742B2 (ja) 2005-03-25 2011-10-12 吉川工業株式会社 電子部品のはんだ接合方法
WO2008105258A1 (ja) 2007-02-26 2008-09-04 Neomax Materials Co., Ltd. 気密封止用キャップ、電子部品収納用パッケージおよび電子部品収納用パッケージの製造方法
US8232615B2 (en) * 2010-02-23 2012-07-31 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Packaged device with acoustic transducer and amplifier
JP5368377B2 (ja) 2010-06-02 2013-12-18 三菱電機株式会社 電子部品パッケージおよびその製造方法
JP5746919B2 (ja) * 2011-06-10 2015-07-08 新光電気工業株式会社 半導体パッケージ
US8679900B2 (en) * 2011-12-14 2014-03-25 Stats Chippac Ltd. Integrated circuit packaging system with heat conduction and method of manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02111055A (ja) * 1988-10-20 1990-04-24 Sumitomo Electric Ind Ltd 半導体封止パッケージ
JPH06163729A (ja) * 1992-11-20 1994-06-10 Toshiba Corp 半導体装置のシール構造
JP2001176991A (ja) * 1999-12-21 2001-06-29 Kyocera Corp 電子部品装置
JP2004088036A (ja) * 2002-06-27 2004-03-18 Kyocera Corp 電子装置及びその製造方法
JP2006515115A (ja) * 2003-09-05 2006-05-18 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング 制御装置ユニットおよび該制御装置ユニットを製作する方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200045858A (ko) * 2018-10-23 2020-05-06 주식회사 코스텍시스 플랫 노리드 패키지
KR102191728B1 (ko) * 2018-10-23 2020-12-16 주식회사 코스텍시스 플랫 노리드 패키지
WO2023199799A1 (ja) * 2022-04-12 2023-10-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器

Also Published As

Publication number Publication date
DE102016219274A1 (de) 2017-05-04
CN107039355B (zh) 2020-05-15
US20170125316A1 (en) 2017-05-04
US10211116B2 (en) 2019-02-19
CN107039355A (zh) 2017-08-11
JP6477421B2 (ja) 2019-03-06

Similar Documents

Publication Publication Date Title
JP6477421B2 (ja) 半導体装置
US9831632B2 (en) Laser component and method of producing it
US9357644B2 (en) Joined structural body of members, joining method of members, and package for containing an electronic component
JP5765174B2 (ja) 電子装置
US9585264B2 (en) Package for housing semiconductor element and semiconductor device
TWI492355B (zh) 半導體封裝
JP4772557B2 (ja) 電子部品、および電子部品用モジュール
US11121099B2 (en) Semiconductor device
JP2021101475A (ja) 半導体素子実装用基板および半導体装置
WO2012165434A1 (ja) 素子収納用パッケージ、半導体装置用部品および半導体装置
JP2008226988A (ja) 光電変換モジュール
JP2009088338A (ja) 電子部品収容用パッケージ
JP5072436B2 (ja) 表面実装用の水晶発振器
JP4923712B2 (ja) 光モジュール及びその製造方法
JP2006237103A (ja) 熱伝導部材および電子装置
US11652306B2 (en) Electronic-element mounting package and electronic device
JP2014175567A (ja) セラミックパッケージ
JP2008294585A (ja) 表面実装用の水晶発振器
JP2010183349A (ja) 表面実装用の水晶発振器
JP2010093206A (ja) 高周波回路パッケージ
JP2020120076A (ja) 電子部品用パッケージおよび電子装置
JP7246590B1 (ja) 半導体レーザ光源装置
US20110186979A1 (en) Semiconductor package and high-frequency semiconductor device
JP2014135414A (ja) 半導体素子収納用パッケージ
WO2017022789A1 (ja) 回路モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190121

R150 Certificate of patent or registration of utility model

Ref document number: 6477421

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250