JP2014135414A - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージ Download PDFInfo
- Publication number
- JP2014135414A JP2014135414A JP2013003276A JP2013003276A JP2014135414A JP 2014135414 A JP2014135414 A JP 2014135414A JP 2013003276 A JP2013003276 A JP 2013003276A JP 2013003276 A JP2013003276 A JP 2013003276A JP 2014135414 A JP2014135414 A JP 2014135414A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- package
- ceramic substrate
- solder
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
【課題】 半導体素子収納用パッケージの電気性能、放熱性能等のパッケージ性能の劣化を抑えつつ、フラックスの洗浄性を向上させた半導体素子収納用パッケージを得ることを目的とする。
【解決手段】 半導体素子が実装されるセラミック基板と、上記セラミック基板の裏面に、複数の導電性接合材により間隙を有して接合された板状の金属部材と、を備え、上記複数の導電性接合材は、上記金属部材における当該導電性接合材の接合面内に2次元的に配列され、上記金属部材は、隣接する上記導電性接合材の接合部位の間に、洗浄液が通過可能な貫通穴が形成される。
【選択図】 図1
【解決手段】 半導体素子が実装されるセラミック基板と、上記セラミック基板の裏面に、複数の導電性接合材により間隙を有して接合された板状の金属部材と、を備え、上記複数の導電性接合材は、上記金属部材における当該導電性接合材の接合面内に2次元的に配列され、上記金属部材は、隣接する上記導電性接合材の接合部位の間に、洗浄液が通過可能な貫通穴が形成される。
【選択図】 図1
Description
この発明は、半導体素子を収納する半導体素子収納用パッケージに関する。
マイクロ波信号、ミリ波信号等の高周波信号を処理する半導体素子を備えた高周波回路は、多くの場合、半導体素子を気密パッケージに収納して水分、塵埃等から保護し、半導体素子の性能の低下や誤作動を防止している。このような気密パッケージとして、低温焼成セラミック基板にて半導体素子収納用パッケージを構成し、半導体素子収納用パッケージに金属蓋を溶接して、半導体素子を気密封止(hermetic sealing)する方法が適用されている。このとき、低温焼成セラミック基板を金属キャリア上に接合して半導体素子収納用パッケージを形成するが、この接合は全面はんだにて行うことが多い。
一方、低温焼成セラミック基板と金属キャリアを接合するはんだを、複数の小さなはんだの島に分けて配置して接合することで、はんだ接合部のボイド(void)を防ぐ接合方法が知られている(例えば特許文献1参照)。この接合方法では、接合後の熱応力に起因して低温焼成セラミック基板に発生するクラックを防止するもしくは抑制することができる。
特許文献1に示す従来の接合方法は、低温焼成セラミック基板と金属キャリアの接合後に、はんだに含まれるフラックスを洗浄する。この場合、洗浄が不十分なことでフラックス残渣を生じると、フラックス残渣がパッドを汚染するので、パッドの洗浄作業、フラックス残渣の追加除去作業等が発生して、はんだ接合後の組立工程に多大な影響を与える。
従来の半導体素子収納用パッケージにおいては、低温焼成セラミック基板と金属キャリアのはんだ接合後に、当該パッケージを洗浄液に浸漬させて、水流にてフラックスを洗浄する。この場合、はんだの島同士の間に埋まったフラックスの洗浄が困難なものとなる。このフラックスの洗浄性を良くするためには、はんだ内のフラックス含有率に合わせてはんだの間引きを行い、洗浄液が通りやすいはんだの配置とする。しかしながら、はんだの間引きを行うと、間引いた箇所の電気特性が悪くなるとともに、はんだを熱伝導体としたときの放熱性が悪くなる。このため、電気性能、放熱性能等の性能を優先とすると、間引くはんだ部は限られたもの場所となり、フラックスの洗浄性の向上効果が得られなくなるという問題があった。
この発明は係る課題を解決するためになされたものであり、半導体素子収納用パッケージの電気性能、放熱性能等のパッケージ性能の劣化を抑えつつ、フラックスの洗浄性を向上させることを目的とする。
この発明による半導体素子収納用パッケージは、半導体素子が実装されるセラミック基板と、上記セラミック基板の裏面に、複数の導電性接合材により間隙を有して接合された板状の金属部材と、を備え、上記複数の導電性接合材は、上記金属部材における当該導電性接合材の接合面内に2次元的に配列され、上記金属部材は、隣接する上記導電性接合材の接合部位の間に、洗浄液が通過可能な貫通穴が形成されたものである。
この発明によれば、半導体素子収納用パッケージの電気特性や放熱性を損ねることなく、フラックスの洗浄性をより向上させることができる。
実施の形態1.
図1は、この発明に係る実施の形態1による半導体素子収納用パッケージの構成を示す側断面図である。図2は、実施の形態1による半導体素子収納用パッケージの金属キャリアの構成を示す図であって、図1のAA断面線方向から見た上面図である。図1において、実施の形態1による半導体素子収納用パッケージ100は、板状の金属キャリア(金属部材)1と、セラミック基板3と、金属リング6と、金属カバー(上蓋)5から構成される。半導体素子収納用パッケージ100は気密封止されたパッケージを構成する。また、半導体素子収納用パッケージ100は、半導体素子4が収納される。
図1は、この発明に係る実施の形態1による半導体素子収納用パッケージの構成を示す側断面図である。図2は、実施の形態1による半導体素子収納用パッケージの金属キャリアの構成を示す図であって、図1のAA断面線方向から見た上面図である。図1において、実施の形態1による半導体素子収納用パッケージ100は、板状の金属キャリア(金属部材)1と、セラミック基板3と、金属リング6と、金属カバー(上蓋)5から構成される。半導体素子収納用パッケージ100は気密封止されたパッケージを構成する。また、半導体素子収納用パッケージ100は、半導体素子4が収納される。
セラミック基板(ガラス基板)3は、多層に積層されたセラミック誘電体から構成される。当該誘電体の表層または層間に導電体層が形成されており、当該導電体層が回路を形成する。セラミック基板3は、例えば低温焼成セラミックス(LTCC;Low Temperature Co-fired Ceramics)から構成される。セラミック基板3の上面は、その側面外周寄りの部分に金属リング6の接合用の導体膜が形成されている。このセラミック基板3の導体膜上で、銀ろう付けやはんだ付けにより、金属リング6の下面が気密を保持して接合される。金属リング6は、セラミック基板3と熱膨張係数が近い金属を用いると良く、例えばニッケルめっきが施された鉄ニッケルコバルト合金から構成される。金属リング6は、矩形状の枠型をなし内側が上下方向に抜けた形状をなしている。
金属リング6の内側において、セラミック基板3の上に半導体素子4が載置される。セラミック基板3は、上面の中央部が陥没した凹部を有しており、当該凹部の底面に平坦なグランド導体が形成される。半導体素子4は、セラミック基板3の凹部底面のグランド導体上に実装される。半導体素子4は、導体ワイヤ、導体リボンなどの導電性接続部材により、セラミック基板3の上面に形成された胴体回路パターンに接続される。また、金属リング6の上面には、金属カバー5が、抵抗溶接により気密を保持して接合される。金属カバー5は、例えば金めっきが施された薄いアルミ板で構成される。
セラミック基板3の裏面は、複数の小さな島状に配置された低温はんだ(はんだ部)2を導電性接合材として、金属キャリア1の接合面(表面)が接合される。このとき、セラミック基板3と金属キャリア1の間には、低温はんだ2の厚み相当分の間隙が空く。この間隙を充填するように、液状硬化樹脂(アンダーフィル)の充填を行っても良い。
金属キャリア1は、セラミック基板3と熱膨張係数が近い金属を用いると良く、例えば鉄ニッケルコバルト合金から構成される。図2に示すように、金属キャリア1は、低温はんだ2が縦横の2次元面内に複数配置される。互いに近接した低温はんだ2が直線的に配列されてなる複数の小領域が、幹になる小領域から枝状に分岐して配置される。この枝状に分岐した各小領域は、隣接する他の枝状に分岐した小領域との間に所定の間隙を空けて配置され、複数の当該間隙はそれぞれはんだ間引き部40を形成する。各はんだ間引き部40において、並行に配列された小領域の間(即ち、金属キャリア1における、低温はんだ2の或る接合部位とその隣接した接合部位との間)に1つもしくは複数のキャリア穴30が形成されている。各キャリア穴30は、金属キャリア1の板厚方向に貫通した貫通穴を形成している。
実施の形態1による半導体素子収納用パッケージ100は、金属キャリア1、セラミック基板3、金属リング6が接合された後、半導体素子4及び金属カバー5を接合する前に、フラックスの洗浄が行われる。このフラックスの洗浄工程では、セラミック基板3と金属キャリア1の接合側面からだけでなく、金属キャリア1のキャリア穴30からも洗浄液が流れる。このため、はんだ間引き部40及びキャリア穴30を通じて、洗浄液が満遍なく低温はんだ2の接合部周辺に流れることで、金属キャリア1の洗浄性を向上させることができる。
半導体素子収納用パッケージ100のフラックス洗浄工程が終了し、乾燥した後、半導体素子4がセラミック基板3の凹部底面のグランド導体上にダイボンディングされる。金属カバー5は、半導体素子4がセラミック基板3に実装された後、金属リング6の上面に接合される。また、フラックス洗浄工程が終了した後、セラミック基板3と金属キャリア1の間隙にアンダーフィルを充填する工程を行っても良い。
なお、金属リング6を用いることなく、気密保持の可能なはんだ接合を用いて、金属カバー5を直接、セラミック基板3に接合しても良い。
なお、金属リング6を用いることなく、気密保持の可能なはんだ接合を用いて、金属カバー5を直接、セラミック基板3に接合しても良い。
図3は、従来の半導体素子収納用パッケージの構成を示す図であって、(a)は金属キャリア1上に低温はんだ2を隙間なく縦横に配列した様相を示し、(b)は金属キャリア1上に低温はんだ2を間引いて縦横に配列した様相を示す。
図3(a)において、金属キャリア1上に低温はんだ2が隙間なく配列されることで、セラミック基板3と金属キャリア1の接合強度が向上する。しかしながら、セラミック基板3と金属キャリア1の間隙にフラックスの洗浄液が通り難い構造となっており、隣接する低温はんだ2の間に埋まったフラックスを洗浄できなくなる。このため低温はんだ2の接合後に生じるフラックス残渣の洗浄が著しく困難となる。
また、図3(b)において、フラックスの洗浄液を流れやすくし、その洗浄性を向上するために、隣接する低温はんだ2同士の間隔を図3(a)に比べて広く取り、はんだを間引いている。フラックスの含有率に合わせて、はんだの間引き加減(低温はんだ2の間隙)を適宜調整することで、洗浄液が通りやすいはんだの配置とすることができる。しかしながらはんだの間引きを行うと、間引いた箇所の電気特性及び放熱性が悪くなるので、はんだの間引き具合にも限界がある。
これに対し、実施の形態1による半導体素子収納用パッケージ100はキャリア穴30を設けているので、洗浄性を考慮してはんだを必要以上に間引く必要がなくなるため、電気特性及び放熱性を損ねることのない、洗浄性の良い半導体素子収納用パッケージの製造が可能となる。
さらに、金属キャリア1にキャリア穴30を空けることで、半導体素子収納用パッケージ100の質量の半分程度を占めることとなる、金属キャリア1の質量を軽減することが可能となる。
以上説明した通り、実施の形態1による半導体素子収納用パッケージは、セラミック基板3と、金属リング6と、金属カバー5と、金属キャリア1から構成される半導体素子収納用パッケージ100におけるセラミック基板3と金属キャリア1の接合において、複数の小さな島状に配置したはんだ部(低温はんだ2)を間引き、かつ間引いたはんだ部(はんだ間引き部40)の直下に貫通穴(キャリア穴30)を空けた金属キャリア1を接合している。即ち、半導体素子4が実装されるセラミック基板3と、セラミック基板3の裏面に、複数の低温はんだ2(導電性接合材)により間隙を有して接合された板状の金属キャリア1(金属部材)と、を備え、複数の低温はんだ2は、金属キャリア1における当該低温はんだ2の接合面内に2次元的に配列され、上記金属キャリア1は、隣接する上記低温はんだ2の接合部位の間に、洗浄液を通過させることが可能な貫通穴が形成されている。これによって、洗浄液が通りにくいはんだ配置であっても、キャリア裏面から洗浄液を通すことができ、フラックスの洗浄性を向上することができる。
これにより、半導体素子収納用パッケージ100の電気特性や放熱性を損ねることなく、フラックスの洗浄性をより向上させる、はんだの配置を行うことができる。また、同時に金属キャリア1の質量を軽減することが可能となる。
1 金属キャリア(金属部材)、2 低温はんだ(導電性接合材)、3 セラミック基板、4 半導体素子、5 金属カバー(上蓋)、6 金属リング、30 キャリア穴、40 はんだ間引き部。
Claims (1)
- 半導体素子が実装されるセラミック基板と、
上記セラミック基板の裏面に、複数の導電性接合材により間隙を有して接合された板状の金属部材と、
を備え、
上記複数の導電性接合材は、上記金属部材における当該導電性接合材の接合面内に2次元的に配列され、
上記金属部材は、隣接する上記導電性接合材の接合部位の間に、洗浄液が通過可能な貫通穴が形成されたことを特徴とする半導体素子収納用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013003276A JP2014135414A (ja) | 2013-01-11 | 2013-01-11 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013003276A JP2014135414A (ja) | 2013-01-11 | 2013-01-11 | 半導体素子収納用パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014135414A true JP2014135414A (ja) | 2014-07-24 |
Family
ID=51413486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013003276A Pending JP2014135414A (ja) | 2013-01-11 | 2013-01-11 | 半導体素子収納用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014135414A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113745169A (zh) * | 2021-07-23 | 2021-12-03 | 中国电子科技集团公司第二十九研究所 | 多腔槽ltcc基板与封装盒体焊接结构及方法 |
CN117019761A (zh) * | 2023-10-10 | 2023-11-10 | 常州捷佳创精密机械有限公司 | 超声波/兆声波清洗槽 |
-
2013
- 2013-01-11 JP JP2013003276A patent/JP2014135414A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113745169A (zh) * | 2021-07-23 | 2021-12-03 | 中国电子科技集团公司第二十九研究所 | 多腔槽ltcc基板与封装盒体焊接结构及方法 |
CN113745169B (zh) * | 2021-07-23 | 2023-10-24 | 中国电子科技集团公司第二十九研究所 | 多腔槽ltcc基板与封装盒体焊接结构及方法 |
CN117019761A (zh) * | 2023-10-10 | 2023-11-10 | 常州捷佳创精密机械有限公司 | 超声波/兆声波清洗槽 |
CN117019761B (zh) * | 2023-10-10 | 2024-01-23 | 常州捷佳创精密机械有限公司 | 超声波/兆声波清洗槽 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102608133B1 (ko) | 반도체 장치 | |
CN102956594A (zh) | 带有引线框连接的功率覆盖结构 | |
JP2015128194A (ja) | 半導体装置 | |
KR20120079325A (ko) | 반도체 패키지 및 그 제조방법 | |
JPWO2018151176A1 (ja) | 熱電素子内蔵パッケージ | |
KR101547207B1 (ko) | 반도체 칩의 전기적 연결 구조 및 방법 | |
KR101673649B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
JPS6146061B2 (ja) | ||
KR101897641B1 (ko) | 파워 모듈 패키지의 제조방법 및 이를 이용한 파워 모듈 패키지 | |
JP4859811B2 (ja) | 電子部品収納用パッケージ | |
KR101847168B1 (ko) | 파워 모듈 패키지의 제조방법 및 이를 이용한 파워 모듈 패키지 | |
JP5791283B2 (ja) | 電子部品収納用パッケージ、およびそれを備えた電子装置 | |
JP2014135414A (ja) | 半導体素子収納用パッケージ | |
JPWO2014188632A1 (ja) | 放熱構造を有する半導体装置および半導体装置の積層体 | |
JP2015023226A (ja) | ワイドギャップ半導体装置 | |
JP6504762B2 (ja) | モジュールの製造方法 | |
JP2014175567A (ja) | セラミックパッケージ | |
JP7008236B2 (ja) | パワーモジュール用基板及びその製造方法 | |
JP2014007323A (ja) | 半導体パッケージ | |
JP2020113722A (ja) | パッケージ | |
JP6560496B2 (ja) | 半導体装置 | |
JP6034054B2 (ja) | 電子部品収納用パッケージおよび電子装置 | |
JP7083898B2 (ja) | 基体および半導体装置 | |
JP6287445B2 (ja) | 半導体装置及びその製造方法 | |
JP6162520B2 (ja) | 半導体素子収納用パッケージおよびこれを備えた実装構造体 |