JP2016521012A - 基板開口を形成する方法 - Google Patents

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Abstract

基板開口を形成する方法は、基板内に複数の横並び開口を形成することを含む。直接隣接する横並び開口のうちの少なくとも幾つかは、基板内で互いに異なる深さに形成される。横並び開口間に横方向に存在する壁は、非垂直側壁表面を有するより大きい開口を形成するために除去され、壁は、除去される壁に直交し、側壁表面を通る少なくとも一つの垂直断面において除去された。【選択図】図１

Description

本明細書に開示される実施形態は、基板に開口を形成する方法に関する。
集積回路は、シリコンウェーハまたは他の半導電性材料などの半導体基板上に通常形成される。一般的には、集積回路を形成するために、半導電性、導電性または電気的に絶縁性である種々の材料の層が使用される。例示として、種々の材料は、様々なプロセスを利用してドープされ、イオン注入され、堆積され、エッチングされ、成長してもよい。半導電性プロセシングにおける今なお続く目的は、個々の電子部品の寸法を縮小することであり、それによって、より小さくより高密度の集積回路を可能とすることである。
半導体基板をパターン化し、処理する一技術は、リソグラフィーである。これは、下地基板材料上のパターン化可能なマスキング層の堆積を含んでもよい。マスキング層は、所望の形状および構造開口を形成するためにパターン化されてもよい。下地基板材料は、マスキング材料内の開口を通って（例えば、イオン注入、エッチングなどによって）処理され、マスキング層内のパターンを有するか、または近付ける下地基板材料内の所望の変化を生成する。使用されうるマスキング層は、レジストと称され、リソグラフィーで使用されるフォトレジストはその一例である。ある例においては、フォトレジストの異なる複数の層および／またはハードマスキングでのフォトレジストおよび他の材料の組み合わせが使用される。さらに、パターンは、レジストまたはフォトレジストなしで基板上に形成されてもよい。
本発明の一実施形態による、プロセスにおける基板断片の平面図である。 図１における直線２−２を通る断面図である。 図１における直線３−３を通る断面図である。 図１によって示されるステップの後の処理ステップにおける図１の基板の図である。 図４における直線５−５を通る断面図である。 図４における直線６−６を通る断面図である。 本発明の一実施形態による、プロセスにおける別の基板断片の断面図である。 図７によって示されるステップの後の処理ステップにおける図７の基板の図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の平面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の平面図である。 図１９における直線２０−２０を通る断面図である。 図１９における直線２１−２１を通る断面図である。 図１９によって示されるステップの後の処理ステップにおける図１９の基板の図である。 図２２における直線２３−２３を通る断面図である。 図２２における直線２４−２４を通る断面図である。 本発明の一実施形態によるプロセスにおける別の基板断片の断面図である。
図１−図６を参照して、基板開口を形成する方法の最初の例示的実施形態が記述される。本発明による方法は、集積回路作製および／または他の構造の作製において使用されてもよい。図１−図３を参照すると、基板断片１０は、基板２０を含み、基板２０には複数の横並び（ｓｉｄｅ−ｂｙ−ｓｉｄｅ）開口１２、１３、１４、１５、１６、１７、１８が形成される。一実施形態においては、基板１０は、半導体基板である。本文書の文脈においては、“半導体基板”または“半導電性基板”という語は、半導電性ウェーハ（単独または他の材料を含むアセンブリのいずれか）および半導電性材料層（単独または他の材料を含むアセンブリのいずれか）などのバルク半導電性材料を含むがそのいずれにも限定はされない半導電性材料を含むあらゆる構造を意味するように定義される。“基板”という語は、上述された半導電性基板を含むがそれには限定されない任意の支持構造を称する。基板１０は、誘電性材料および／または導電性材料を含んでもよいが、それに関わらず半導電性基板は必要としない。別の例として、基板１０は、例えば、ＬＥＤおよび／または他のデバイス作製での使用のためにサファイアを含んでもよい。
基板２０の材料は、均質であってもよいし、不均質であってもよい。本明細書で記述されたあらゆる材料および／または構造は、均質であってもよいし不均質であってもよいが、それに関わらず、それらが被覆するあらゆる材料上において連続的であってもよいし、不連続であってもよい。さらに、特に断らない限り、各材料は、任意の好適なまたは今後開発される技術を利用して形成されてもよく、原子層堆積、化学蒸着、物理蒸着、エピタキシャル成長、拡散ドーピングおよびイオン注入がその例である。他の部分的または全体的に作製された集積回路部品は、基板２０の示された材料の一部として、または高さ方向に基板２０の示された材料の内部に形成されてもよく、本明細書で開示された本発明に特に関連はない。
基板２０は、７つの横並び開口１２−１８を含むものとして示されているが、より多数またはより少数の開口が使用されてもよい。それに関わらず、横並び開口に直接隣接する少なくとも幾つかは、基板２０内で互いに異なる深さに形成される。壁２１は、横並び開口１２−１８間に横方向に存在する。直接隣接する開口１２−１８は、（図示されるように）互いから均等に離隔され、それによって壁２１は、集合的に同一の横方向の幅で構成される。或いは、一例として、直接隣接する開口は、互いに複数の間隔を含んでもよく（図示せず）、それによって、壁２１は、（即ち、少なくとも基板２０の高さ方向の最外部表面において）少なくとも二つの異なる横方向幅を集合的に有する。壁２１は、垂直に伸びるものとして示され、一定の横方向幅を有する。他の壁構造が使用されてもよい。本文書においては、“水平方向”とは、基板が作製中に処理されるのに対して主要表面に沿った大体の方向のことを称し、“垂直方向”とは、それに対してほぼ直交する方向である。さらに本明細書で使用されるように、“垂直方向”および“水平方向”とは、三次元空間において基板の方向からは独立して、互いに対して略垂直の方向である。さらに本文書においては、“高さ方向の”および“高さ方向に”とは、垂直方向にほぼ関するものである。
一実施形態においては、開口１２−１８は、プラズマエッチングを利用して形成され、一実施形態においては、開口１２−１８を形成するために単一のマスキグステップのみを利用する。或いは、あまり理想的ではないが、横並び開口１２−１８を形成するために二以上のマスキングステップが使用されてもよい。一実施形態においては、エッチングマスク（図示せず）が基板２０にわたって提供されてもよい。エッチングマスクは、基板２０に直接接触していてもよいし、基板２０に直接接触していなくてもよい。本文書においては、互いに対して材料または構造の少なくともいくらかの物理的接触が存在するときには、その材料または構造は、別の材料または構造に対して“直接接触して（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”いる。対照的に、“ｄｉｒｅｃｔｌｙ”が先行していない“ｏｖｅｒ”“ｏｎ”“ａｇａｉｎｓｔ”は、（複数の）中間材料または構造によって、互いに材料または構造に物理的に接触していない場合の構造と、“ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ”とを包含する。少なくとも幾つかの直接隣接するこのような開口が互いに異なる最小幅を有する場合に、エッチングマスクは、複数の横並び開口を含んでもよい。例えば、一実施形態においては、このような開口は、図１に示されるように、平面図において、開口１２−１８と全く同一の寸法および形状を有してもよい。それに関わらず、エッチングマスクは、基板２０上に高さ方向に提供されたフォトマスク／レチクルであってもよく、それによって、基板２０から離隔されてもよい。或いは、一例として、エッチングマスクは、基板２０の高さ方向の最外部上に堆積されるか、基板２０の高さ方向の最外部を形成する、フォトレジストおよび／または（複数の）ハードマスキング材料を含んでもよく、上述されたエッチングマスク横並び開口を有するように処理される。
一実施形態においては、その後、プラズマエッチングは、エッチングマスクを使用して横並び開口を通って基板２０に実施される。エッチングマスク内のより広い最小幅開口を通ってエッチングされた基板開口は、例えば、図１−図３に図示されたような構造を形成するために、エッチングマスク内のより狭い最小幅開口を通ってエッチングされた基板開口よりも、基板内でより深くエッチングされる。一例として、プラズマエッチングは、最大パワー範囲が約２００ワットから約１５００ワット、サセプタ／基板バイアスが約１０ワットから約５００ワット、基板温度が約２０℃から約１００℃、チャンバー圧力が約２０ｍＴｏｒｒから約３００ｍＴｏｒｒを利用して、誘導カップリングプラズマエッチングリアクタにおいて実施されてもよい。エッチングされる基板材料が窒化シリコン、アモルファスシリコン、および／または結晶質シリコンを含むとき、例示的なエッチング化学は、フィードガスとして、ＳＦ６、Ｏ２、ＨＢｒを体積流量比が約０．５から２：０．５から２：０．５から２でそれぞれ含み、具体的な例では１：１：１の比率である。さらなる例として、ＮＦ３および／またはＣＦ４が、ＳＦ６に対して置換されてもよく、および／またはＣｌ２が、ＨＢｒに対して置換されてもよい。エッチングされる基板材料がＳｉＯ２を含む場合、例示的なエッチングフィードガス化学は、ＣＦ４およびＯ２を例示的な体積流量比約０．５から２：０．５から２でそれぞれ含み、具体的な例では、１：１の比率である。（複数の）ハイドロフルオロカーボンがＣＦ４の代わりに、またはＣＦ４に加えて使用されてもよい。
一実施形態においては、基板開口１２−１８は、（例えば、図３における開口１２のベース２９の水平線によって示されるように）個々に一定の深さであるように形成される。
図４−図６を参照すると、横並び開口１２−１８（図示せず）間に横方向にあった壁２１（図示せず）は、より大きい開口３０（即ち、個々の開口１２−１８よりも大きい）を形成するために除去される。より大きい開口３０は、非垂直側壁表面３４を有する側壁３２を含み、ここで、壁１２−１８は、除去される壁１２−１８に直交して側壁表面３４を通る少なくとも一つの直線垂直断面において除去された。図２および図５によって図示された断面は、このような直線垂直断面の一例である。図４−図６の実施形態における非垂直側壁表面３４は、点“Ａ”および点“Ｂ”間に延び、それによって、（即ち、基板２０の高さ方向の最外部材料に直接隣接するか、または基板２０の高さ方向の最外部材料を構成しうる任意のエッチングマスクの除去後）示される一実施形態においては、基板２０の高さ方向の最外部表面３３に延びる。
一実施形態においては、その間に壁を有する複数の横並び開口は、サブミクロンであり、一実施形態においては、より大きい開口はサブミクロンである。一実施形態においては、より大きい開口は、例えば、図４および図６に示されるように、少なくとも一つの直線断面に直交して縦方向に延びるように形成される。
図４−図６の構造に類似する構造を作成するための壁の除去は、任意の既存または（複数の）今後開発される方法によって生じてもよい。一実施形態においては、壁を除去する作用は、例えば、壁を除去するためのウェットおよび／またはドライ等方性エッチング作用を利用して、エッチングによって生じる。一実施形態においては、その間に壁を有する複数の横並び開口を形成する作用は、その壁を除去する作用と同様のエッチングを含む。このような一実施形態においては、形成する作用および除去する作用は、個別の、異なる化学の、時間間隔の開いたエッチングステップを含む。さらに、開口がエッチングによって形成され、壁がエッチングによって除去される一実施形態においては、開口を形成する作用のエッチングと、壁を除去する作用のエッチングとは、形成から除去まで単一の連続的エッチングステップを含む。例えば、単に例示として、図１−図３に示された基板２０が、基板２０の高さ方向の最外部表面に直接隣接するエッチングマスク（例えば、フォトレジストおよび／またはハードマスク）を有すると考える。エッチングマスクは、図１に表されるように、開口に対応する開口を最初に有するように作製されてもよい。プラズマエッチングは、図１−図３に示される開口をエッチングするために実施され、プラズマエッチングの継続によってエッチングマスクの開口間の壁を（例えば、横方向エッチングによって）除去するように、エッチングマスクの厚さおよび材料が選択される。このようなエッチングは、エッチングが継続すると、それによって下地壁２１の高さ方向の最外部表面を露出し、それによって、横並び基板開口間にある壁をエッチングによって除去する。エッチング条件および材料は、非垂直側壁表面３４の形成時、または非垂直側壁表面３４の形成近傍でエッチングを有効に停止するように選択され、壁をエッチングするための別々の時間間隔の開いた除去ステップが必ずしも存在することなく、エッチングマスク自体の継続的エッチングが生じる。エッチングの連続的作用において、より早期に生じるエッチングマスクの如何なる除去よりもエッチングマスクの材料のより大きい除去を達成するために、その後、エッチング条件および、ことによるとエッチング化学は、連続的エッチング中に変更されてもよい。
図１−図３は、例示的一実施形態を示し、各直接隣接する横並び開口１２−１８は、互いに基板内で異なる深さである。具体的には、横並び開口の直接隣接する各対１２／１３、１３／１４、１４／１５、１５／１６、１６／１７、１７／１８において、各開口は、各対において基板内で異なる深さである。さらに、図１−図３は、例示的一実施形態を示し、全ての横並び開口１２−１８は、互いに異なる深さである（即ち、開口１２−１８のうちのどの二つも基板２０内で同一の深さを有さない）。代替的実施形態においては、例えば、図７における別の基板断片１０ａに示されるように、直接隣接する横並び開口のうちのほんの幾つかだけは、互いに異なる深さに基板内で形成される上述された実施形態による類似の参照番号が、適切な場合に利用され、幾つかの構造的差異は、添え字“ａ”で示される。例えば、基板断片１０ａは、基板２０と同一の深さの個々の開口１２、１３、１４、１５、１６の直接隣接する対を有し、直接隣接する基板開口１２／１３、１３／１４、１４／１５、１５／１６の間の深さは、互いに異なる。図８は、図７の壁２１（図示せず）の除去後を示し、それによって壁が除去される非垂直側壁表面３４ａを形成する。上述されたような任意の他の（複数の）特質が使用されてもよい。
図４−図６は、例示的一実施形態を示し、非垂直側壁表面３４は、図５に示されるように、直線垂直断面に沿ってその長さの少なくとも大部分（即ち、５０％を超える）に沿って直線形であるように形成される。一実施形態においては、図５にも示されるように、非垂直側壁表面３４は、直線垂直断面におけるその長さの実質的にすべて（即ち、９５％を超える）に沿って直線形である。図８は、別の一実施形態を示し、より大きい開口３０ａの非垂直側壁断面３４ａは、その長さの大部分に沿って直線形ではなく、むしろ、例えば、示された異なる角度の部分３５を有する。上述されたような（複数の）任意の他の特質が使用されてもよい。
図８は、例示的一実施形態を示し、非垂直側壁表面３４ａは、異なる角度の直線形部分３５の組み合わせを有するように形成され、例えば、図示された水平角度部分と、図示された上方／下方に角度を有する部分で互いに実質的に同一の角度にある（例えば、全体として垂直に対する二つの異なる角度のみ）。図９は、図８の基板断片とは別の実施形態の基板断片１０ｂを示す。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｂ”で示される。図９においては、より大きい開口３０ｂの非垂直側壁表面３４ｂは、三つ以上の異なる角度の部分３５ｂを有する。これらが、図７に類似するがわずかに異なる適切な深さの横並び開口から形成することができる。上述されたような（複数の）任意の他の特質が使用されてもよい。
このように、より大きい開口の非垂直側壁表面は、最初に形成された横並び開口の深さを変化させることによって、任意の所望の構成を有してもよい。さらなる例として、非垂直側壁表面は、直線垂直断面に沿って、その長さの少なくとも大部分に沿って曲がるように形成され、一実施形態においては、その長さの実質的に全てに沿って曲がるように形成される。このような例示的実施形態は、其々基板断片１０ｃおよび１０ｄを参照して、図１０および図１１に示される。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｃ”および添え字“ｄ”で其々示される。基板断片１０ｃは、より大きい開口３０ｃを含む。その側壁３２ｃは、非垂直凹形側壁表面３４ｃを含む。基板断片１０ｄは、より大きい開口３０ｄを含む。その側壁３２ｄは、非垂直凸形側壁表面３４ｄを含む。上述されたような（複数の）任意の他の特質が使用されてもよい。
一実施形態においては、非垂直側壁表面は、例えば、図１２における基板断片１０ｅを参照して示されるように、少なくとも一つの直線形断面および少なくとも一つの曲面部分の組み合わせを有するように形成される。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｅ”で示される。より大きい開口３０ｅは、直線形部分３９および曲面部分３７を有する非垂直側壁表面３４ｅを有する側壁３２ｅを含む。上述されたような（複数の）任意の他の特質が使用されてもよい。
図４−図６、図８、図９、図１０、図１１、図１２の上述された実施形態は、図示された直線垂直断面において非垂直側壁表面３４、３４ａ、３４ｂ、３４ｃ、３４ｄ、または３４ｅに横方向において逆側にある垂直側壁表面４１を含むように、より大きい開口が形成された例を示す。一実施形態においては、より大きい開口は、非垂直側壁表面の横方向に逆側の任意の垂直側壁表面がないように形成されてもよく、一実施形態においては、任意の垂直表面がないように形成されてもよい。例えば、図１３は、別の実施形態の基板断片１０ｆを示す。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｆ”で示される。基板断片１０ｆは、非垂直側壁表面と横方向に逆側の任意の垂直側壁表面がなく、任意の垂直表面もないより大きい開口３０ｆを有する。上述されたような（複数の）任意の他の特質が使用されてもよい。
図１４および図１５は、其々、このような別の例示的実施形態の基板断片１０ｇ、１０ｈをさらに示す。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は、添え字“ｇ”および添え字“ｈ”で其々示される。図１４においては、基板断片１０ｇは、図示された直線垂直断面においてＶ形状になるように形成された、より大きい開口３０ｇを有する。図１５においては、基板断片１０ｈは、図示された直線垂直断面において“Ｗ”形状になるように形成されたより大きい開口３０ｈを有する。他の形状が使用されてもよい。上述されたような（複数の）任意の他の特質が使用されてもよい。
一実施形態においては、より大きい開口は、垂直であって、非垂直側壁表面と結合する高さ方向の最外部側壁表面を含むように形成される。このような例示的基板断片１０ｊは、図１６に示される。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｊ”または異なる参照番号で示される。より大きい開口３０ｊは、垂直であって、非垂直側壁表面３４ｊと結合する高さ方向の最外部側壁表面５０を有する側壁３２ｊを含む。上述されたような（複数の）任意の他の特質が使用されてもよい。
一実施形態においては、例えば、図１の平面図に見られるように、全ての横並び開口は、直線垂直断面に直交して縦方向に延びるように形成される。一実施形態においては、横並び基板開口のうちの少なくとも一つは、縦方向に延びないように形成される。これらは、例えば、基板断片１０ｋを参照して図１７に示される。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｋ”または異なる参照番号で示される。基板断片１０ｋは、その間に壁２１を有する横並び基板開口６１、６２、６３、６４、６５、６６、６７を有する。基板開口６１は、示されるように、正方形であるように形成され、それによって、例えば縦方向に延びる（例えば、長方形である）各開口６２−６７と比較すると、縦方向に延びないことになる。あるいは、開口６２−６７のうちの一つ以上が正方形であってもよい（図示せず）。上述されたような（複数の）任意の他の特質が使用されてもよい。
図４−図６の上述された例示的実施形態は、除去される壁（図４および図５）に直交する側壁表面を通る直線垂直断面に直交する水平ベース表面２９（図６）を有するように形成されるものとして、より大きい開口３０を示す。一実施形態においては、示されるように、水平ベース表面２９は、上述された直線垂直断面に直交する、より大きい開口の実質的にすべて（即ち、少なくとも９５％）に沿って延びる。或いは、より大きい開口は、例えば、基板断片１０ｍを参照して図１８に示されるように、直線垂直断面に直交する幾つかの非水平ベース表面を有するように形成されてもよい。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｍ”で示される。図１８は、図６における位置に対応する。基板断片１０ｍのより大きい開口３０ｍは、（例えば、図５の断面のような）上述された直線垂直断面に直交する非水平ベース表面２９ｍを有するものとして示されるが、上述された直線垂直断面に直交するより大きい開口の実質的にすべてに沿って延びる。上述されたような（複数の）任意の他の特質が使用されてもよい。
このような非水平ベース表面の形成は、任意の好適な方法で達成されてもよい。このような一実施形態においては、横並び基板開口は、例えば、図１９−図２１における別の実施形態の基板断片１０ｓを参照して示されるように、複数の異なる最外部開口寸法を個々に有するように形成されてもよい。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｓ”または他の参照番号で示される。基板断片１０ｓは、基板２０内に形成された横並び開口７１、７２、７３、７４を有する。これらは、複数の異なる最外部開口寸法を有し、例えば、平面図においてテーパード形の側壁を有するものとして各々示されている（図１９）。
図２２−図２４を参照すると、壁２１（図示せず）は、非垂直側壁表面３４ｓを有するより大きい開口３０ｓを形成するために除去され、壁は、図示された図２３の直線垂直断面において除去される。図２４は、より大きい開口３０ｓのベース２９ｓを水平ではないように示す。これは、他方よりも一方の縦方向端において、図１９−図２１における開口７１、７２、７３、７４をより広くする結果として生じ、それによって、より狭い端部よりもより広い端部において基板２０内でより深くなるようにより大きい開口３０ｓを形成する。上述されたような（複数の）任意の他の特質が使用されてもよい。
上述された実施形態は、図示された図面において唯一つのより大きい開口だけを示している。おそらく、数百、数千またはそれ以上の開口が形成されてもよい。さらに、その大きい開口は、互いに平行に方向づけられても、それ以外に方向づけられても、如何なる間隔であってもよい。図２５は、その中に形成された一連の密接に離隔された、より大きい開口３０を有する別の実施形態の基板断片１０ｘを示す。上述された実施形態と類似の参照番号が、適切な場合に使用され、幾つかの構造的差異は添え字“ｘ”で示される。上述されたような（複数の）任意の他の特質が使用されてもよい。それに関わらず、本発明により形成される構造は、任意の既存または今後開発される装置において利用されてもよい。例えば、より大きい開口は、光導波管、または他の導波管として、またはシリコン上の強誘電性液晶（ＦＬＣＯＳ）デバイス内で利用されてもよい。
［結論］
幾つかの実施形態においては、基板開口を形成する方法は、基板内に複数の横並び開口を形成することを含む。直接隣接する横並び開口のうちの少なくとも幾つかは、互いに異なる深さに基板内で形成される。非垂直側壁表面を有するより大きい開口を形成するために横並び開口間に横方向に存在する壁は除去され、壁は、除去される壁に直交し、側壁表面を通る少なくとも一つの直線垂直断面において除去された。
幾つかの実施形態においては、基板開口を形成する方法は、基板上にエッチングマスクを提供することを含む。エッチングマスクは、複数の横並び開口を含む。少なくとも幾つかの直接隣接する横並び開口は、互いに異なる最小幅を有する。複数の横並び開口は、エッチングマスクを利用して基板にプラズマエッチングされる。エッチングマスク内のより広い最小幅開口を通ってエッチングされる基板開口は、エッチングマスク内のより狭い最小幅開口を通ってエッチングされる基板開口よりも、基板内により深くエッチングされる。横並び基板開口間に横方向に存在する壁は、非垂直側壁表面を有するより大きい開口を形成するために除去され、壁は、除去される壁に直交し、側壁表面を通る、少なくとも一つの直線垂直断面において除去された。
法規に従って、本明細書に開示された本発明の主題は、構造的および方法的特徴に関して、多かれ少なかれ具体的に言語において記述されてきた。しかしながら、請求項は、図示され、記述された具体的な特徴に限定されることはないことを理解されたい。なぜなら、本明細書に開示された方法は、例示的実施形態を含むからである。このように、請求項は、字義通り表現される全範囲を与えられるべきであって、均等物の教義に従って、適切に解釈されるべきである。

Claims (38)

  1. 基板開口を形成する方法であって、
    基板内に複数の横並び開口を形成することであって、直接隣接する横並び開口のうちの少なくとも幾つかは、前記基板内で互いに異なる深さに形成される、ことと、
    壁は、除去される壁に直交し、側壁表面を通る少なくとも一つの直線垂直断面において除去され、非垂直側壁表面を有するより大きい開口を形成するために、前記横並び開口間に横方向に存在する壁を除去することと、
    を含む、
    ことを特徴とする方法。
  2. 前記形成することは、プラズマエッチングを含む、
    ことを特徴とする請求項１に記載の方法。
  3. その間に壁を有する前記横並び開口を形成するために、単一のマスキングステップのみを利用することを含む、
    ことを特徴とする請求項２に記載の方法。
  4. その間に壁を有する前記複数の横並び開口はサブミクロンであり、前記より大きい開口はサブミクロンである、
    ことを特徴とする請求項１に記載の方法。
  5. その間に壁を有する直接隣接する横並び開口のうちの幾つかだけが、前記基板内で互いに異なる深さに形成される、
    ことを特徴とする請求項１に記載の方法。
  6. その間に前記壁を有する直接隣接する各横並び開口は、前記基板内で互いに異なる深さである、
    ことを特徴とする請求項１に記載の方法。
  7. その間に前記壁を有する全ての横並び開口は、互いに異なる深さである、
    ことを特徴とする請求項６に記載の方法。
  8. その間に前記壁を有する前記基板開口の全ては、前記直線垂直断面に直交して縦方向に延びるように形成される、
    ことを特徴とする請求項１に記載の方法。
  9. その間に前記壁を有する前記基板開口のうちの少なくとも一つが、縦方向に延びないように形成される、
    ことを特徴とする請求項１に記載の方法。
  10. その間に前記壁を有する前記基板開口が、個々に一定の深さであるように形成される、
    ことを特徴とする請求項１に記載の方法。
  11. 前記非垂直側壁表面が、前記少なくとも一つの直線垂直断面に沿って、その長さの少なくとも大部分に沿って直線形であるように形成される、
    ことを特徴とする請求項１に記載の方法。
  12. 前記非垂直側壁表面が、前記少なくとも一つの直線垂直断面に沿って、その長さの実質的にすべてに沿って直線形であるように形成される、
    ことを特徴とする請求項１１に記載の方法。
  13. 前記非垂直側壁表面が、前記少なくとも一つの直線垂直断面に沿って、その長さの少なくとも大部分に沿って曲がるように形成される、
    ことを特徴とする請求項１に記載の方法。
  14. 前記非垂直側壁表面が、前記少なくとも一つの直線垂直断面に沿って、その長さの実質的にすべてに沿って曲がるように形成される、
    ことを特徴とする請求項１３に記載の方法。
  15. 前記非垂直側壁表面が、凹形であるように形成される、
    ことを特徴とする請求項１４に記載の方法。
  16. 前記非垂直側壁表面が、凸形であるように形成される、
    ことを特徴とする請求項１４に記載の方法。
  17. 前記非垂直側壁表面が、前記少なくとも一つの直線形部分と少なくとも一つの曲面部分の組み合わせを有するように形成される、
    ことを特徴とする請求項１に記載の方法。
  18. 前記非垂直側壁表面が、異なる角度の直線形部分の組み合わせを有するように形成される、
    ことを特徴とする請求項１に記載の方法。
  19. 前記より大きい開口は、前記少なくとも一つの直線垂直断面において、前記非垂直側壁表面の横方向に逆側の垂直側壁表面を含むように形成される、
    ことを特徴とする請求項１に記載の方法。
  20. 前記より大きい開口は、前記少なくとも一つの直線垂直断面において、前記非垂直側壁表面の横方向に逆側に如何なる垂直側壁表面もないように形成される、
    ことを特徴とする請求項１に記載の方法。
  21. 前記より大きい開口は、如何なる垂直側壁表面もないように形成される、
    ことを特徴とする請求項１に記載の方法。
  22. 前記より大きい開口は、前記少なくとも一つの直線垂直断面において“Ｖ”形状であるように形成される、
    ことを特徴とする請求項２１に記載の方法。
  23. 前記より大きい開口は、前記少なくとも一つの直線垂直断面において“Ｗ”形状であるように形成される、
    ことを特徴とする請求項２１に記載の方法。
  24. 前記非垂直側壁表面は、前記基板を被覆するあらゆるエッチングマスクの除去後に、前記基板の高さ方向の最外部表面に延びる、
    ことを特徴とする請求項１に記載の方法。
  25. 前記より大きい開口は、垂直で、前記非垂直側壁表面と結合する高さ方向の最外部側壁表面を含むように形成される、
    ことを特徴とする請求項１に記載の方法。
  26. 前記より大きい開口は、前記一つの直線垂直断面に直交する水平ベース表面を有するように形成される、
    ことを特徴とする請求項１に記載の方法。
  27. 前記水平ベース表面は、前記一つの直線垂直断面に直交する、前記より大きい開口の実質的にすべてに沿って延びる、
    ことを特徴とする請求項２６に記載の方法。
  28. 前記より大きい開口は、前記一つの直線垂直断面に直交する非水平ベース表面を有するように形成される、
    ことを特徴とする請求項１に記載の方法。
  29. 前記非水平ベース表面は、前記一つの直線垂直断面に直交する前記より大きい開口の実質的にすべてに沿って延びる、
    ことを特徴とする請求項２８に記載の方法。
  30. その間に前記壁を有する前記基板開口は、複数の異なる最外部開口寸法を個々に有するように形成され、前記より大きい開口は、前記一つの直線垂直断面に直交する非水平ベース表面を有するように形成される、
    ことを特徴とする請求項１に記載の方法。
  31. 前記少なくとも一つの直線断面に直交して縦方向に延びるように、前記より大きい開口を形成することを含む、
    ことを特徴とする請求項１に記載の方法。
  32. 前記形成することはエッチングすることを含み、前記除去することはエッチングすることを含み、前記形成することおよび前記除去することは、別々の、異なる化学の、時間間隔の開いたエッチングステップを含む、
    ことを特徴とする請求項１に記載の方法。
  33. 前記形成することはエッチングすることを含み、前記除去することはエッチングすることを含み、前記形成することの前記エッチングおよび前記除去することの前記エッチングは、前記形成することから前記除去することまで単一の連続的エッチングステップを含む、
    ことを特徴とする請求項１に記載の方法。
  34. エッチングマスクを利用して基板開口を形成する方法であって、
    前記エッチングマスクは複数の横並び開口を含み、少なくとも幾つかの直接隣接する横並び開口は、互いに異なる最小幅を有し、前記方法は、
    前記エッチングマスクを利用して、前記基板に複数の横並び開口をプラズマエッチングすることであって、前記エッチングマスク内のより広い最小幅開口を通してエッチングされた前記基板開口は、前記エッチングマスク内のより狭い最小幅開口を通してエッチングされた前記基板開口よりも、前記基板でより深くエッチングされる、ことと、
    壁は、除去される壁に直交し、側壁表面を通る少なくとも一つの直線垂直断面において除去され、非垂直側壁表面を有するより大きい開口を形成するために、前記横並び基板開口間に横方向に存在する壁を除去することと、
    を含む、
    ことを特徴とする方法。
  35. 前記エッチングマスクは、前記基板に直接接触する、
    ことを特徴とする請求項３４に記載の方法。
  36. 前記エッチングマスクは、前記基板に直接接触しない、
    ことを特徴とする請求項３４に記載の方法。
  37. 前記除去することはエッチングすることを含む、
    ことを特徴とする請求項３４に記載の方法。
  38. 前記エッチングマスクは前記基板に直接接触し、
    前記除去することは、
    前記エッチングマスク内の前記横並び開口間に横方向に存在する壁を除去するために前記プラズマエッチングを継続することであって、それによって、前記横並び基板開口間に横方向に存在する前記壁を高さ方向に露出して、エッチングによって除去する、ことを含む、
    ことを特徴とする請求項３７に記載の方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
GB2583348A (en) * 2019-04-24 2020-10-28 Univ Southampton Photonic chip and method of manufacture
CN111427118A (zh) * 2020-03-25 2020-07-17 中山大学 一种应用于通讯波段的高效三维硫化物端面耦合器及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001042114A (ja) * 1999-07-30 2001-02-16 Canon Inc 光学素子の製造方法
JP2002169011A (ja) * 2000-12-05 2002-06-14 Minolta Co Ltd 回折光学素子および回折格子の表面形状の作製方法
JP2002189112A (ja) * 2000-12-22 2002-07-05 Canon Inc 回折光学素子の製造方法、回折光学素子の製造方法によって製造したことを特徴とする回折光学素子製造用金型、回折光学素子、および該回折光学素子を有する光学系、光学機器、露光装置、デバイス製造方法、デバイス
JP2002350623A (ja) * 2001-05-23 2002-12-04 Dainippon Printing Co Ltd 回折光学素子の製造方法
JP2008112036A (ja) * 2006-10-31 2008-05-15 Osaka Prefecture 微細構造体の製造方法
JP2012134259A (ja) * 2010-12-20 2012-07-12 Canon Inc ２次元フォトニック結晶面発光レーザ

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH682528A5 (fr) * 1990-03-16 1993-09-30 Westonbridge Int Ltd Procédé de réalisation par attaque chimique d'au moins une cavité dans un substrat et substrat obtenu par ce procédé.
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH0669605A (ja) 1992-08-21 1994-03-11 Oki Electric Ind Co Ltd 回折格子の形成方法
US5814547A (en) 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US7759113B2 (en) * 1999-04-30 2010-07-20 The General Hospital Corporation Fabrication of tissue lamina using microfabricated two-dimensional molds
US6190971B1 (en) 1999-05-13 2001-02-20 International Business Machines Corporation Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
JP2001114592A (ja) 1999-10-13 2001-04-24 Sony Corp エピタキシャル成長方法及び成膜用ウエハ
US6884732B2 (en) 2001-10-15 2005-04-26 The Regents Of The University Of Michigan Method of fabricating a device having a desired non-planar surface or profile and device produced thereby
JP2003139915A (ja) 2001-10-31 2003-05-14 Seiko Epson Corp マイクロレンズ及びその製造方法並びに電気光学装置
US6794268B2 (en) 2002-07-31 2004-09-21 Intel Corporation Fabricating deeper and shallower trenches in semiconductor structures
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6716709B1 (en) 2002-12-31 2004-04-06 Texas Instruments Incorporated Transistors formed with grid or island implantation masks to form reduced diffusion-depth regions without additional masks and process steps
US6887395B2 (en) * 2003-02-10 2005-05-03 Intel Corporation Method of forming sub-micron-size structures over a substrate
US6864152B1 (en) 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
DE102004043233B4 (de) * 2003-09-10 2014-02-13 Denso Corporation Verfahren zum Herstellen eines beweglichen Abschnitts einer Halbleitervorrichtung
GB0404749D0 (en) 2004-03-03 2004-04-07 Koninkl Philips Electronics Nv Trench field effect transistor and method of making it
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US20070054464A1 (en) 2005-09-08 2007-03-08 Chartered Semiconductor Manufacturing Ltd. Different STI depth for Ron improvement for LDMOS integration with submicron devices
JP2007165862A (ja) 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法
US20080113483A1 (en) 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7859050B2 (en) 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
US20080258206A1 (en) 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
US7985681B2 (en) 2007-06-22 2011-07-26 Micron Technology, Inc. Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8026170B2 (en) 2007-09-26 2011-09-27 Sandisk Technologies Inc. Method of forming a single-layer metal conductors with multiple thicknesses
KR100929302B1 (ko) 2007-12-26 2009-11-27 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
JP2009262258A (ja) 2008-04-23 2009-11-12 Seiko Epson Corp シリコン構造体の製造方法
JP2009269120A (ja) * 2008-05-07 2009-11-19 Seiko Epson Corp シリコン構造体の製造方法
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
KR20100082170A (ko) 2009-01-08 2010-07-16 삼성전자주식회사 실리콘 산화막 패턴 및 소자 분리막 형성 방법
MY162405A (en) * 2009-02-06 2017-06-15 Solexel Inc Trench Formation Method For Releasing A Thin-Film Substrate From A Reusable Semiconductor Template
KR101077453B1 (ko) 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20100111798A (ko) 2009-04-08 2010-10-18 서울대학교산학협력단 워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이
TWI396240B (zh) 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
KR101631599B1 (ko) * 2009-12-02 2016-06-27 삼성전자주식회사 발광 소자 및 그 제조 방법
DE102010000888B4 (de) 2010-01-14 2019-03-28 Robert Bosch Gmbh Verfahren zum Ausbilden von Aussparungen in einem Halbleiterbauelement und mit dem Verfahren hergestelltes Bauelement
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
JP5278632B2 (ja) 2011-03-14 2013-09-04 東レ株式会社 感光性導電ペーストおよび導電パターンの製造方法
FR2985602B1 (fr) 2012-01-05 2014-03-07 Commissariat Energie Atomique Procede de gravure d'un motif complexe
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001042114A (ja) * 1999-07-30 2001-02-16 Canon Inc 光学素子の製造方法
JP2002169011A (ja) * 2000-12-05 2002-06-14 Minolta Co Ltd 回折光学素子および回折格子の表面形状の作製方法
JP2002189112A (ja) * 2000-12-22 2002-07-05 Canon Inc 回折光学素子の製造方法、回折光学素子の製造方法によって製造したことを特徴とする回折光学素子製造用金型、回折光学素子、および該回折光学素子を有する光学系、光学機器、露光装置、デバイス製造方法、デバイス
JP2002350623A (ja) * 2001-05-23 2002-12-04 Dainippon Printing Co Ltd 回折光学素子の製造方法
JP2008112036A (ja) * 2006-10-31 2008-05-15 Osaka Prefecture 微細構造体の製造方法
JP2012134259A (ja) * 2010-12-20 2012-07-12 Canon Inc ２次元フォトニック結晶面発光レーザ

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