JP2016512391A - 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン - Google Patents

積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン Download PDF

Info

Publication number
JP2016512391A
JP2016512391A JP2016500129A JP2016500129A JP2016512391A JP 2016512391 A JP2016512391 A JP 2016512391A JP 2016500129 A JP2016500129 A JP 2016500129A JP 2016500129 A JP2016500129 A JP 2016500129A JP 2016512391 A JP2016512391 A JP 2016512391A
Authority
JP
Japan
Prior art keywords
contacts
package substrate
package
subset
stacked semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016500129A
Other languages
English (en)
Other versions
JP6081655B2 (ja
Inventor
アンソニー ファイ
アンソニー ファイ
エヴァン アール ボイル
エヴァン アール ボイル
ジピン ヤン
ジピン ヤン
ジョンファ ウー
ジョンファ ウー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Publication of JP2016512391A publication Critical patent/JP2016512391A/ja
Application granted granted Critical
Publication of JP6081655B2 publication Critical patent/JP6081655B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/06177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1414—Circular array, i.e. array with radial symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

積層型半導体メモリパッケージのためのシステム及び方法が提示される。それぞれのパッケージは、集積回路（「ＩＣ」）パッケージ基板を含むことができ、この基板は、パッケージ内で積み重なるメモリダイに、２つのチャネル上でデータを送信することが可能である。各チャネルは、ＩＣパッケージ基板の片側に位置することができ、各チャネルからの信号は、それぞれの側から、メモリダイに配線することができる。

Description

フラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ及びＮＯＲフラッシュメモリ）などの、さまざまな種類の不揮発性メモリ（「ＮＶＭ」）は、大容量記憶に用いることができる。例えば、消費者向け電子機器（例えば、ポータブルメディアプレーヤ）は、データ（音楽、ビデオ、画像、及び他の媒体又は他の種類の情報を含む）を保存するために、フラッシュメモリを用いる。家電産業で進行中の傾向として、より小さなデバイスでより多くのＮＶＭを利用することが必要である。これは、データ記憶密度を増大する、創造的な実装の解決策の必要性を生み出す。
積み重ねられた半導体メモリデバイスのためのシステム及び方法が提示される。積層型半導体メモリパッケージは、パッケージ基板、及び矢印形状の積層体で配置された多数のＮＶＭダイを含むことができる。ＮＶＭダイ積層体は、表面実装ソケットなど（例えば、ランドグリッドアレイ（「ＬＧＡ」など）によって、パッケージ基板に取り付け、これと通信可能に（communicatively）接続することができる。ＮＶＭダイは、矢印形状の構成で、パッケージの中で積み重ねることができる。この場合、ＮＶＭダイの半分は、第１の方向に階段を形成し、ＮＶＭダイの半分は、１８０°回転して、第２の、反対の方向に、積層を継続する。メモリコントローラは、プリント回路基板（「ＰＣＢ」）、又は、プリント配線板（「ＰＷＢ」）、パッケージ基板、及びワイヤボンドによって提供される電気的接続を通して、ＮＶＭダイと通信することができる。
いくつかの実施形態によれば、上述の積層型半導体メモリデバイスと共に、新しい表面実装ピン配列の設計を用いることができる。ピン配列設計は、例えば以下により、信号の完全性を強化するように構成することができる。それは、高速信号を搬送する接続の差動ペア間の距離を最小限にすること、ワイヤボンドの長さを最小限にすること、パッケージ内で高速信号の交差を避けること、グランド（「ＧＮＤ」）ピンを高速ピンの中心に設けること、及び、高速及び低速のピンを分離すること、である。更なる実施形態によれば、高速ピンの設置は、それぞれ個々のＮＶＭパッケージ中で、又は、全てのＮＶＭシステムを通して、信号完全性を改善するために、最適化することができる。表面実装ピン配列設計は、各チャネルの対応するピンが、１８０°回転すると対称的に配置されるように構成された、２つの通信チャネルに対応することができる。
本発明の上述及びその他の態様、性質、及びさまざまな特長は、以下の詳細な説明を添付の図面と併せて考慮することで、より明らかになる。ここで、同様の参照符号は、本明細書全体を通じて同様の部分を指す。
さまざまな実施形態に係る、ホスト及びメモリコントローラを有するＮＶＭパッケージを含む実例となるシステムを表す図である。 さまざまな実施形態に係る、図１のＮＶＭパッケージの断面図である。 さまざまな実施形態に係る原ＮＶＭパッケージの断面図である。 さまざまな実施形態に係る、ピン配列設計を例示する表面実装パッケージ基板の底面図である。 さまざまな実施形態に係る、別のピン配列設計を例示する表面実装パッケージ基板の別の底面図である。 さまざまな実施形態に係る、積層型半導体メモリデバイスを製造するプロセスのフローチャートである。
各ＩＣに必要な相互配線の数が、従来のスルーホールＩＣパッケージ（例えば、デュアルインラインパッケージ（「ＤＩＰ」）及びピングリッドアレイ（「ＰＧＡ」））の能力を越えて増大するにつれて、集積回路（「ＩＣ」）の表面実装パッケージが、近年普及するようになった。表面実装ＩＣパッケージの例として、ボールグリッドアレイ（「ＢＧＡ」）及びランドグリッドアレイ（「ＬＧＡ」）が挙げられる。ＢＧＡ又はＬＧＡは、パッケージ基板の底面上のｘ−ｙ平面に配置された接点のアレイを含むことができる。接点は、例えば、ＰＣＢ又はＰＷＢなどの第２の基板の対応する接点に、半田付けすることができる。第２の基板は、信号をＩＣパッケージへ／から搬送するための導電トレースを含むことができる。
本明細書に開示された例示的な実施形態は、ＩＣパッケージ基板を参照することができ、それは明確化のためにＬＧＡと呼ぶことにする。しかし、当業者は、いかなる適切な種類の表面実装パッケージ又はスルーホールパッケージも、本発明の趣旨を逸脱しない範囲で、ＬＧＡに置き換わる可能性があることを理解することができる。
特に、ＬＧＡの底面上の接点は、パッケージ基板を通して形成される伝導性のビアを用いて、上面まで配線することができる。ＬＧＡはまた、ＬＧＡの上面に取り付けた一つ以上のＩＣに通信可能に接続するために、パッケージ基板の上面上に、導電性パッド及び／又はトレースを含むことができる。いくつかの実施形態では、接点をＩＣ（単数又は複数）に通信可能に接続するために、ワイヤボンドパッドを、ＬＧＡの上面に形成することができる。更に、積層体の第１のＩＣは、パッケージ基板の上面にフリップチップ接合する（flip−chip bond）ことができる。いくつかの実施形態では、ＩＣパッケージは、ＮＶＭパッケージとすることができ、フリップチップ接合されたＩＣは、ＮＶＭパッケージのメモリコントローラであり得る。
いくつかの実施形態では、ＮＶＭパッケージは、ＬＧＡの上面に取り付けたＮＶＭダイの積層体を含むことができる。積層体は、矢印形状にすることができ、ＮＶＭダイの半分は、第１の方向に階段を形成し、ＮＶＭダイの第２の半分は、その積層体を継続して、反対方向に階段を形成する。この矢印形状の積層型ダイのレイアウトにより、各ＮＶＭダイの上面上に、ワイヤボンドワイヤを受け入れるための露出した部分を設けることができる。ＮＶＭダイの第１の半分は、階段のステップに隣接するＬＧＡの側から、パッケージ基板にワイヤボンディングすることができる。一方、ＮＶＭダイの第２の半分は、反対側から（すなわち、第２の階段のステップに隣接した）、ＬＧＡにワイヤボンディングすることができる。第２の階段のＮＶＭダイは、ボンディングパッドが、ワイヤボンドのワイヤを受け入れる正しい方向に向くように、第１の半分のダイから１８０°回転することができる。
ＬＧＡの底面に形成される接点は、それらの接点と上面のワイヤボンドパッドとの間の布線距離を最小限にするために、接点の第１のセット（例えば、第１のチャネル）を、第１の階段のステップに最も近いパッケージ基板の側に配列することができるように、配置することができる。接点の第１のセットは、ＮＶＭダイの第１の半分の専用とすることができる。同様に、接点の第２のセット（例えば、第２のチャネル）は、第２の階段のステップに最も近いパッケージ基板の側に、配置することができる。接点の第２のセットは、ＮＶＭダイの第２の半分の専用とすることができる。さまざまな接点構成の更なる最適化は、図４及び図５に関して、以下により詳細に述べる。
図１は、ホスト１０２及びＮＶＭパッケージ１０４を含むシステム１００を表す図である。ホスト１０２は、ＮＶＭパッケージ１０４と通信することができる。このＮＶＭパッケージは、メモリコントローラ１０６、ホストインタフェース１１０、及び、対応するＮＶＭ １２８ａ〜ｎを有するメモリダイ１１２ａ〜ｎを含むことができる。ホスト１０２は、下記のような、さまざまな任意のホストデバイス及び／又はシステムとすることができる。ポータブルメディアプレーヤ、セルラー電話、ポケットサイズのパーソナルコンピュータ、携帯情報端末（「ＰＤＡ」）、デスクトップコンピュータ、ラップトップコンピュータ、及び／又はタブレットコンピューティング機器などである。ＮＶＭパッケージ１０４は、ＮＶＭ １２８ａ〜ｎ（例えばメモリダイ１１２ａ〜ｎの中に）を含むことができ、ボールグリッドアレイパッケージ、又は、他の適切な種類の集積回路（「ＩＣ」）パッケージとすることができる。ＮＶＭパッケージ１０４は、ホスト１０２の一部、及び／又は、それと分離することができる。例えば、ホスト１０２は、基板レベルのデバイスとすることができ、ＮＶＭパッケージ１０４は、基板レベルのデバイスに取り付けられたメモリサブシステムとすることができる。別の実施形態では、ＮＶＭパッケージ１０４は、有線の（例えば、ＳＡＴＡ）、又は、無線の（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））インタフェースによって、ホスト１０２に接続することができる。
ホスト１０２は、ＮＶＭパッケージ１０４と連携するように構成されたホストコントローラ１１４を含むことができる。例えば、ホスト１０２は、ＮＶＭパッケージ１０４に対して、読み取り、プログラム及び消去の動作などの、さまざまなアクセス要求を送信することができる。ホストコントローラ１１４は、１つ以上のプロセッサ及び／又はマイクロプロセッサを含むことができる。これらは、ソフトウェア及び／又はファームウェアの命令の実行に基づいて、動作を実行するように構成される。更に及び／又は代替的に、ホストコントローラ１１４は、さまざまな動作を実行するように構成された特定用途向け集積回路（「ＡＳＩＣ」）などの、ハードウェアベースの部品を含むことができる。ホストコントローラ１１４は、ホスト１０２とＮＶＭパッケージ１０４の間で共有される通信プロトコルに従って、ＮＶＭパッケージ１０４に送信される情報（例えば、コマンド、データ）を、フォーマットすることができる。
ホスト１０２は、ストレージ部品１３４を含むことができ、それは揮発性メモリ１０８を含む場合がある。揮発性メモリ１０８は、任意のさまざまな揮発性メモリタイプ（キャッシュメモリ又はＲＡＭなど）にすることができる。ホスト１０２は、メモリ操作を実行するために、及び／又は、ＮＶＭパッケージ１０４から読み出されるか、及び／又は、書き込まれるデータを一時的に保存するために、揮発性メモリ１０８を用いることができる。例えば、揮発性メモリ１０８は、ＮＶＭパッケージ１０４へ送信しようとするメモリ操作のキューを一時的に保存するか、又は、それから受信したデータを保存することができる。
ホスト１０２は、ＮＶＭパッケージ１０４と、通信チャネル１１６上で、通信することができる。通信チャネル１１６は、固定とするか（例えば、固定通信チャネル）、着脱可能（例えば、ユニバーサルシリアルバス（ＵＳＢ）、シリアル・アドバンスト・テクノロジ・アタッチメント（ＳＡＴＡ））とするか、又は、無線（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））とすることができる。ＮＶＭパッケージ１０４との連携は、ＮＶＭパッケージ１０４に、アクセス要求を提供すること、及び、一つ以上のメモリダイ１１２ａ〜ｎにプログラムしようとするデータなどのデータを送信することを含むことができる。通信チャネル１１６上の通信は、ＮＶＭパッケージ１０４のホストインタフェース１１０で、受信することができる。ホストインタフェース１１０は、メモリコントローラ１０６の一部か、及び／又は、それに通信可能に接続することができる。いくつかの実施形態では、例えば、メモリコントローラ１０６がＮＶＭパッケージ１０４の外に位置する場合、ホストインタフェース１１０もまた、ＮＶＭパッケージ１０４から省略することができる。
ホストコントローラ１１４と同様に、メモリコントローラ１０６は、ソフトウェア及び／又はファームウェアの命令の実行に基づいて動作を実行するように構成された、１つ以上のプロセッサ及び／又はマイクロプロセッサ１２０を含むことができる。更に及び／又は代替的に、メモリコントローラ１０６は、さまざまな動作を実行するように構成されたハードウェアベースの部品（ＡＳＩＣなど）を含むことができる。メモリコントローラ１０６は、ホスト１０２によって起動されるアクセス要求を実行するなどの、さまざまな動作を実行することができる。
ホストコントローラ１１４及びメモリコントローラ１０６は、単独又は組み合わせて、ガベージコレクション及びウェアレベリングなどの、さまざまなメモリ管理機能を実行することができる。メモリコントローラ１０６が、少なくともいくつかのメモリ管理機能を実行するように構成された実施態様では、ＮＶＭパッケージ１０４は、「管理されたＮＶＭ」と（又は、ＮＡＮＤフラッシュメモリに関して「管理されたＮＡＮＤ」と）呼ぶことができる。これは、「原ＮＶＭ」（又は、ＮＡＮＤフラッシュメモリに関して「原ＮＡＮＤ」）と対照的であり得る。この場合、ホストコントローラ１１４は、ＮＶＭパッケージ１０４の外で、ＮＶＭパッケージ１０４のメモリ管理機能を実行する。
いくつかの実施形態では、メモリコントローラ１０６は、メモリダイ１１２ａ〜ｎと同じパッケージに組み込むことができる。別の実施形態では、メモリコントローラ１０６は、ホスト１０２と、物理的に異なるパッケージ、又は、同じパッケージに設置することができる。いくつかの実施形態では、メモリコントローラ１０６は省略することができる。そして、通常メモリコントローラ１０６によって実行される全てのメモリ管理機能（例えば、ガベージコレクション及びウェアレベリング）は、ホストコントローラ（例えば、ホストコントローラ１１４）によって実行することができる。
メモリコントローラ１０６は、揮発性メモリ１２２及びＮＶＭ １２４を含むことができる。揮発性メモリ１２２は、任意のさまざまな揮発性メモリタイプ（キャッシュメモリ又はＲＡＭなど）にすることができる。例えば、メモリコントローラ１０６は、アクセス要求を実行するため、及び／又は、メモリダイ１１２ａ〜ｎのＮＶＭ １２８ａ〜ｎから読み出されるか、及び／又は、書き込まれるデータを一時的に保存するために、揮発性メモリ１２２を用いることができる。更に、揮発性メモリ１２２は、ファームウェアを保存することができ、メモリコントローラ１０６は、ＮＶＭパッケージ１０４に関する動作（例えば、読み取り／プログラムの動作）を実行するために、ファームウェアを用いることができる。
メモリコントローラ１０６は、永続的なデータ記憶に使用可能なＮＶＭ １２８ａ〜ｎにアクセスするために、共有内部バス１２６を用いることができる。１つの共有内部バス１２６だけがＮＶＭパッケージ１０４に表されているが、ＮＶＭパッケージは、２つ以上の共有内部バスを含むことができる。それぞれの内部バスは、メモリダイ１１２ａ〜ｎに関して表されるような複数の（例えば、２、３、４、８、３２など）メモリダイに接続することができる。メモリダイ１１２ａ〜ｎは、積層型構成を含めたさまざまな構成で物理的に配置することができ、いくつかの実施形態によれば、ＩＣダイとすることができる。いくつかの実施形態によれば、積層型構成に配置されたメモリダイ１１２ａ〜ｎは、導電性エポキシトレースによって、メモリコントローラ１０６に、電気的に接続することができる。これらの実施形態は、図３〜図５に関して、以下に更に詳細に述べる。
ＮＶＭ １２８ａ〜ｎは、以下のさまざまなＮＶＭのいずれかにすることができる。フローティングゲート又は電荷トラッピング技術に基づくＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、消去可能なプログラマブル読出し専用メモリ（「ＥＰＲＯＭ」）、電気的消去再書き込み可能な読出し専用メモリ（「ＥＥＰＲＯＭ」）、強誘電ＲＡＭ（「ＦＲＡＭ（登録商標）」）、磁気抵抗ＲＡＭ（「ＭＲＡＭ」）、相転移メモリ（「ＰＣＭ」）、又は、その任意の組み合わせ、などである。
図２は、さまざまな実施形態に係るＮＶＭパッケージ２０４の断面図である。ＮＶＭパッケージ２０４は、メモリダイ２１２ａ〜ｈ及びＬＧＡ ２３０を含むことができる。ここで、ＬＧＡ ２３０は、上記で開示したように、例えば、ＬＧＡ、ＢＧＡ又はＰＧＡなどの任意の適切なパッケージ基板とすることができる。ＮＶＭパッケージ２０４及びメモリダイ２１２ａ〜ｈは、それぞれ、図１のＮＶＭパッケージ１０４及びメモリダイ１１２ａ〜ｎに対応することができる。ＮＶＭパッケージ２０４はまた、カプセル封止２３２及びワイヤボンドワイヤ２４０を含むことができる。特に、ＮＶＭパッケージ２０４は、例えば、メモリコントローラ１０６などの専用のパッケージ内のメモリコントローラを含まない「原」ＮＶＭパッケージとすることができる。
上述の部品は、基板２３４に取り付けることができ、この基板は、例えば、ＮＶＭシステム（例えば、図１のシステム１００）全体、又は、その一部に関するＰＣＢ又はＰＷＢなどの基板とすることができる。基板２３４は、システムの複数の部品間の接続性を促進する導電性導線を含むことができる。例えば、ＮＶＭパッケージ２０４のＬＧＡ ２３０は、基板２３４の接点（図示せず）に、通信可能に接続する（例えば、半田を用いて）ことができる。そして、印刷導体（図示せず）は、メモリダイ２１２ａ〜ｈをホストコントローラ（例えば、図１のホストコントローラ１１４）、及び／又は、他のシステム部品に、電気的に接続することができる。
動作中又は極限条件で、ＮＶＭパッケージ２０４への損傷を防止するために、ＬＧＡ ２３０、カプセル封止２３２及びメモリダイ２１２ａ〜ｈは、同様な熱膨張率を有する材料から製造することができる。例えば、メモリダイ２１２ａ〜ｈは、Ｓｉウエハ上で加工された集積回路ダイとすることができ、ＬＧＡ ２３０は、布又は繊維材料及び樹脂の層から形成される薄層とすることができる。そして、カプセル封止２３２はプラスチック、セラミック又はシリコンゴム化合物とすることができる。別の実施形態では、メモリコントローラ２０６は、任意の適切な基板（例えば、Ｇｅ、ＧａＡｓ、ＩｎＰ）上で加工することができる。そして、カプセル封止２３２は、メモリコントローラ２０６に物理的及び環境的な保護を提供する任意の適切なカプセル封止材料とすることができる。カプセル封止２３２はまた、メモリダイ２１２ａ〜ｈから効率的に熱を放散させるように選ぶことができる。
ＮＶＭパッケージ２０４は、電磁干渉（「ＥＭＩ」）シールド２３６内に、完全に又は部分的に、封入することができる。ＥＭＩシールド２３６は、ＮＶＭパッケージ２０４の部品から、電磁波の放出を防止することができる。同様に、ＥＭＩシールド２３６は、外部ソースによって放出された電磁波及び／又は高周波の干渉から、ＮＶＭパッケージ２０４の部品に対する損傷を防止することができる。通常、ＥＭＩシールド２３６は、電界及び／又は電磁界の伝搬を遮断することができるファラデーケージとして、機能することができる。更に、ＥＭＩシールド２３６は、電荷を散逸させるために、グランドに接続することができる。図２に示すように、ＥＭＩシールド２３６は、ＮＶＭパッケージ２０４の一部又は全てを囲む「缶」型のＥＭＩシールドとすることができる。いくつかの実施形態によれば、ＥＭＩシールド２３６内の空間は、空に（例えば、空気で充満した）することができる。他の実施形態では、ＥＭＩシールド３３６内の空間は、適切な誘電材料で充填することができる。いくつかの実施形態によれば、カプセル封止２３２の材料の上に、標準的な塗布技術（例えば、物理気相成長法（「ＰＶＤ」）、化学気相成長法（「ＣＶＤ」）、スピン塗布方式など）を用いて、共形の導電薄膜として、ＥＭＩシールド２３６を付着させることもまたできる。
本明細書に記載する実施形態は、特定の半導体ダイ（例えば、メモリコントローラ及びメモリダイ）に言及するが、当業者は、半導体パッケージ（例えば、ＮＶＭパッケージ２０４）が、半導体ダイの任意の適切な組み合わせを包含することができることを理解するであろう。例えば、パッケージは、他の半導体ダイ（揮発性メモリ、不揮発性メモリ及び／又は１つ以上のアナログ回路ダイを含む）の積層体に接続されたマイクロプロセッサダイを含むことがあり得る。
一つ以上の個別の半導体チップ（例えば、メモリダイ２１２ａ〜ｈ）が、積層型構成に配置されるので、ＮＶＭパッケージ２０４は、積層型半導体ダイ構成の一例とすることができる。いくつかの実施形態では、メモリダイ２１２ａ〜ｈは、ＬＧＡ ２３０の表面に、及び相互に、任意の適切な接着剤（例えば、エポキシ）を用いて固定される。積層型半導体ダイ構成は、個々の半導体チップが回路基板上に水平方向に取り付けられる回路基板構成に対して、多数の利点を提供することができる。例えば積層型構成のダイは、より小さな「設置面積」を有するので、小さな全体のデバイス寸法が望まれる用途では、有利となることができる。実際に、パッケージの設置面積は、最大の半導体チップの寸法に非常に近づけることができるので、ＮＶＭパッケージ２０４は、「チップスケールパッケージ」と呼ぶことができる。メモリダイを積み重ねることは、また、電子デバイスのデータ記憶密度を増大するので、同じ物理的空間により多くのデータを保存することができる。
８つのメモリダイが図２に示されているが、当業者は、空間、布線や構造の制約に従って、任意の適切な数のメモリダイは、ＮＶＭパッケージ２０４に組み込むことができることを理解するであろう。
個々のメモリダイは、いくつかの実施形態によれば、ワイヤボンドワイヤ２４０を用いて、通信可能にＬＧＡ ２３０に接続することができる。ワイヤボンディング工程は、ＬＧＡ ２３０の第１の表面２３８上の接合パッド２６０から、メモリダイ２１２ａ〜ｈ上に形成された接合パッド２６２まで、柔軟なワイヤを取り付ける工程を含むことができる。ワイヤは、任意の適切な非常に導電性、可塑性のある金属（例えば、Ａｌ、Ａｕ、Ｃｕ）から製造することができる。必要な外部接続の数に応じて、ＬＧＡ ２３０及び／又はメモリダイ２１２ａ〜ｈ上の接合パッドは、ジグザグにすることができる。接合パッドをジグザグにすることは、接合パッドのピッチ（接合パッドの中心間距離）を減少させることができ、一列に並んだ接合パッドよりも、より多くの外部接続数を可能にする。ジグザグの接合パッドにより、隣接したワイヤ間の短絡を防止するために、ＬＧＡ ２３０上の接合パッドにテラスを付けることが必要となる可能性がある。
このワイヤボンディング工程を通して、メモリダイ２１２ａ〜ｈは、ＬＧＡ ２３０、及びさまざまな他のシステム部品（例えば、図１のホスト１０２）に、通信で接続することができる。ワイヤボンドワイヤ２４０、並びに、ＬＧＡ ２３０及び基板２３４の電気的接続は、組み合わされて、例えば、図１の共有内部バス１２６を表すことができる。
図２で表される矢印形状の構造を形成するために、個々のメモリダイ２１２ａ〜ｈは、隣接したメモリダイがお互いにわずかにオフセットした状態で、積層して共に接着することができ、これによって、各メモリダイ上に露出表面をもたらす。メモリダイ２１２ａ〜ｈの露出表面は、ワイヤボンドワイヤ２４０に接続するための接合パッド２６２を含むことができる。図２に表されるように、メモリダイ（すなわち、メモリダイ２１２ａ〜ｄ）の半分は、第１の方向に階段を形成することができ、これによって、露出表面をＮＶＭパッケージ２０４の第１の端により接近した状態にする。そして、メモリダイ（すなわち、メモリダイ２１２ｅ〜ｈ）の半分は、第２の方向に階段を形成することができ、これによって、露出表面は、ＮＶＭパッケージ２０４の第２の端（第１の端の反対にある）により近い状態とされる。ワイヤボンドワイヤ２４０は、ＮＶＭパッケージ２０４の第１の側及び第２の側から、それぞれ、メモリダイ２１２ａ〜ｄ及び２１２ｅ〜ｈに接続することができる。
図３は、さまざまな実施形態に係るＮＶＭパッケージ３０４の断面図である。ＮＶＭパッケージ３０４は、メモリコントローラ３０６、メモリダイ３１２ａ〜ｆ及びＬＧＡ ３３０を含むことができる。ＮＶＭパッケージ３０４、メモリコントローラ３０６、及びメモリダイ３１２ａ〜ｈは、例えば、それぞれ、図１のＮＶＭパッケージ１０４、メモリコントローラ１０６，及びメモリダイ１１２ａ〜ｎに対応することができる。ＮＶＭパッケージ３０４はまた、カプセル封止３３２及びワイヤボンドワイヤ３４０を含むことができる。上述の部品は、基板３３４に取り付けることができ、この基板は、例えば、ＮＶＭシステム（例えば、図１のシステム１００）全体、又は、その一部のための基板とすることができる。ＮＶＭパッケージ３０４はメモリコントローラ３０６を含むことができるので、ＮＶＭパッケージ３０４は「管理された」ＮＶＭとすることができる。
図３に示すように、メモリコントローラ３０６は、任意の適切な接着剤（例えば、エポキシ）によって、ＬＧＡ ３３０に接着することができる。このＬＧＡ ３３０は、上述で開示されるように、例えば、ＬＧＡ、ＢＧＡ又はＰＧＡなどの任意の適切なパッケージ基板とすることができる。更に、メモリコントローラ３０６は、アクティブな表面３５０及び非アクティブな表面３５２を含むことができる。これらの実施形態では、メモリコントローラ３０６のアクティブな表面３５０は、ＬＧＡ ３３０の第１の表面３３８にフリップチップ接合することができる。したがって、メモリコントローラ３０６は、アクティブな表面３５０上に形成される半田バンプ３１６を含むことができる。この半田バンプは、ＬＧＡ ３３０の第１表面３３８にメモリコントローラ３０６をフリップチップ接合するために、用いることができる。メモリダイ３１２ａ〜ｈは、任意の適切な接着剤（例えば、エポキシ）を用いて、メモリコントローラ３０６の非アクティブの表面３５２の上に取り付けることができる。
概して、フリップチップ接合は、他の接合方法（例えば、ワイヤボンディング及びＴＡＢボンディング）と比較して、チップとパッケージの相互配線長さを低減することができ、これによって、減少したインダクタンスを、したがって、改善された高速信号の完全性をもたらす。半田バンプ３１６は、ウエハ処理の間に、メモリコントローラダイに追加することができる。メモリコントローラ３０６及びＬＧＡ ３３０が正確に位置合わせされると、半田バンプ３１６は、メモリコントローラ３０６とＬＧＡ ３３０の第１の表面３３８との間で電気的接続を確立するために、リフローすることができる。半田バンプ３１６に対する応力を低減するために、メモリコントローラ３０６とＬＧＡ ３３０との間に、アンダーフィル接着剤を追加することができる。
図に示されていない他の実施形態では、メモリコントローラ３０６は、アクティブな表面３５０が、ＬＧＡ ３３０の第１表面３３８とは逆方向を向いた状態で、ＬＧＡ ３３０に接続することができる。これらの実施形態では、メモリコントローラ３０６は、メモリダイ３１２ａ〜ｈと共に、ワイヤボンドワイヤ３４０によって、ＬＧＡ ３３０に通信可能に接続することができる。したがって、メモリコントローラ３０６は、露出表面上に、ワイヤボンドワイヤ３４０に接続するワイヤボンドパッドを含むことができる。
図４は、いくつかの実施形態に係る、ＬＧＡ ４３０の下側を例示する平面図である。ＬＧＡ ４３０は、例えば、図２のＬＧＡ ２３０に対応することができる。接点４５０のアレイは、ＮＶＭパッケージ（例えば、ＮＶＭパッケージ２０４）とさまざまな他のシステム部品（例えば、図１のホスト１０２）との間の信号を導くために、ＬＧＡ ４３０の下側に配置することができる。接点４５０は、ＮＶＭパッケージの１つ以上のダイと通信するのに適切な以下の接点を含むことができる。
・Ｖｃｃ：供給電圧（読み取り）（４個）
・ＶｃｃＱ：供給電圧（入出力）（４個）
・Ｖｐｐ：供給電圧（プログラム／消去）
・Ｖｒｅｆ：基準電圧
・ＧＮＤ：グランド（６個）
・ＰＰＭ０−ＰＰＭ１ ＩＮ：電源制御入力チャネル０，１
・ＰＰＭ０−ＰＰＭ１ ＯＵＴ：電源制御出力チャネル０，１
・ＷＥ０＃−ＷＥ１＃：ライトイネーブルチャネル０，１
・ＣＬＥ０−ＣＬＥ１：コマンドラッチイネーブルチャネル０，１
・ＡＬＥ０−ＡＬＥ１：アドレスラッチイネーブルチャネル０，１
・ＲＥ０−ＲＥ１：リードイネーブルチャネル０，１
・ＲＥ０＃−ＲＥ１＃：リードイネーブルチャネル０，１
・ＣＥ０＃−ＣＥ７＃：チップイネーブル０〜７
・Ｒ／Ｂ０−Ｒ／Ｂ１：レディ／ビジーチャネル０，１
・ＤＱＳ０−ＤＱＳ１：データキューストローブチャネル０，１
・ＤＱＳ０＃−ＤＱＳ１＃：データキューストローブチャネル０，１
・ＩＯ（０〜７）−０：データ入出力ピン０〜７チャネル０
・ＩＯ（０〜７）−１：データ入出力ピン０〜７チャネル１
接点４５０のアレイは、０から８まで延伸する行（ｙ軸）座標及び、ＯＡからＯＦまで延伸する列座標（電力及びグランドピン用）を有するｘ−ｙ上に配置することができる。この電力及びグランドピンは、アレイの端に配置することができ、また、信号ピン用のＡ〜Ｎは、ｙ軸に関して、アレイのほぼ中央に配置することができる。ピン座標系は任意であり、適切な座標系であればどんなものでも使用することができることを、当業者は理解するであろう。
データ入出力ピン（例えば、ＩＯ（０〜７）−０及びＩＯ（０〜７）−１）は、ＮＶＭパッケージ（例えば、図１のメモリダイ１１２ａ〜ｎ）の一つ以上のＮＶＭダイに高速データ信号を通信するために用いることができる。特に、データ入出力ピンの各セットは、コントローラとＮＶＭダイ（例えば、図２のメモリダイ２１２ａ〜ｈのうちの１つ）との間の８ビット通信チャネルを表すことができる。例えば、図２に関して上述で開示される原ＮＡＮＤ ＮＶＭパッケージについて、コントローラはホストデバイス（例えば、図１のホストコントローラ１１４）のコントローラとすることができる。一方、図３に関して上述で開示される管理されたＮＡＮＤ ＮＶＭパッケージについて、コントローラは、ＮＶＭパッケージのメモリコントローラ（例えば、図３のメモリコントローラ３０６）とすることができる。
高速用途では、差動ペア間の距離を最小限にすること、及び、信号が伝搬しなければならない全体の距離を低減することは、データ入出力ピン上の信号完全性を改善するのに役立つことができる。特に、差動ペア接点間の距離は、所定の域値の距離より少なくすることを要する可能性がある。したがって、最適なピン配列設計は、差動ペア信号を搬送するピン間の距離、並びに、それらの信号が伝搬する全体距離を低減することができる。これらの目的は、図４に示されるピン構成によって、概ね達成することができる。
各チャネルのデータ入出力ピンは、ＧＮＤピンを囲むループ形状に配置することができる。差動ペア信号は、ループ形状のレイアウトで隣接したデータ入出力ピン上を搬送することができる。例えば、以下のピンは、チャネル０に関する差動ペア信号を搬送することができる。ＩＯ０−０及びＩＯ３−０、ＩＯ１−０及びＩＯ２−０、ＩＯ４−０及びＩＯ７−０、並びに、ＩＯ５−０及びＩＯ６−０。同じことは、必要な変更を加えて、チャネル１に関するデータ入出力ピンに適用することができる。ループ形状のデータ入出力ピンのレイアウト内にＧＮＤピンを取り込むことにより、各差動ペアのピン間のグランドオフセットを低減することによって、信号完全性を改善するのに更に役立つことができる。ループ形状のレイアウトはまた、ＮＶＭパッケージの中で、高速信号キャリヤを横切る必要性を低減することができるので、キャリヤ間のクロストークを低減し、それによって信号完全性を改善することができる。
更なるピンは、例えば、ＲＥ０、ＲＥ１、ＲＥ０＃、ＲＥ１＃、ＤＱＳ０＃及びＤＱＳ１＃のピンを含む、ループ形状のデータ入出力ピンレイアウトの一部とすることができる。
データ入出力ピンのループ形状のレイアウトは、ｙ軸に対してお互いにオフセットすることができ、非データ入出力機能専用のピンの並びの間に配置される。例えばＧＮＤ、ＶｃｃＱ、Ｖｃｃ、ＰＰＭ０ ＩＮ及びＰＰＭ１ ＩＮのピンは、アレイの頂部及び底部の端に沿った並びに配置することができる。そして、ループ形状のデータ入出力ピンレイアウトは、それらの並びの間に配置することができる。ライトイネーブル、チップイネーブル、アドレスラッチイネーブル、ＰＰＭ ＯＵＴ及びコマンドラッチイネーブルのピンを含む更なるピンは、ループ形状のレイアウトの間に、対角線の並びで配置することができる。
いくつかの実施形態によれば、各チャネルに専用のピンは、回転対称の中心点４７０のまわりに、対称的に配置することができる。各チャネルに専用のピンは、回転対称の点を通って引かれた中心軸４７２の両側に、配置することができる。したがって、図４で示すように、データ入出力ピンＩＯ（０〜７）−０は、回転対称の点のまわりに投影されたデータ入出力ピンＩＯ（０〜７）−１に対応することができる。同様に、チャネル０のそれぞれのピンは、対称軸のまわりに投影されると、チャネル１の対応するピンに写像される。
例えば、ＬＧＡ ４３０は、特に、図２のＮＶＭパッケージ２０４などの積層型ＮＶＭパッケージのＮＶＭダイへ、信号を配線するのに役立つことができる。メモリダイの半分（すなわち、メモリダイ２１２ａ〜ｄ）が第１の方向に階段を形成することができるので、露出表面は、ＮＶＭパッケージ２０４の第１の端により近い状態とされる。したがって、単一のチャネル（例えば、チャネル０）の専用であり、ＬＧＡ ４３０の一部（例えば、ＮＶＭパッケージ２０４の第１の端により近い）の上に配置される接点４５０のサブセットから配線される信号は、最小の信号キャリヤの長さで、メモリダイ２１２ａ〜ｄの接合パッドまで配線することができる。例えば、接点４５０（０チャネルに専用）の第１のサブセット４５２は、メモリダイ２１２ａ〜ｄの露出表面に最も近いＬＧＡ ４３０の一部の上に、配置することができる。接点４５０（チャネル１に専用）の第２のサブセット４５４は、アレイの反対側（例えば、中心軸４７２の反対側）に、したがって、メモリダイ２１２ｅ〜ｈの露出表面に最も近く配置することができる。メモリダイ２１２ｅ〜ｈは、メモリダイ２１２ａ〜ｄから１８０°回転し、そして、チャネル０はチャネル１から１８０°回転することができるので、それぞれのチャネルは、同一の布線レイアウトを用いて（お互いに１８０°回転しているが）、メモリダイのそれぞれのセットまで配線することができる。
図５は、いくつかの実施形態に係る、ＬＧＡ ５３０の下側を例示する平面図である。ＬＧＡ ５３０は、例えば、図２のＬＧＡ ２３０に対応することができる。接点５５０のアレイは、ＮＶＭパッケージ（例えば、ＮＶＭパッケージ２０４）とさまざまな他のシステム部品（例えば、図１のホスト１０２）との間の信号を導くために、ＬＧＡ ５３０の下側に配置することができる。接点５５０は、ＮＶＭパッケージの１つ以上のダイと通信するのに適切な以下の接点を含むことができる。
・Ｖｃｃ：供給電圧（リード）（４個）
・ＶｃｃＱ：供給電圧（入出力）（４個）
・Ｖｐｐ：供給電圧（プログラム／消去）
・Ｖｒｅｆ：基準電圧
・ＧＮＤ：グランド（６個）
・ＰＰＭ０−ＰＰＭ１ ＩＮ：電源制御入力チャネル０，１
・ＰＰＭ０−ＰＰＭ１ ＯＵＴ：電源制御出力チャネル０，１
・ＷＥ０＃−ＷＥ１＃：ライトイネーブルチャネル０，１
・ＣＬＥ０−ＣＬＥ１：コマンドラッチイネーブルチャネル０，１
・ＡＬＥ０−ＡＬＥ１：アドレスラッチイネーブルチャネル０，１
・ＲＥ０−ＲＥ１：リードイネーブルチャネル０，１
・ＲＥ０＃−ＲＥ１＃：リードイネーブルチャネル０，１
・ＣＥ０＃−ＣＥ７＃：チップイネーブル０〜７
・Ｒ／Ｂ０−Ｒ／Ｂ１：レディ／ビジーチャネル０，１
・ＤＱＳ０−ＤＱＳ１：データキューストローブチャネル０，１
・ＤＱＳ０＃−ＤＱＳ１＃：データキューストローブチャネル０，１
・ＩＯ（０〜７）−０：データ入出力ピン０〜７チャネル０
・ＩＯ（０〜７）−１：データ入出力ピン０〜７チャネル１
接点５５０のアレイは、０から８まで延伸する行（ｙ軸）座標及び、ＯＡからＯＦまで延伸する列座標（電力及びグランドピン用）を有するｘ−ｙ上に、配置することができる。図５に示すように、電力及びグランドピンは、アレイの端に配置され、信号ピンは、アレイの中央に概ね配置される。ピン座標系は任意であり、適切な座標系であればどんなものでも使用することができることを、当業者は理解するであろう。
データ入出力ピンのＩＯ（０〜７）−０及びＩＯ（０〜７）−１は、ＮＶＭパッケージ（例えば、図１のメモリダイ１１２ａ〜ｎ）の一つ以上のＮＶＭダイに高速データ信号を通信するために用いることができる。特に、データ入出力ピンの各セットは、コントローラとＮＶＭダイ（例えば、図２のメモリダイ２１２ａ〜ｈのうちの１つ）との間の８ビット通信チャネルを表すことができる。例えば、図２に関して上述で開示される原ＮＡＮＤ ＮＶＭパッケージについて、コントローラはホストデバイス（例えば、図１のホストコントローラ１１４）のコントローラとすることができる。一方、図３に関して上述で開示される管理されたＮＡＮＤ ＮＶＭパッケージについて、コントローラは、ＮＶＭパッケージのメモリコントローラ（例えば、図３のメモリコントローラ３０６）とすることができる。
図５に示されるピン構成は、データ入出力ピン上の信号完全性を改善するための別の実施形態を表すことができる。
各チャネルのデータ入出力ピンは、ＧＮＤピンを囲むＣ形状に配置することができる。差動ペア信号は、Ｃ形状のレイアウトで隣接したデータ入出力ピン上を搬送することができる。例えば、以下のピンは、チャネル０に関する差動ペア信号を搬送することができる。ＩＯ０−０及びＩＯ１−０、ＩＯ２−０及びＩＯ３−０、ＩＯ４−０及びＩＯ５−０、並びに、ＩＯ６−０及びＩＯ７−０。同じことは、必要な変更を加えて、チャネル１に関するデータ入出力ピンに適用する。Ｃ形状のデータ入出力ピンレイアウト内にＧＮＤピンを取り込むことにより、各差動ペアのピン間のグランドオフセットを低減することによって、信号完全性を改善するのに更に役立つことができる。Ｃ形状のレイアウトはまた、ＮＶＭパッケージの中で、高速信号キャリヤを横切る必要性を低減することができるので、キャリヤ間のクロストークを低減し、それによって信号完全性を改善することができる。
更なるピンは、例えば、ＲＥ０、ＲＥ１、ＲＥ０＃、ＲＥ１＃、ＤＱＳ０＃及びＤＱＳ１＃のピンを含む、Ｃ形状のデータ入出力ピンレイアウトの一部とすることができる。
データ入出力ピンのＣ形状のレイアウトは、非データ入出力機能専用のピンの並びの間で、ｙ軸の中心とすることができる。例えばＧＮＤ、ＶｃｃＱ、Ｖｃｃ、ＰＰＭ０ ＩＮ及びＰＰＭ１ ＩＮのピンは、アレイの頂部及び底部の端に沿った並びに配置することができる。そして、Ｃ形状のデータ入出力ピンレイアウトは、それらの並びの間の中央とすることができる。ライトイネーブル、チップイネーブル、アドレスラッチイネーブル、ＰＰＭ ＯＵＴ及びコマンドラッチイネーブルのピンを含む更なるピンは、端の並びとＣ形状のレイアウトとの間に設定された並びに配置することができる。
いくつかの実施形態によれば、各チャネルに専用のピンは、中央で、ｙ軸の方向を向いた対称軸に関して、対称的に配置することができる。第２のＬＧＡが対称軸に沿って上下反対に回転することができるように、それぞれのチャネルに専用のピンは対称軸５７０の両側に配置することができる。結果として、第２のＬＧＡのピンは、ＬＧＡ ５３０のピンと整合することができる。したがって、図５で示すように、データ入出力ピンＩＯ（０〜７）−０は、対称軸に関して鏡映されたデータ入出力ピンＩＯ（０〜７）−１に対応することができる。同様に、チャネル０の各ピンは、対称軸に関して鏡映されるとき、チャネル１の対応するピンに写像される。
例えば、ＬＧＡ ５３０は、特に、図２のＮＶＭパッケージ２０４などの積層型ＮＶＭパッケージと共に使用することができる。上述したように、チャネル０に専用で、対称軸５７０の片側に配置された接点５５０の第１のサブセット５５２は、例えば、メモリダイ２１２ａ〜ｄの露出表面上の接合パッドに、第１のサブセット５５２を通信可能に接続するための最小限の信号搬送距離で、配線することができる。同様に、チャネル１に専用で、対称軸５７０の片側に配置された接点５５０の第２のサブセットは、メモリダイ２１２ｅ〜ｈの露出表面上の接合パッドに、サブセット５５４を通信可能に接続するための最小限の信号搬送距離で、配線することができる。接点５５０は、ある点のまわりに回転対称であり得ないので、メモリダイ２１２ａ〜ｄが、メモリダイ２１２ｅ〜ｈから１８０°回転されていることを補償するために、ＮＶＭパッケージ２０４内の布線は、それぞれのチャネルについて変える必要があり得る。
図６は、いくつかの実施形態に係る積層型半導体メモリデバイスを製造するためのプロセス６００のフローチャートである。工程６０１で、ＩＣパッケージ基板（例えば、図２のＬＧＡ ２３０）を準備することができる。ＬＧＡの底面は、ＬＧＡを、システム基板（例えば、図２の基板２３４）に通信可能に接続するための接点のアレイを含むことができる。接点のアレイは、例えば、図４及び図５に関して上述したように、配置することができる。したがって、第１の通信チャネルは、ＬＧＡの底面の第１部分に設けることができ、第２の通信チャネルは、ＬＧＡの底面の第２部分に設けることができる。更に、ＬＧＡは、ＬＧＡの底面の接点を、ＬＧＡの上面の導電性形体（例えば、接合パッド）に配線するための、任意の適切なビア及び／又はトレースを含むことができる。
次に、工程６０３で、メモリコントローラ（例えば、図３のメモリコントローラ３０６）は、必要に応じて、ＬＧＡに物理的に結合することができる。いくつかの実施形態では、メモリコントローラは、パッケージ基板に、フリップチップ構成で接続することができる。これらの実施形態では、メモリコントローラのアクティブな面は、メモリコントローラとＬＧＡとの間で直接接続を可能にする多数の半田バンプを含むことができる。他の実施形態では、メモリコントローラは、ＬＧＡの第１の面に設けられた接合パッドに、ワイヤボンディングすることができる。より更なる実施形態では、積層型半導体メモリデバイスが原ＮＶＭデバイスであるように、メモリコントローラは完全に省略することができる。
工程６０５で、ＮＶＭダイの積層体（例えば、メモリダイ２１２ａ〜ｈ）は、適切な接着剤によって、矢印形状の構成で、ＬＧＡの上面又はメモリコントローラに結合することができる。いくつかの実施形態では、エポキシをそれぞれのメモリダイの間に添加することができる。積層体は、続いて、矢印形状の積層体に配置することができる。最後に、エポキシは、メモリダイの積層体を固化するために、硬化することができる。メモリダイ２１２ａ〜ｈの積層体は、続いて、任意の適切な方法を用いて、ＬＧＡ ２３０に固定することができる。いくつかの実施形態によれば、積層体自身が形成されるのと同時に、メモリダイ２１２ａ〜ｃの積層体は、ＬＧＡ ２３０に、エポキシ樹脂で接着することができる。
空間、布線及び／又は構造の制約に従って、任意の数のＮＶＭダイを積層体に組み込むことができる。それぞれのＮＶＭダイは、適切な接着剤によって、隣接したダイに物理的に接続することができる。そして、ダイは、ＮＶＭダイの第１の半分が第１の方向に階段を形成するように配置することができ、ＮＶＭダイの第２の半分は、１８０°回転して第２の方向に階段を形成する。結果として生じる矢印形状の積層体は、接合パッドを設けることができる露出表面を各ＮＶＭダイ上に提供することができる。導電性材料を表面に付着させ及び取り除くための任意の適切な技術は、接合パッドを設けるために用いることができる。
工程６０７において、矢印形状の積層体の第１の半分のＮＶＭダイの端に備えられた接合パッドは、第１の通信チャネルに関連するＬＧＡの接点の第１のサブセット（例えば、図５の第１のサブセット５５２）に、電気的に接続することができる。いくつかの実施形態では、ワイヤボンドワイヤは、図２に関して上述したように、この目的のために用いることができる。同様に、工程６０９において、矢印形状の積層体の、第２の半分のＮＶＭダイの端に備えられた接合パッドは、第２の通信チャネルに関連するＬＧＡの接点の第２のサブセット（例えば、図５のサブセット５５４）に、電気的に接続することができる。
次に、工程６１１で、ＥＭＩシールド（例えば、図３のＥＭＩシールド３３６）は、積層型半導体メモリパッケージに、必要に応じて、結合することができる。ＥＭＩシールドは、積層型半導体メモリパッケージの全体又は一部を覆うことができる中空の缶タイプのＥＭＩシールドとすることができる。いくつかの実施形態では、ＥＭＩシールドとメモリデバイスの部品との間の空間は、誘電材料で充填することができる。それらの実施形態では、導電性薄膜を誘電材料の上に付着させて、ＥＭＩシールドを形成することができる。電荷を散逸させるために、ＥＭＩシールドはグランド（例えば、近くの回路基板上のグランドピン）に配線することができる。
図６のプロセス６００で示される工程は、単に例示したものに過ぎず、その既存の工程を修正又は省略し、更なるステップを追加し、そして、特定の工程の順序を変更することができることを理解されたい。
積層型半導体メモリデバイスのシステム及び方法を記載してきたが、本発明の趣旨及び範囲を逸脱することなしに、さまざまな変更を行うことができることを理解されたい。当業者から見て、特許請求された主題からの本質的でなく、既知でないか又は後で考案された変更は、特許請求の範囲内と同等であると明示的に考えられる。したがって、当業者に、現在既知であるか、又は今後既知となる明白な置換は、画定された部品の範囲内にあるものと定義される。
本発明について記載した実施形態は、例示の目的であり、制限の目的ではなく、提示するものである。
本発明について記載した実施形態は、例示の目的であり、制限の目的ではなく、提示するものである。また、以下の実施形態が考えられる
（１）
底面に形成された複数の導電接点を含む集積回路（「ＩＣ」）パッケージ基板と、
前記ＩＣパッケージ基板の前記底面の反対側の上面に接続された矢印形状のダイ積層体と、
を備え、前記矢印形状のダイ積層体は、
前記ＩＣパッケージ基板の第１の端により近い露出表面を有する積層型半導体ダイの第１のサブセットと、
前記ＩＣパッケージ基板の第２の端により近い露出表面を有する積層型半導体ダイの第２のサブセットと、
を含み、
前記複数の導電接点の第１のサブセットは、積層型半導体ダイの前記第１のサブセットの前記露出表面に通信可能に接続され、前記複数の導電接点の第２のサブセットは、積層型半導体ダイの前記第２のサブセットの前記露出表面に通信可能に接続されることを特徴とする、積層型半導体パッケージ。
（２）
前記ＩＣパッケージ基板を貫通し、前記複数の導電接点を、前記ＩＣパッケージ基板の前記上面に配置された複数の導電接合パッドに電気的に接続する複数の導電ビアを更に備えることを特徴とする、（１）に記載の積層型半導体パッケージ。
（３）
前記複数の導電接点の前記第１のサブセットは、第１の通信チャネルに対応し、前記ＩＣパッケージ基板の前記底面の第１の側に配置され、
前記複数の導電接点の前記第２のサブセットは、第２の通信チャネルに対応し、前記ＩＣパッケージ基板の前記底面の第２の側に配置されたことを特徴とする、（２）に記載の積層型半導体パッケージ。
（４）
前記矢印形状のダイ積層体は不揮発性メモリダイを備えることを特徴とする、（１）に記載の積層型半導体パッケージ。
（５）
前記矢印形状のダイ積層体と前記ＩＣパッケージ基板の前記上面との間に接続されたメモリコントローラダイを更に備えることを特徴とする、（１）に記載の積層型半導体パッケージ。
（６）
前記メモリコントローラダイは、前記ＩＣパッケージ基板の前記上面にフリップチップ接合されたことを特徴とする、（５）に記載の積層型半導体パッケージ。
（７）
前記メモリコントローラダイは、前記ＩＣパッケージ基板の前記上面に形成された導電接合パッドにワイヤボンディングされたことを特徴とする、（５）に記載の積層型半導体パッケージ。
（８）
積層型半導体ダイの前記第１のサブセットは、第１の方向に階段を形成し、
積層型半導体ダイの前記第２のサブセットは、前記第１の方向の反対側の第２の方向に階段を形成し、
積層型半導体ダイの前記第２のサブセットは、積層型半導体ダイの前記第１のサブセットの最上部の上に積み重ねられ、
積層型半導体ダイの前記第２のサブセットのそれぞれの半導体ダイは、積層型半導体ダイの前記第１のサブセットのそれぞれのダイから１８０°回転されたことを特徴とする、（１）に記載の積層型半導体パッケージ。
（９）
前記ＩＣパッケージ基板は、ランドグリッドアレイ（「ＬＧＡ」）と、ボールグリッドアレイ（「ＢＧＡ」）と、ピングリッドアレイ（「ＰＧＡ」）のうちの１つを含む、ことを特徴とする、（１）に記載の積層型半導体パッケージ。
（１０）
集積回路（「ＩＣ」）パッケージ基板を準備する工程と、
メモリダイの積層体を、矢印形状の積層体にして、前記ＩＣパッケージ基板の上面に、物理的に結合する工程と、
前記矢印形状の積層体の第１の半分における前記メモリダイの露出表面に設けられた接合パッドを、第１の通信チャネルに関連する前記ＩＣパッケージ基板の接点に電気的に接続する工程と、
前記矢印形状の積層体の第２の半分における前記メモリダイの露出表面に設けられた接合パッドを、前記ＩＣパッケージ基板の接点に、第２の通信チャネルに関連付けて電気的に接続する工程と、
を含むことを特徴とする、積層型半導体パッケージを製造するための方法。
（１１）
前記ＩＣパッケージ基板の前記上面から前記ＩＣパッケージ基板の底面まで貫通する複数の導電ビアを、前記ＩＣパッケージ基板を通して形成する工程を更に含むことを特徴とする、（１０）に記載の積層型半導体パッケージを製造するための方法。
（１２）
前記ＩＣパッケージ基板の前記底面に形成された電気接点アレイを更に含み、前記電気接点アレイは、前記複数の導電ビアを用いて、通信可能に前記接合パッドに接続されることを特徴とする、（１１）に記載の積層型半導体パッケージを製造するための方法。
（１３）
前記ＩＣパッケージ基板の前記底面の第１の側に形成された前記電気接点アレイの第１のサブセットは、第１の通信チャネルに対応し、前記ＩＣパッケージ基板の前記底面の第２の側に形成された前記電気接点アレイの第２のサブセットは、第２の通信チャネルに対応することを特徴とする、（１２）に記載の積層型半導体パッケージを製造するための方法。
（１４）
前記ＩＣパッケージ基板の前記上面と前記メモリダイの積層体との間にＩＣダイを結合する工程を更に含むことを特徴とする、（１０）に記載の積層型半導体パッケージを製造するための方法。
（１５）
前記ＩＣダイを結合する工程は、前記ＩＣダイを前記ＩＣパッケージ基板の前記上面にフリップチップ接合する工程を含むことを特徴とする、（１４）に記載の積層型半導体パッケージを製造するための方法。
（１６）
前記ＩＣダイを結合する工程は、前記ＩＣダイを、前記ＩＣパッケージ基板の前記上面に形成された接合パッドに、ワイヤボンディングする工程を含むことを特徴とする、（１４）に記載の積層型半導体パッケージを製造するための方法。
（１７）
電磁干渉（「ＥＭＩ」）シールドを前記積層型半導体パッケージに結合する工程を更に含むことを特徴とする、（１０）に記載の積層型半導体パッケージを製造するための方法。
（１８）
前記ＥＭＩシールドと前記ＩＣパッケージ基板との間の空間を誘電材料で充填する工程を更に含むことを特徴とする、（１７）に記載の積層型半導体パッケージを製造するための方法。
（１９）
接点のアレイを備える底面を備え、前記接点のアレイは、複数のデータ入出力接点を含み、
前記複数のデータ入出力接点の第１のサブセットは、前記底面の第１の側に配置された第１のループ形状のレイアウトを形成し、
前記複数のデータ入出力接点の第２のサブセットは、前記底面の第２の側に配置された第２のループ形状のレイアウトを形成し、
前記第１の側及び前記第２の側は、中心軸について鏡映対称であることを特徴とする、集積回路（「ＩＣ」）パッケージ基板。
（２０）
前記接点のアレイは、複数のグランド（「ＧＮＤ」）接点を更に含み、前記複数のＧＮＤ接点のうち少なくとも１つのＧＮＤ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのうちのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、（１９）に記載のＩＣパッケージ基板。
（２１）
前記接点のアレイは、複数のデータキューストローク（「ＤＱＳ」）接点を更に含み、前記複数のＤＱＳ接点のうち少なくとも１つのＤＱＳ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのうちのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、（１９）に記載のＩＣパッケージ基板。
（２２）
前記複数のデータ入出力接点の前記第１のサブセットは、第１の通信チャネルを含み、前記複数のデータ入出力接点の前記第２のサブセットは、第２の通信チャネルを含むことを特徴とする、（１９）に記載のＩＣパッケージ基板。
（２３）
前記接点のアレイは、前記第１と第２のループ形状の配置の間にある２本の平行な対角線の軸に配置された複数のライトイネーブル（「ＷＥ」）接点を更に備えることを特徴とする、（１９）に記載のＩＣパッケージ基板。
（２４）
前記ＷＥ接点の第１のサブセットは、前記第１のループ形状のレイアウトに隣接した前記２本の平行な対角線の軸のうちの第１の軸に配置され、前記ＷＥ接点の第２のサブセットは、前記第２のループ形状のレイアウトに隣接した前記２本の平行な対角線の軸のうちの第２の軸に配置されることを特徴とする、（２３）に記載のＩＣパッケージ基板。
（２５）
前記ＷＥ接点の前記第１のサブセットは、前記中心軸上に位置する前記対称点のまわりに１８０°回転することにより、前記複数のＷＥ接点の前記第２のサブセットの対応するＷＥ接点に写像されることを特徴とする、（２４）に記載のＩＣパッケージ基板。
（２６）
接点のアレイを含む底面を備え、前記接点のアレイは複数のデータ入出力接点を含み、
前記複数のデータ入出力接点の第１のサブセットは、前記底面の第１の部分に配置された第１のＣ形状のレイアウトを形成し、
前記複数のデータ入出力接点の第２のサブセットは、前記底面の第２の部分に配置された第２のＣ形状のレイアウトを形成し、
前記第１の部分及び前記第２の部分は、中心軸について鏡映対称であることを特徴とする、ＩＣパッケージ基板。
（２７）
前記接点のアレイは、複数のグランド（「ＧＮＤ」）接点を更に含み、前記複数のＧＮＤ接点のうち少なくとも１つのＧＮＤ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのうちのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、（２６）に記載のＩＣパッケージ基板。
（２８）
前記接点のアレイは、複数のデータキューストローク（「ＤＱＳ」）接点を更に含み、前記複数のＤＱＳ接点のうち少なくとも１つのＤＱＳ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、（２６）に記載のＩＣパッケージ基板。
（２９）
前記複数のデータ入出力接点の前記第１のサブセットは、第１の通信チャネルを含み、前記複数のデータ入出力接点の前記第２のサブセットは、第２の通信チャネルを含むことを特徴とする、（２６）に記載のＩＣパッケージ基板。
（３０）
前記接点のアレイは、複数のチップイネーブル（「ＣＥ」）接点を更に含み、前記複数のＣＥ接点の第１のサブセットは、前記対称軸について、前記複数のＣＥ接点の第２のサブセットと鏡映対称であることを特徴とする、（２９）に記載のＩＣパッケージ。
（３１）
前記ＣＥ接点の前記第１のサブセットによって、メモリダイの第１のセットは、前記第１の通信チャネルを通して、信号の送信と受信のうち、少なくともどちらか１つを行うことができ、前記ＣＥ接点の前記第２のサブセットによって、メモリダイの第２のセットは、前記第２の通信チャネルを通して、信号の送信と受信のうち、少なくともどちらか１つを行うことができることを特徴とする、（３０）に記載のＩＣパッケージ。
（３２）
前記接点のアレイは、前記接点のアレイの端で、平行な軸上に配置された複数の供給電圧（「Ｖｃｃ」）及びＧＮＤ接点を更に含み、前記第１及び第２のＣ形状のレイアウトは、前記平行な軸の間の中心におかれる、ことを特徴とする、（２６）に記載のＩＣパッケージ。

Claims (32)

  1. 底面に形成された複数の導電接点を含む集積回路（「ＩＣ」）パッケージ基板と、
    前記ＩＣパッケージ基板の前記底面の反対側の上面に接続された矢印形状のダイ積層体と、
    を備え、前記矢印形状のダイ積層体は、
    前記ＩＣパッケージ基板の第１の端により近い露出表面を有する積層型半導体ダイの第１のサブセットと、
    前記ＩＣパッケージ基板の第２の端により近い露出表面を有する積層型半導体ダイの第２のサブセットと、
    を含み、
    前記複数の導電接点の第１のサブセットは、積層型半導体ダイの前記第１のサブセットの前記露出表面に通信可能に接続され、前記複数の導電接点の第２のサブセットは、積層型半導体ダイの前記第２のサブセットの前記露出表面に通信可能に接続されることを特徴とする、積層型半導体パッケージ。
  2. 前記ＩＣパッケージ基板を貫通し、前記複数の導電接点を、前記ＩＣパッケージ基板の前記上面に配置された複数の導電接合パッドに電気的に接続する複数の導電ビアを更に備えることを特徴とする、請求項１に記載の積層型半導体パッケージ。
  3. 前記複数の導電接点の前記第１のサブセットは、第１の通信チャネルに対応し、前記ＩＣパッケージ基板の前記底面の第１の側に配置され、
    前記複数の導電接点の前記第２のサブセットは、第２の通信チャネルに対応し、前記ＩＣパッケージ基板の前記底面の第２の側に配置されたことを特徴とする、請求項２に記載の積層型半導体パッケージ。
  4. 前記矢印形状のダイ積層体は不揮発性メモリダイを備えることを特徴とする、請求項１に記載の積層型半導体パッケージ。
  5. 前記矢印形状のダイ積層体と前記ＩＣパッケージ基板の前記上面との間に接続されたメモリコントローラダイを更に備えることを特徴とする、請求項１に記載の積層型半導体パッケージ。
  6. 前記メモリコントローラダイは、前記ＩＣパッケージ基板の前記上面にフリップチップ接合されたことを特徴とする、請求項５に記載の積層型半導体パッケージ。
  7. 前記メモリコントローラダイは、前記ＩＣパッケージ基板の前記上面に形成された導電接合パッドにワイヤボンディングされたことを特徴とする、請求項５に記載の積層型半導体パッケージ。
  8. 積層型半導体ダイの前記第１のサブセットは、第１の方向に階段を形成し、
    積層型半導体ダイの前記第２のサブセットは、前記第１の方向の反対側の第２の方向に階段を形成し、
    積層型半導体ダイの前記第２のサブセットは、積層型半導体ダイの前記第１のサブセットの最上部の上に積み重ねられ、
    積層型半導体ダイの前記第２のサブセットのそれぞれの半導体ダイは、積層型半導体ダイの前記第１のサブセットのそれぞれのダイから１８０°回転されたことを特徴とする、請求項１に記載の積層型半導体パッケージ。
  9. 前記ＩＣパッケージ基板は、ランドグリッドアレイ（「ＬＧＡ」）と、ボールグリッドアレイ（「ＢＧＡ」）と、ピングリッドアレイ（「ＰＧＡ」）のうちの１つを含む、ことを特徴とする、請求項１に記載の積層型半導体パッケージ。
  10. 集積回路（「ＩＣ」）パッケージ基板を準備する工程と、
    メモリダイの積層体を、矢印形状の積層体にして、前記ＩＣパッケージ基板の上面に、物理的に結合する工程と、
    前記矢印形状の積層体の第１の半分における前記メモリダイの露出表面に設けられた接合パッドを、第１の通信チャネルに関連する前記ＩＣパッケージ基板の接点に電気的に接続する工程と、
    前記矢印形状の積層体の第２の半分における前記メモリダイの露出表面に設けられた接合パッドを、前記ＩＣパッケージ基板の接点に、第２の通信チャネルに関連付けて電気的に接続する工程と、
    を含むことを特徴とする、積層型半導体パッケージを製造するための方法。
  11. 前記ＩＣパッケージ基板の前記上面から前記ＩＣパッケージ基板の底面まで貫通する複数の導電ビアを、前記ＩＣパッケージ基板を通して形成する工程を更に含むことを特徴とする、請求項１０に記載の積層型半導体パッケージを製造するための方法。
  12. 前記ＩＣパッケージ基板の前記底面に形成された電気接点アレイを更に含み、前記電気接点アレイは、前記複数の導電ビアを用いて、通信可能に前記接合パッドに接続されることを特徴とする、請求項１１に記載の積層型半導体パッケージを製造するための方法。
  13. 前記ＩＣパッケージ基板の前記底面の第１の側に形成された前記電気接点アレイの第１のサブセットは、第１の通信チャネルに対応し、前記ＩＣパッケージ基板の前記底面の第２の側に形成された前記電気接点アレイの第２のサブセットは、第２の通信チャネルに対応することを特徴とする、請求項１２に記載の積層型半導体パッケージを製造するための方法。
  14. 前記ＩＣパッケージ基板の前記上面と前記メモリダイの積層体との間にＩＣダイを結合する工程を更に含むことを特徴とする、請求項１０に記載の積層型半導体パッケージを製造するための方法。
  15. 前記ＩＣダイを結合する工程は、前記ＩＣダイを前記ＩＣパッケージ基板の前記上面にフリップチップ接合する工程を含むことを特徴とする、請求項１４に記載の積層型半導体パッケージを製造するための方法。
  16. 前記ＩＣダイを結合する工程は、前記ＩＣダイを、前記ＩＣパッケージ基板の前記上面に形成された接合パッドに、ワイヤボンディングする工程を含むことを特徴とする、請求項１４に記載の積層型半導体パッケージを製造するための方法。
  17. 電磁干渉（「ＥＭＩ」）シールドを前記積層型半導体パッケージに結合する工程を更に含むことを特徴とする、請求項１０に記載の積層型半導体パッケージを製造するための方法。
  18. 前記ＥＭＩシールドと前記ＩＣパッケージ基板との間の空間を誘電材料で充填する工程を更に含むことを特徴とする、請求項１７に記載の積層型半導体パッケージを製造するための方法。
  19. 接点のアレイを備える底面を備え、前記接点のアレイは、複数のデータ入出力接点を含み、
    前記複数のデータ入出力接点の第１のサブセットは、前記底面の第１の側に配置された第１のループ形状のレイアウトを形成し、
    前記複数のデータ入出力接点の第２のサブセットは、前記底面の第２の側に配置された第２のループ形状のレイアウトを形成し、
    前記第１の側及び前記第２の側は、中心軸について鏡映対称であることを特徴とする、集積回路（「ＩＣ」）パッケージ基板。
  20. 前記接点のアレイは、複数のグランド（「ＧＮＤ」）接点を更に含み、前記複数のＧＮＤ接点のうち少なくとも１つのＧＮＤ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのうちのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、請求項１９に記載のＩＣパッケージ基板。
  21. 前記接点のアレイは、複数のデータキューストローク（「ＤＱＳ」）接点を更に含み、前記複数のＤＱＳ接点のうち少なくとも１つのＤＱＳ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのうちのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、請求項１９に記載のＩＣパッケージ基板。
  22. 前記複数のデータ入出力接点の前記第１のサブセットは、第１の通信チャネルを含み、前記複数のデータ入出力接点の前記第２のサブセットは、第２の通信チャネルを含むことを特徴とする、請求項１９に記載のＩＣパッケージ基板。
  23. 前記接点のアレイは、前記第１と第２のループ形状の配置の間にある２本の平行な対角線の軸に配置された複数のライトイネーブル（「ＷＥ」）接点を更に備えることを特徴とする、請求項１９に記載のＩＣパッケージ基板。
  24. 前記ＷＥ接点の第１のサブセットは、前記第１のループ形状のレイアウトに隣接した前記２本の平行な対角線の軸のうちの第１の軸に配置され、前記ＷＥ接点の第２のサブセットは、前記第２のループ形状のレイアウトに隣接した前記２本の平行な対角線の軸のうちの第２の軸に配置されることを特徴とする、請求項２３に記載のＩＣパッケージ基板。
  25. 前記ＷＥ接点の前記第１のサブセットは、前記中心軸上に位置する前記対称点のまわりに１８０°回転することにより、前記複数のＷＥ接点の前記第２のサブセットの対応するＷＥ接点に写像されることを特徴とする、請求項２４に記載のＩＣパッケージ基板。
  26. 接点のアレイを含む底面を備え、前記接点のアレイは複数のデータ入出力接点を含み、
    前記複数のデータ入出力接点の第１のサブセットは、前記底面の第１の部分に配置された第１のＣ形状のレイアウトを形成し、
    前記複数のデータ入出力接点の第２のサブセットは、前記底面の第２の部分に配置された第２のＣ形状のレイアウトを形成し、
    前記第１の部分及び前記第２の部分は、中心軸について鏡映対称であることを特徴とする、ＩＣパッケージ基板。
  27. 前記接点のアレイは、複数のグランド（「ＧＮＤ」）接点を更に含み、前記複数のＧＮＤ接点のうち少なくとも１つのＧＮＤ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのうちのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、請求項２６に記載のＩＣパッケージ基板。
  28. 前記接点のアレイは、複数のデータキューストローク（「ＤＱＳ」）接点を更に含み、前記複数のＤＱＳ接点のうち少なくとも１つのＤＱＳ接点は、前記複数のデータ入出力接点の前記第１及び第２のサブセットのそれぞれの前記データ入出力接点によって囲まれることを特徴とする、請求項２６に記載のＩＣパッケージ基板。
  29. 前記複数のデータ入出力接点の前記第１のサブセットは、第１の通信チャネルを含み、前記複数のデータ入出力接点の前記第２のサブセットは、第２の通信チャネルを含むことを特徴とする、請求項２６に記載のＩＣパッケージ基板。
  30. 前記接点のアレイは、複数のチップイネーブル（「ＣＥ」）接点を更に含み、前記複数のＣＥ接点の第１のサブセットは、前記対称軸について、前記複数のＣＥ接点の第２のサブセットと鏡映対称であることを特徴とする、請求項２９に記載のＩＣパッケージ。
  31. 前記ＣＥ接点の前記第１のサブセットによって、メモリダイの第１のセットは、前記第１の通信チャネルを通して、信号の送信と受信のうち、少なくともどちらか１つを行うことができ、前記ＣＥ接点の前記第２のサブセットによって、メモリダイの第２のセットは、前記第２の通信チャネルを通して、信号の送信と受信のうち、少なくともどちらか１つを行うことができることを特徴とする、請求項３０に記載のＩＣパッケージ。
  32. 前記接点のアレイは、前記接点のアレイの端で、平行な軸上に配置された複数の供給電圧（「Ｖｃｃ」）及びＧＮＤ接点を更に含み、前記第１及び第２のＣ形状のレイアウトは、前記平行な軸の間の中心におかれる、ことを特徴とする、請求項２６に記載のＩＣパッケージ。
JP2016500129A 2013-03-13 2013-12-19 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン Active JP6081655B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/801,722 2013-03-13
US13/801,722 US9087846B2 (en) 2013-03-13 2013-03-13 Systems and methods for high-speed, low-profile memory packages and pinout designs
PCT/US2013/076501 WO2014163687A1 (en) 2013-03-13 2013-12-19 Stacked memory package, method of manufacturing thereof and pinout designs of ic package substrate

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017006457A Division JP6343359B2 (ja) 2013-03-13 2017-01-18 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン

Publications (2)

Publication Number Publication Date
JP2016512391A true JP2016512391A (ja) 2016-04-25
JP6081655B2 JP6081655B2 (ja) 2017-02-15

Family

ID=50030447

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016500129A Active JP6081655B2 (ja) 2013-03-13 2013-12-19 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン
JP2017006457A Active JP6343359B2 (ja) 2013-03-13 2017-01-18 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017006457A Active JP6343359B2 (ja) 2013-03-13 2017-01-18 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン

Country Status (7)

Country Link
US (4) US9087846B2 (ja)
EP (1) EP2973698B1 (ja)
JP (2) JP6081655B2 (ja)
KR (2) KR101774415B1 (ja)
CN (2) CN107978585B (ja)
TW (2) TWI518912B (ja)
WO (1) WO2014163687A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017208901A1 (ja) * 2016-05-30 2019-03-28 国立研究開発法人産業技術総合研究所 半導体演算装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008131058A2 (en) * 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
KR102276477B1 (ko) * 2014-11-19 2021-07-13 에스케이하이닉스 주식회사 오버행부를 갖는 반도체 패키의 제조방법
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
US9824978B2 (en) * 2015-07-31 2017-11-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Connection patterns for high-density device packaging
WO2017111825A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Hybrid technology 3-d die stacking
US9875993B2 (en) * 2016-01-14 2018-01-23 Micron Technology, Inc. Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
WO2017135967A1 (en) * 2016-02-05 2017-08-10 Hewlett Packard Enterprise Development Lp Dual in-line memory module
KR102440182B1 (ko) * 2016-04-11 2022-09-06 에스케이하이닉스 주식회사 칩인에이블 패드를 선택할 수 있는 반도체 패키지
US10381327B2 (en) 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US20180122777A1 (en) * 2016-10-31 2018-05-03 Raytheon Company Hybrid micro-circuit device with stacked chip components
JP2018082110A (ja) * 2016-11-18 2018-05-24 東芝メモリ株式会社 回路基板および電子機器
KR20180064734A (ko) 2016-12-06 2018-06-15 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
US10497669B2 (en) 2016-12-21 2019-12-03 Intel Corporation Hybrid die stacking
US10607977B2 (en) * 2017-01-20 2020-03-31 Google Llc Integrated DRAM with low-voltage swing I/O
US11397687B2 (en) 2017-01-25 2022-07-26 Samsung Electronics Co., Ltd. Flash-integrated high bandwidth memory appliance
KR20180099266A (ko) * 2017-02-28 2018-09-05 삼성전자주식회사 데이터 저장 장치, 그의 동작 방법 및 그를 포함하는 전자 시스템
JP6709180B2 (ja) * 2017-02-28 2020-06-10 キオクシア株式会社 メモリシステムおよび制御方法
US10358089B2 (en) * 2017-03-28 2019-07-23 GM Global Technology Operations LLC Method and apparatus for triggering hitch view
US10553259B2 (en) 2017-08-23 2020-02-04 Micron Technology, Inc. Semiconductor dies supporting multiple packaging configurations and associated methods
CN109509736A (zh) * 2017-09-14 2019-03-22 晨星半导体股份有限公司 电路板及芯片封装体
KR102540050B1 (ko) 2018-07-05 2023-06-05 삼성전자주식회사 반도체 패키지
KR102605145B1 (ko) * 2018-07-13 2023-11-24 에스케이하이닉스 주식회사 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치
JP2020043258A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 半導体メモリおよびその製造方法
CN110323176B (zh) * 2019-05-29 2021-10-22 宁波芯健半导体有限公司 一种芯片的三维封装方法及封装结构
US11081468B2 (en) 2019-08-28 2021-08-03 Micron Technology, Inc. Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding and related methods, devices and apparatuses
CN110534494B (zh) * 2019-09-06 2020-11-06 深圳市安信达存储技术有限公司 一种bga芯片引脚二次排列封装方法及封装结构
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods
KR20210097406A (ko) 2020-01-30 2021-08-09 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11569259B2 (en) 2020-08-05 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with double-sided stepped surfaces and method of making thereof
US11631660B2 (en) 2020-08-24 2023-04-18 Samsung Electronics Co., Ltd. Semiconductor package
CN114121873A (zh) 2020-08-25 2022-03-01 美光科技公司 具有球栅阵列的设备和系统及相关微电子装置和装置封装
JP2022049485A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
TWI763337B (zh) * 2021-02-26 2022-05-01 瑞昱半導體股份有限公司 封裝載板及應用其的晶片封裝結構
CN116113137A (zh) * 2021-11-10 2023-05-12 华为技术有限公司 一种电路板封装结构、电路板组件以及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005053025A1 (ja) * 2003-11-28 2005-06-09 Renesas Technology Corp. 半導体集積回路装置
US20110037158A1 (en) * 2008-05-21 2011-02-17 Sunpil Youn Ball-grid-array package, electronic system and method of manufacture
US20130049228A1 (en) * 2011-08-31 2013-02-28 Samsung Electronics Co., Ltd. Semiconductor package having supporting plate and method of forming the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323559B1 (en) * 1998-06-23 2001-11-27 Lsi Logic Corporation Hexagonal arrangements of bump pads in flip-chip integrated circuits
TW498530B (en) 2001-08-29 2002-08-11 Via Tech Inc Flip-chip pad and redistribution layer arrangement
US6870273B2 (en) * 2002-04-29 2005-03-22 Pmc-Sierra, Inc. High speed I/O pad and pad/cell interconnection for flip chips
JP3896112B2 (ja) * 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
GB2422963B (en) 2005-02-02 2008-01-30 Samsung Electronics Co Ltd Printed wires arrangment for in-line memory (IMM) module
JP5096730B2 (ja) * 2006-11-13 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置
WO2010100682A1 (ja) * 2009-03-03 2010-09-10 パナソニック株式会社 半導体集積回路装置
US8097956B2 (en) * 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
WO2011085131A2 (en) 2010-01-06 2011-07-14 Ching-Hsiang Simon Huang Expandable capacity solid state drive
JP2011171480A (ja) * 2010-02-18 2011-09-01 Elpida Memory Inc 半導体装置
KR20110137565A (ko) 2010-06-17 2011-12-23 삼성전자주식회사 반도체 칩 패키지 및 반도체 칩 패키지의 제조 방법
US8338948B2 (en) * 2010-06-30 2012-12-25 International Business Machines Corporation Ball grid array with improved single-ended and differential signal performance
KR20120131530A (ko) 2011-05-25 2012-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101909203B1 (ko) 2011-07-21 2018-10-17 삼성전자 주식회사 멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005053025A1 (ja) * 2003-11-28 2005-06-09 Renesas Technology Corp. 半導体集積回路装置
US20110037158A1 (en) * 2008-05-21 2011-02-17 Sunpil Youn Ball-grid-array package, electronic system and method of manufacture
US20130049228A1 (en) * 2011-08-31 2013-02-28 Samsung Electronics Co., Ltd. Semiconductor package having supporting plate and method of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017208901A1 (ja) * 2016-05-30 2019-03-28 国立研究開発法人産業技術総合研究所 半導体演算装置

Also Published As

Publication number Publication date
CN105074918B (zh) 2017-12-26
EP2973698A1 (en) 2016-01-20
WO2014163687A1 (en) 2014-10-09
KR101893318B1 (ko) 2018-08-29
TWI619227B (zh) 2018-03-21
KR101774415B1 (ko) 2017-09-04
JP6343359B2 (ja) 2018-06-13
TWI518912B (zh) 2016-01-21
CN107978585B (zh) 2020-05-26
KR20170102376A (ko) 2017-09-08
US9853016B2 (en) 2017-12-26
US9087846B2 (en) 2015-07-21
TW201436167A (zh) 2014-09-16
KR20150122724A (ko) 2015-11-02
JP2017092491A (ja) 2017-05-25
US9466571B2 (en) 2016-10-11
US20150325560A1 (en) 2015-11-12
US9583452B2 (en) 2017-02-28
TW201440221A (zh) 2014-10-16
US20140264906A1 (en) 2014-09-18
CN105074918A (zh) 2015-11-18
US20170005056A1 (en) 2017-01-05
CN107978585A (zh) 2018-05-01
JP6081655B2 (ja) 2017-02-15
US20170162546A1 (en) 2017-06-08
EP2973698B1 (en) 2023-02-22

Similar Documents

Publication Publication Date Title
JP6343359B2 (ja) 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン
US9461015B2 (en) Enhanced stacked microelectronic assemblies with central contacts
US20140321189A1 (en) Systems and Methods for Stacked Semiconductor Memory Devices
US10008488B2 (en) Semiconductor module adapted to be inserted into connector of external device
US11355485B2 (en) Semiconductor die and semiconductor package
KR102567974B1 (ko) 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치
US10861812B2 (en) Electronic apparatus
US10008476B2 (en) Stacked semiconductor package including a smaller-area semiconductor chip
TW201705429A (zh) 堆疊封裝以及製造該堆疊封裝的方法
CN108630646A (zh) 电子封装件及其基板构造
US20140264904A1 (en) Unified pcb design for ssd applications, various density configurations, and direct nand access
KR20160047841A (ko) 반도체 패키지
US20150137389A1 (en) Semiconductor package
KR20170034597A (ko) 복수의 칩들이 내장된 반도체 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170118

R150 Certificate of patent or registration of utility model

Ref document number: 6081655

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250