CN110534494B - 一种bga芯片引脚二次排列封装方法及封装结构 - Google Patents

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Abstract

本发明公开了一种BGA芯片引脚二次排列封装方法，其包括有如下步骤：步骤S1，准备BGA芯片；步骤S2，根据所述BGA芯片的引脚分布设计二次排列连接片，所述二次排列连接片第一面的引脚与所述BGA芯片的引脚一一对齐，所述二次排列连接片第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片第二面的引脚位置重新排列；步骤S3，将所述二次排列连接片贴合于与所述BGA芯片，并要求所述二次排列连接片第一面的引脚与所述BGA芯片的引脚一一连接；步骤S4，将所述二次排列连接片与所述BGA芯片进行封装。本发明可提高芯片的焊接成功率、简化组装难度以及提高PCB板抗干扰能力。

Description

一种BGA芯片引脚二次排列封装方法及封装结构
技术领域
本发明涉及BGA芯片，尤其涉及一种BGA芯片引脚二次排列封装方法及封装结构。
背景技术
随着集成技术的进步以及设备的改进，市场上陆续出现LSI、VLSI、ULSI，硅单芯片集成度不断提高，在此基础上对集成电路封装要求更加严格，I/O引脚数急剧增加，功耗也随之增大。为满足发展的需要，在原有封装品种基础上，又增添了新的品种——球栅阵列封装，简称BGA。现有的BGA芯片封装采用I/O端子以圆形或柱状焊点按阵列形式分布在封装下面原理，请参见图1，其实现依据是：利用球栅阵列封装形式，把芯片引脚定义脚接到芯片下面均匀分布。而且现有的BGA芯片封装采用I/O端子以圆形或柱状焊点按阵列形式分布在封装下面原理，其实现原理是：利用的高密度、高性能、多功能及高I/O引脚封装，封装体基板的底部制作阵列焊球作为电路的I/O端与印刷线路板(PCB)互接。
现有技术中，BGA芯片封装引脚一般为密集分布的结构，这种密集分布的引脚对焊点的可靠性和准确性要求更严格，不管是机器焊接还是人工焊接，常常会会出现虚焊的状态。此外，由于现有BGA芯片封装引脚密集分布，而且BGA芯片引脚都会有特定的引脚定义，例如，有些负责接地、有些负责电源和信号传输等等，由于多个引脚呈阵列式分散开，所以当BGA芯片封装在焊接到PCB板时，PCB板会出现抗干扰能力差等问题，难以满足应用需求。
发明内容
本发明要解决的技术问题在于，针对现有技术的不足，提供一种可提高芯片的焊接成功率、简化组装难度、可提高PCB板抗干扰能力的BGA芯片引脚二次排列封装方法及封装结构。
为解决上述技术问题，本发明采用如下技术方案。
一种BGA芯片引脚二次排列封装方法，其包括有如下步骤：步骤S1，准备BGA芯片；步骤S2，根据所述BGA芯片的引脚分布设计二次排列连接片，所述二次排列连接片第一面的引脚与所述BGA芯片的引脚一一对齐，所述二次排列连接片第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片第二面的引脚位置重新排列；步骤S3，将所述二次排列连接片贴合于与所述BGA芯片，并要求所述二次排列连接片第一面的引脚与所述BGA芯片的引脚一一连接；步骤S4，将所述二次排列连接片与所述BGA芯片进行封装。
优选地，所述步骤S2中，所述二次排列连接片第二面的引脚中，相同类型的引脚相邻设置。
优选地，所述步骤S2中，所述二次排列连接片第二面的引脚包括有多个电源引脚，多个电源引脚组成4个电源单元，4个电源单元呈矩形分布于所述二次排列连接片的4个边缘处。
优选地，所述步骤S2中，所述二次排列连接片第二面的引脚包括有多个IO引脚，多个IO引脚组成4个IO单元，4个IO单元呈矩形分布于4个电源单元的内侧。
优选地，所述步骤S2中，所述二次排列连接片第二面的引脚包括有多个CE引脚和多个NC引脚，多个CE引脚组成4个CE单元，4个CE单元呈矩形分布于4个IO单元的内侧。
优选地，所述步骤S2中，所述电源单元、IO单元和CE单元之间的间隙大于两个引脚之间的间隙。
一种BGA芯片引脚二次排列封装结构，其包括有BGA芯片和二次排列连接片，所述二次排列连接片第一面的引脚与所述BGA芯片的引脚一一对齐，所述二次排列连接片第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片第二面的引脚位置重新排列，封装时，先将所述二次排列连接片贴合于与所述BGA芯片，并要求所述二次排列连接片第一面的引脚与所述BGA芯片的引脚一一连接，再将所述二次排列连接片与所述BGA芯片进行封装。
优选地，所述二次排列连接片第二面的引脚中，相同类型的引脚相邻设置。
优选地，所述二次排列连接片第二面的引脚包括有多个电源引脚、多个IO引脚和多个CE引脚，其中：多个电源引脚组成4个电源单元，4个电源单元呈矩形分布于所述二次排列连接片的4个边缘处；多个IO引脚组成4个IO单元，4个IO单元呈矩形分布于4个电源单元的内侧；多个CE引脚组成4个CE单元，4个CE单元呈矩形分布于4个IO单元的内侧。
优选地，所述电源单元、IO单元和CE单元之间的间隙大于两个引脚之间的间隙。
本发明公开的BGA芯片引脚二次排列封装方法中，根据所述BGA芯片的引脚分布，为其增设二次排列连接片，该二次排列连接片第一面的引脚于所述BGA芯片的引脚相互匹配，通过对二次排列连接片的第二面引脚的重新排列布局，可将第二面的引脚设置为易于焊接、抗干扰性能更强的布局结构，相比现有技术而言，本发明不仅能简化组装过程，避免出现虚焊情况，同时还可以提高PCB板的抗干扰能力，较好地满足了应用需求，因此适合在BGA芯片领域推广应用，并具有较好的应用前景。
附图说明
图1为BGA芯片的引脚分布图；
图2为二次排列连接片第二面的引脚分布图；
图3为本发明二次排列封装方法的流程图。
具体实施方式
下面结合附图和实施例对本发明作更加详细的描述。
本发明公开了一种BGA芯片引脚二次排列封装方法，结合图1至图3所示，其包括有如下步骤：
步骤S1，准备BGA芯片1；
步骤S2，根据所述BGA芯片1的引脚分布设计二次排列连接片2，所述二次排列连接片2第一面的引脚与所述BGA芯片1的引脚一一对齐，所述二次排列连接片2第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片2第二面的引脚位置重新排列；
步骤S3，将所述二次排列连接片2贴合于与所述BGA芯片1，并要求所述二次排列连接片2第一面的引脚与所述BGA芯片1的引脚一一连接；
步骤S4，将所述二次排列连接片2与所述BGA芯片1进行封装。
上述方法中，根据所述BGA芯片1的引脚分布，为其增设二次排列连接片2，该二次排列连接片2第一面的引脚于所述BGA芯片1的引脚相互匹配，通过对二次排列连接片2的第二面引脚的重新排列布局，可将第二面的引脚设置为易于焊接、抗干扰性能更强的布局结构，相比现有技术而言，本发明不仅能简化组装过程，避免出现虚焊情况，同时还可以提高PCB板的抗干扰能力，较好地满足了应用需求，因此适合在BGA芯片领域推广应用，并具有较好的应用前景。
作为一种优选方式，所述步骤S2中，所述二次排列连接片2第二面的引脚中，相同类型的引脚相邻设置。
进一步地：所述步骤S2中，所述二次排列连接片2第二面的引脚包括有多个电源引脚，多个电源引脚组成4个电源单元20，4个电源单元20呈矩形分布于所述二次排列连接片2的4个边缘处。
所述步骤S2中，所述二次排列连接片2第二面的引脚包括有多个IO引脚，多个IO引脚组成4个IO单元21，4个IO单元21呈矩形分布于4个电源单元20的内侧。
所述步骤S2中，所述二次排列连接片2第二面的引脚包括有多个CE引脚和多个NC引脚23(即空引脚)，多个CE引脚组成4个CE单元22，4个CE单元22呈矩形分布于4个IO单元21的内侧。
上述布局可使得相同类型的引脚相互临近，不仅有助于焊接、组装，而且也方便于故障检查、测试和维修等等工作。
为了提高PCB板的抗干扰能力，本实施例的所述步骤S2中，所述电源单元20、IO单元21和CE单元22之间的间隙大于两个引脚之间的间隙。
为了更好地描述本发明的技术方案，本发明还公开了一种BGA芯片引脚二次排列封装结构，结合图1和图2所示，其包括有BGA芯片1和二次排列连接片2，所述二次排列连接片2第一面的引脚与所述BGA芯片1的引脚一一对齐，所述二次排列连接片2第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片2第二面的引脚位置重新排列，封装时，先将所述二次排列连接片2贴合于与所述BGA芯片1，并要求所述二次排列连接片2第一面的引脚与所述BGA芯片1的引脚一一连接，再将所述二次排列连接片2与所述BGA芯片1进行封装。
本实施例中，所述二次排列连接片2第二面的引脚中，相同类型的引脚相邻设置。
作为一种优选方式所述二次排列连接片2第二面的引脚包括有多个电源引脚、多个IO引脚和多个CE引脚，其中：
多个电源引脚组成4个电源单元20，4个电源单元20呈矩形分布于所述二次排列连接片2的4个边缘处；
多个IO引脚组成4个IO单元21，4个IO单元21呈矩形分布于4个电源单元20的内侧；
多个CE引脚组成4个CE单元22，4个CE单元22呈矩形分布于4个IO单元21的内侧。
进一步地，所述电源单元20、IO单元21和CE单元22之间的间隙大于两个引脚之间的间隙。
本发明公开的BGA芯片引脚二次排列封装方法及封装结构，其相比现有技术而言的有益效果在于，本发明在原有的基础上为BGA芯片增设一个引脚分布重新布局的连接片并进行二次封装，不仅将同类型的引脚进行单元布局，而且使得引脚间距增加，从而提高了组装成品率。同时，在性能方面，其抗干扰能力取得大幅度增强，器件稳定性上也有显著提高，较好地满足了应用需求。
以上所述只是本发明较佳的实施例，并不用于限制本发明，凡在本发明的技术范围内所做的修改、等同替换或者改进等，均应包含在本发明所保护的范围内。

Claims (2)

1.一种BGA芯片引脚二次排列封装方法，其特征在于，包括有如下步骤：
步骤S1，准备BGA芯片(1)；
步骤S2，根据所述BGA芯片(1)的引脚分布设计二次排列连接片(2)，所述二次排列连接片(2)第一面的引脚与所述BGA芯片(1)的引脚一一对齐，所述二次排列连接片(2)第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片(2)第二面的引脚位置重新排列；
步骤S3，将所述二次排列连接片(2)贴合于与所述BGA芯片(1)，并要求所述二次排列连接片(2)第一面的引脚与所述BGA芯片(1)的引脚一一连接；
步骤S4，将所述二次排列连接片(2)与所述BGA芯片(1)进行封装；
所述步骤S2中，所述二次排列连接片(2)第二面的引脚中，相同类型的引脚相邻设置：所述二次排列连接片(2)第二面的引脚包括有多个电源引脚，多个电源引脚组成4个电源单元(20)，4个电源单元(20)呈矩形分布于所述二次排列连接片(2)的4个边缘处；所述二次排列连接片(2)第二面的引脚包括有多个IO引脚，多个IO引脚组成4个IO单元(21)，4个IO单元(21)呈矩形分布于4个电源单元(20)的内侧；所述二次排列连接片(2)第二面的引脚包括有多个CE引脚和多个NC引脚(23)，多个CE引脚组成4个CE单元(22)，4个CE单元(22)呈矩形分布于4个IO单元(21)的内侧；
所述步骤S2中，所述电源单元(20)、IO单元(21)和CE单元(22)之间的间隙大于两个引脚之间的间隙。
2.一种BGA芯片引脚二次排列封装结构，其特征在于，包括有BGA芯片(1)和二次排列连接片(2)，所述二次排列连接片(2)第一面的引脚与所述BGA芯片(1)的引脚一一对齐，所述二次排列连接片(2)第二面的引脚与第一面的引脚分别电性连接，且所述二次排列连接片(2)第二面的引脚位置重新排列，封装时，先将所述二次排列连接片(2)贴合于与所述BGA芯片(1)，并要求所述二次排列连接片(2)第一面的引脚与所述BGA芯片(1)的引脚一一连接，再将所述二次排列连接片(2)与所述BGA芯片(1)进行封装；
所述二次排列连接片(2)第二面的引脚中，相同类型的引脚相邻设置：所述二次排列连接片(2)第二面的引脚包括有多个电源引脚、多个IO引脚和多个CE引脚，其中，多个电源引脚组成4个电源单元(20)，4个电源单元(20)呈矩形分布于所述二次排列连接片(2)的4个边缘处；多个IO引脚组成4个IO单元(21)，4个IO单元(21)呈矩形分布于4个电源单元(20)的内侧；多个CE引脚组成4个CE单元(22)，4个CE单元(22)呈矩形分布于4个IO单元(21)的内侧；
所述电源单元(20)、IO单元(21)和CE单元(22)之间的间隙大于两个引脚之间的间隙。
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