JP2016188886A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体製造装置に備わる静電チャックから、不具合が生じることなくＳＯＩウェハを吸着させ、離脱させることのできる半導体装置およびその製造方法を提供する。
【解決手段】ＳＯＩウェハを構成する絶縁膜ＣＬ上に、半導体層ＳＬからなる矩形光導波路ＰＯ、光位相シフタＰＳおよび光変調器ＰＣを形成した後、ＳＯＩウェハの裏面に形成されていた裏面絶縁膜を除去する。さらに、平面視において、矩形光導波路ＰＯ、光位相シフタＰＳおよび光変調器ＰＣと重ならない位置に、絶縁膜ＣＬの上面から第１深さを有する複数の溝ＴＲを絶縁膜ＣＬに形成する。これにより、その後、半導体製造装置に備わる静電チャックにＳＯＩウェハを搭載しても、ＳＯＩウェハから電荷を逃がしやすくすることができるので、ＳＯＩウェハの裏面に電荷が溜まりにくくなる。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、例えばＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造に好適に利用できるものである。
ＳＯＩ層となる第一の半導体基板と指示基板となる第二の半導体基板を清浄な雰囲気下で密着させることで直接接合する技術が、特開平７−７４３２８号公報（特許文献１）に記載されている。ＳＯＩ層となる第一の半導体基板の酸化膜に溝を形成することにより、ＳＯＩ基板のそりを低減することができる。
ウェハの処理前にウェハ裏面酸化膜の厚さを検知し、その厚さに応じた一連の電圧シーケンス（離脱シーケンス）を印加する技術が、特開２０００−３１２５２号公報（特許文献２）に記載されている。この離脱シーケンスの印加により、ウェハの離脱がスムーズに行われる。
特開平７−７４３２８号公報 特開２０００−３１２５２号公報
半導体製造装置では、ウェハを吸着し、保持する方法の一つとして静電チャックが用いられている。静電チャックは、ウェハの全面吸着が可能であり、特に、大口径ウェハを保持する方法として用いられている。しかし、裏面絶縁膜を有するＳＯＩ基板からなるウェハ（以下、「ＳＯＩウェハ」と言う。）の場合、ＳＯＩウェハに残留する電荷に起因して、静電チャックの残留吸着力が減少せず、ＳＯＩウェハが静電チャックに張り付くことがある。このため、ＳＯＩウェハを静電チャックから離脱させる際に、ＳＯＩウェハの割れまたは搬送不良などの不具合が生じることがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体基板と、半導体基板の主面上に形成された第１絶縁膜と、第１絶縁膜上に形成された半導体層からなる光導波路と、光導波路を覆うように第１絶縁膜上に形成された第２絶縁膜と、を備えており、第１絶縁膜の上面から第１深さを有する溝が、平面視において光導波路と重ならない位置に形成されている。
一実施の形態による半導体装置の製造方法は、半導体基板、半導体基板の主面上に形成された第１絶縁膜、第１絶縁膜の上面上に形成された半導体層および半導体基板の裏面上に形成された裏面絶縁膜を有するＳＯＩ基板を準備する工程と、半導体層を加工して、半導体層からなる光導波路を形成する工程とを含む。さらに、裏面絶縁膜を除去する工程と、第１絶縁膜に、第１絶縁膜の上面から第１深さを有し、平面視において光導波路と重ならない位置に溝を形成する工程と、光導波路を覆うように、前記溝の内部を含む第１絶縁膜上に第２絶縁膜を形成する工程と、光導波路に達する接続孔を第２絶縁膜に形成する工程と、接続孔を介して半導体層と電気的に接続する配線を、第２絶縁膜上に形成する工程と、を含む。
一実施の形態によれば、半導体製造装置に備わる静電チャックから、不具合が生じることなくＳＯＩウェハを吸着させ、離脱させることができる。
実施の形態１による半導体装置の要部断面図である。 実施の形態１による半導体装置の製造工程を示す要部断面図である。 図２に続く、半導体装置の製造工程を示す要部断面図である。 図３に続く、半導体装置の製造工程を示す要部断面図である。 図４に続く、半導体装置の製造工程を示す要部断面図である。 図５に続く、半導体装置の製造工程を示す要部断面図である。 図６に続く、半導体装置の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程を示す要部断面図である。 実施の形態２による半導体装置の要部断面図である。 実施の形態３による半導体装置の要部断面図である。 実施の形態４による半導体装置の要部平面図である。 実施の形態４による半導体装置の変形例１の要部平面図である。 実施の形態４による半導体装置の変形例２の要部平面図である。 実施の形態４による半導体装置の変形例３の要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
近年、シリコンを材料とした光信号用の伝送線路を作製し、この光信号用の伝送線路により構成した光回路をプラットフォームとして、種々の光デバイスと電子デバイスとを集積することで光通信用モジュールを実現する技術、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。
以下に、本実施の形態１によるシリコンフォトニクス技術を用いた半導体装置の構造およびその製造方法について説明する。本実施の形態１では、ＳＯＩ基板上に集積された光信号用伝送線路部および光変調部を有する半導体装置を例示するが、これに限定されるものではない。また、本実施の形態１では、２層構造の多層配線を有する半導体装置を例示するが、これに限定されるものではない。
＜半導体装置の構造＞
本実施の形態１による半導体装置の構造を、図１を用いて説明する。図１は、本実施の形態１による半導体装置の要部断面図である。
１．光信号用伝送線路部
図１に示すように、光信号用伝送線路部には、種々の光信号用の伝送線路（光信号線とも言う。）ＯＴＬが形成されている。光信号用の伝送線路ＯＴＬは、単結晶シリコン（Ｓｉ）からなる半導体基板ＳＵＢ上に、絶縁膜（ＢＯＸ層、下層クラッド層とも言う。）ＣＬを介して形成されたシリコン（Ｓｉ）からなる半導体層（ＳＯＩ層とも言う。）ＳＬにより構成されている。絶縁膜ＣＬの厚さは、例えば１μｍ以上、好ましくは２〜３μｍ程度である。このように、絶縁膜ＣＬは相対的に厚く形成されているので、半導体基板ＳＵＢと半導体層ＳＬとの間の静電容量を小さく抑えることができる。半導体層ＳＬの厚さは、例えば１００〜３００ｎｍが適切な範囲と考えられるが（他の条件によってはこの範囲に限定されないことはもとよりである）、２００ｎｍを中心値とする範囲が最も好適と考えられる。
ここでは、光信号用の伝送線路ＯＴＬの一例として、矩形光導波路ＰＯ、および光の位相を変化させる光位相シフタＰＳについて説明する。矩形光導波路ＰＯおよび光位相シフタＰＳは、半導体基板ＳＵＢ上に、絶縁膜ＣＬを介して形成された半導体層ＳＬから構成される。
矩形光導波路ＰＯの半導体層ＳＬは、平板状に加工されており、紙面垂直方向（図１に示すｚ方向）に延在している。従って、矩形光導波路ＰＯ内に導入される光信号は、紙面垂直方向に進行する。矩形光導波路ＰＯの高さ（紙面上下方向（図１に示すｙ方向）の寸法）は、例えば２００ｎｍ程度である。矩形光導波路ＰＯには、不純物が導入されており、その不純物濃度は、例えば１０１５〜１０１９ｃｍ−３の範囲であり、代表的な値としては、例えば１０１５ｃｍ−３程度である。
光位相シフタＰＳの半導体層ＳＬは、リブ型に加工されている。半導体層ＳＬのうちの厚さが厚くなっている部分（リブ部）が光導波路（コア層とも言う。）ＷＯ１となっており、紙面垂直方向（図１に示すｚ方向）に延在している。従って、光導波路ＷＯ１内に導入される光信号は、紙面垂直方向に進行する。光導波路ＷＯ１の高さ（紙面上下方向（図１に示すｙ方向）の寸法）は、例えば２００ｎｍ程度、光導波路ＷＯ１の幅（紙面左右方向（図１に示すｘ方向）の寸法）は、例えば５００ｎｍ程度である。また、光導波路ＷＯ１には、不純物が導入されており、その不純物濃度は、例えば１０１５〜１０１９ｃｍ−３の範囲であり、代表的な値としては、例えば１０１５ｃｍ−３程度である。
光導波路ＷＯ１の両側の半導体層ＳＬの厚さは薄くなっている。この半導体層ＳＬのうちの厚さが薄くなっている部分の厚さは、例えば５０ｎｍ程度である。光導波路ＷＯ１の一方の側（紙面左側）における半導体層ＳＬには、ｐ型の不純物が導入されて、ｐ型の半導体ＰＲ１が形成されている。このｐ型の半導体ＰＲ１は、光導波路ＷＯ１と並行するように形成されている。また、光導波路ＷＯ１の他方の側（紙面右側）における半導体層ＳＬには、ｎ型の不純物が導入されて、ｎ型の半導体ＮＲ１が形成されている。このｎ型の半導体ＮＲ１は、光導波路ＷＯ１と並行するように形成されている。すなわち、ｐ型の半導体ＰＲ１とｎ型の半導体ＮＲ１との間の半導体層ＳＬが、光導波路ＷＯ１となっている。
上記構造に順方向バイアスを印加すると、光導波路ＷＯ１にキャリアが注入される。光導波路ＷＯ１にキャリアが注入されると、光導波路ＷＯ１においてキャリアプラズマ効果（光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象）が生じて、光導波路ＷＯ１における光の屈折率が変化する。光導波路ＷＯ１における光の屈折率が変化すると、光導波路ＷＯ１を進行する光の波長が変化するので、光導波路ＷＯ１を進行する過程で光の位相を変化させることができる。
光信号用の伝送線路ＯＴＬは、第１層間絶縁膜（上層クラッド層とも言う。）ＩＤ１、第２層間絶縁膜ＩＤ２および保護膜ＴＣにより覆われている。第１層間絶縁膜ＩＤ１および第２層間絶縁膜ＩＤ２は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さはそれぞれ、例えば１μｍ以上である。保護膜ＴＣは、例えば酸窒化シリコン（ＳｉＯＮ）からなる。光信号用伝送線路部には、後述の第１層目の配線Ｍ１および第２層目の配線Ｍ２は形成されていない。
２．光変調部
図１に示すように、光変調部には、電気信号を光信号に変える光変調器ＰＣが形成されている。光変調器ＰＣは、半導体基板ＳＵＢ上に、絶縁膜ＣＬを介して形成されたシリコン（Ｓｉ）からなる半導体層ＳＬにより構成されている。ここでは、一例としてｐｉｎ構造の光変調器ＰＣについて説明する。
ｐｉｎ構造の光変調器ＰＣは、前述の光信号用の伝送線路ＯＴＬと同様に、半導体基板ＳＵＢ上に、絶縁膜ＣＬを介して形成された半導体層ＳＬから構成される。
半導体層ＳＬからなる光導波路（コア層とも言う。）ＷＯ２は、紙面垂直方向（図１に示すｚ方向）に延在している。従って、光導波路ＷＯ２内に導入される光信号は、紙面垂直方向に進行する。光導波路ＷＯ２には不純物が導入されておらず、真性半導体、すなわちｉ（intrinsic）型の半導体により形成されている。
光導波路ＷＯ２の一方の側（紙面左側）における半導体層ＳＬには、ｐ型の不純物が導入されて、ｐ型の半導体ＰＲ２が形成されている。このｐ型の半導体ＰＲ２は、光導波路ＷＯ２と並行するように形成されている。また、光導波路ＷＯ２の他方の側（紙面右側）における半導体層ＳＬには、ｎ型の不純物が導入されて、ｎ型の半導体ＮＲ２が形成されている。このｎ型の半導体ＮＲ２は、光導波路ＷＯ２と並行するように形成されている。すなわち、ｐ型の半導体ＰＲ２とｎ型の半導体ＮＲ２との間の半導体層ＳＬが、真性半導体からなる光導波路ＷＯ２となっており、ｐｉｎ構造が形成されている。ｐ型の半導体ＰＲ２およびｎ型の半導体ＮＲ２にはそれぞれ電極（第１プラグＰＬ１）が接続されている。
電極に印加される電圧により、真性半導体からなる光導波路ＷＯ２内のキャリア密度が変化して、その領域の屈折率が変化する。これにより、光変調器ＰＣを伝搬する光に対する実効的な屈折率が変化して、光変調器ＰＣから出力される光の位相を変化させることができる。
光変調器ＰＣは、第１層間絶縁膜ＩＤ１に覆われており、第１層間絶縁膜ＩＤ１には、ｐ型の半導体ＰＲ２およびｎ型の半導体ＮＲ２にそれぞれ達する接続孔（コンタクト・ホールとも言う。）ＣＴ１が形成されている。接続孔ＣＴ１の内部にはタングステン（Ｗ）を主導電材料とする第１プラグ（埋め込み電極、埋め込みコンタクトとも言う。）ＰＬ１が形成されており、この第１プラグＰＬ１を介してｐ型の半導体ＰＲ２と第１層目の配線Ｍ１、ｎ型の半導体ＮＲ２と第１層目の配線Ｍ１とが電気的に接続されている。第１層目の配線Ｍ１は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウム−銅合金（Ａｌ−Ｃｕ合金）を主導電材料とし、その厚さは、例えば１μｍよりも薄い。
また、第１層目の配線Ｍ１は第２層間絶縁膜ＩＤ２に覆われており、第２層間絶縁膜ＩＤ２には、第１層目の配線Ｍ１に達する接続孔（ビア・ホールとも言う。）ＣＴ２が形成されている。接続孔ＣＴ２の内部にはタングステン（Ｗ）を主導電材料とする第２プラグ（埋め込み電極、埋め込みコンタクト）ＰＬ２が形成されており、この第２プラグＰＬ２を介して第１層目の配線Ｍ１と第２層目の配線Ｍ２とが電気的に接続されている。第２層目の配線Ｍ２は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウム−銅合金（Ａｌ−Ｃｕ合金）を主導電材料とする。
第２層目の配線Ｍ２は保護膜ＴＣにより覆われており、その一部を開口して、第２層目の配線Ｍ２の上面を露出させている。
＜半導体装置の構造の特徴および効果＞
さらに、図１に示すように、半導体基板ＳＵＢ上に形成された絶縁膜ＣＬには、複数の溝ＴＲが形成されている。溝ＴＲの深さは、１μｍ以上であるが、溝ＴＲは、絶縁膜ＣＬを貫通しておらず、半導体基板ＳＵＢには達していない。溝ＴＲの深さに応じて、絶縁膜ＣＬの圧縮応力が制御できることから、溝ＴＲの具体的な深さは、絶縁膜ＣＬの厚さまたは溝ＴＲの配置などから決定される。また、溝ＴＲの幅は、１μｍ以下で、そのアスペクト比は、１以上であることが望ましい。しかし、溝ＴＲの具体的な幅は、溝ＴＲの深さとアスペクト比との関係およびパターンレイアウトの制約などから決定される。
さらに、溝ＴＲには、その内部に、第１層間絶縁膜ＩＤ１が完全に埋め込まれておらず、空隙（ボイドとも言う。）ＶＯが形成されているものもある。しかし、溝ＴＲのアスペクト比を、１以上としていることから、溝ＴＲの上部は、第１層間絶縁膜ＩＤ１によって完全に塞がれており、第１層間絶縁膜ＩＤ１の上面まで空隙ＶＯは形成されないので、第１層間絶縁膜ＩＤ１の上面の平坦性は保たれる。
溝ＴＲは、光信号用伝送線路部に形成されるが、平面視において、光信号用の伝送線路ＯＴＬ（例えば矩形光導波路ＰＯまたは光位相シフタＰＳ）を構成する半導体層ＳＬとは重ならず、その半導体層ＳＬから離間して、その半導体層ＳＬの両側に形成されている。また、同様に、溝ＴＲは、光変調部に形成されるが、平面視において、光変調器ＰＣを構成する半導体層ＳＬとは重ならず、その半導体層ＳＬから離間して、その半導体層ＳＬの両側に形成されている。また、溝ＴＲは、平面視において、半導体層ＳＬと所定の距離を有して、半導体層ＳＬに並行して形成されている。なお、隣り合う２つの半導体層ＳＬが近接している場合は、それぞれの半導体層ＳＬの両側に溝ＴＲを形成せず、隣り合う２つの半導体層ＳＬで、１つの溝ＴＲを共有することもできる。
上記溝ＴＲを形成しない従来のＳＯＩウェハでは、ＳＯＩウェハのそりを防止するために、その裏面に絶縁膜を形成する必要がある。しかし、その裏面に絶縁膜を形成したＳＯＩウェハでは、その裏面に絶縁膜を形成しないＳＯＩウェハと比べると、静電チャックの吸着残留力がさらに大きくなる。ＳＯＩウェハの裏面に絶縁膜を形成しなければ、吸着残留力を減少させることはできるが、絶縁膜ＣＬの圧縮応力により、ＳＯＩウェハのそりが発生して、ＳＯＩウェハの静電チャック上での移動または搬送不良などの不具合が生じることがある。
しかし、本実施の形態１による半導体装置では、静電チャックを備えた半導体製造装置でＳＯＩウェハを処理する前に、ＳＯＩウェハの裏面の絶縁膜を除去することにより、静電チャックを備えた半導体製造装置を用いた場合でも、ＳＯＩウェハから電荷を逃がしやすくすることができる。これらのことから、ＳＯＩウェハの裏面に電荷が溜まりにくくなり、静電チャックの残留吸着力が減少して、ＳＯＩウェハの静電チャックへの張り付きを回避することができる。なお、その詳細については、後述の半導体装置の製造方法において説明する。
さらに、本実施の形態１では、ＳＯＩウェハの裏面の絶縁膜を除去した後に、静電チャックを備えた半導体製造装置を用いている。しかし、絶縁膜ＣＬには複数の溝ＴＲが形成されているので、絶縁膜ＣＬの圧縮応力が緩和して、ＳＯＩウェハのそりを低減することができる。これにより、ＳＯＩウェハの静電チャック上での移動または搬送不良などの不具合も回避することができる。
ところで、絶縁膜ＣＬの圧縮応力を緩和して、ＳＯＩウェハのそりを低減するには、溝ＴＲを半導体基板ＳＵＢに達するまで（絶縁膜ＣＬを貫通するまで）形成することが望ましい。しかし、ＳＯＩウェハの強度が低くなる、または深い溝ＴＲを形成するのに長い加工時間を要するなどの課題が新たに生じるため、溝ＴＲは、半導体基板ＳＵＢに達しない深さまで形成する。本実施の形態１では、溝ＴＲの底から半導体基板ＳＵＢの上面までの絶縁膜ＣＬの厚さは、０μｍより厚く、１μｍ以下とした。溝ＴＲの底から半導体基板ＳＵＢの上面までの絶縁膜ＣＬの厚さが、この範囲であれば、絶縁膜ＣＬの圧縮応力に起因するＳＯＩウェハのそりの問題は解消される。
＜半導体装置の製造方法＞
本実施の形態１による半導体装置の製造方法を、図２〜図８を用いて工程順に説明する。図２〜図８は、本実施の形態１による製造工程中の半導体装置の要部断面図である。
まず、図２に示すように、半導体基板ＳＵＢと、半導体基板ＳＵＢの主面上に形成された絶縁膜ＣＬと、絶縁膜ＣＬ上に形成された半導体層ＳＬと、半導体基板ＳＵＢの主面と反対側の面（裏面とも言う。）上に形成された裏面絶縁膜ＲＣＬと、からなるＳＯＩ（Silicon On Insulator）基板（この段階ではＳＯＩウェハと称する平面略円形の基板）を準備する。
半導体基板ＳＵＢは単結晶シリコン（Ｓｉ）からなる支持基板であり、絶縁膜ＣＬおよび裏面絶縁膜ＲＣＬは酸化シリコン（ＳｉＯ２）からなり、半導体層ＳＬはシリコン（Ｓｉ）からなる。半導体基板ＳＵＢの厚さは、例えば７５０μｍ程度である。絶縁膜ＣＬおよび裏面絶縁膜ＲＣＬの厚さは、例えば１μｍ以上、好ましくは２〜３μｍ程度である。半導体層ＳＬの厚さは、例えば１００〜３００ｎｍ程度、好ましくは２００ｎｍ程度である。
ＳＯＩ基板は、例えばＳＩＭＯＸ（Silicon Implanted Oxide）法、貼り合わせ法またはスマートカット（Smart-Cut）法などにより形成することができる。ＳＩＭＯＸ法では、例えばシリコン（Ｓｉ）からなる半導体基板の主面に高いエネルギーで酸素をイオン注入し、その後の熱処理でシリコン（Ｓｉ）と酸素（Ｏ）とを結合させて絶縁膜を形成することにより、ＳＯＩ基板は形成される。また、貼り合わせ法では、例えば上面に絶縁膜を形成したシリコン（Ｓｉ）からなる半導体基板と、もう１枚のシリコン（Ｓｉ）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側の半導体基板を研磨して薄膜化することで、ＳＯＩ基板は形成される。また、スマートカット法では、例えばシリコン（Ｓｉ）からなる半導体基板の主面に絶縁膜を形成した後、水素イオン注入を行い、もう１枚のシリコン（Ｓｉ）からなる半導体基板と接合する。その後、熱処置を行うことにより、水素脆化現象を利用して片方の半導体基板を剥離することで、ＳＯＩ基板は形成される。
次に、半導体層ＳＬ上にフォトレジストを塗布し、露光後、現像処理を行うことにより、フォトレジストをパターニングして第１レジストマスク（図示は省略）を形成する。続いて、第１レジストマスクをマスクとして、ドライエッチングにより光信号用伝送線路部の矩形光導波路用および光位相シフタ用の半導体層ＳＬ、並びに光変調部の光変調器用の半導体層ＳＬを矩形に加工する。その後、第１レジストマスクを除去する。
さらに、矩形に加工された半導体層ＳＬを覆うように絶縁膜ＣＬ上にフォトレジストを塗布し、露光後、現像処理を行うことにより、フォトレジストをパターニングして第２レジストマスク（図示は省略）を形成する。続いて、第２レジストマスクをマスクとして、ドライエッチングにより光信号用伝送線路部の光位相シフタ用の半導体層ＳＬの一部（ｐ型の半導体層ＰＲ１およびｎ型の半導体層ＮＲ１が形成される部分）を所定の厚さまで加工して、光信号用伝送線路部の光位相シフタ用のリブ型の半導体層ＳＬを形成する。その後、第２レジストマスクを除去する。
次に、光信号用伝送線路部の矩形光導波路用および光位相シフタ用の半導体層ＳＬにそれぞれ不純物を導入する。その不純物濃度は、例えば１０１５〜１０１９ｃｍ−３の範囲であり、代表的な値としては、例えば１０１５ｃｍ−３程度である。また、光位相シフタ用の半導体層ＳＬの一部（ｐ型の半導体ＰＲ１が形成される部分）にｐ型不純物を導入し、他の一部（ｎ型の半導体ＮＲ１が形成される部分）にｎ型不純物を導入する。
また、光変調部の光変調器用の半導体層ＳＬの一部（ｐ型の半導体ＰＲ２が形成される部分）にｐ型不純物を導入し、他の一部（ｎ型の半導体ＮＲ２が形成される部分）にｎ型不純物を導入する。
以上の工程により、光信号用伝送線路部に、矩形光導波路ＰＯ、並びに光導波路ＷＯ１、光導波路ＷＯ１を挟んで一方の側に位置するｐ型の半導体ＰＲ１および他方の側に位置するｎ型の半導体ＮＲ１からなるリブ型の光位相シフタＰＳが形成される。また、光変調部に、光導波路ＷＯ２、光導波路ＷＯ２を挟んで一方の側に位置するｐ型の半導体ＰＲ２および他方の側に位置するｎ型の半導体ＮＲ２からなる光変調器ＰＣが形成される。
次に、図３に示すように、半導体基板ＳＵＢの裏面に形成されている裏面絶縁膜ＲＣＬをウエットエッチングで除去する。
次に、図４に示すように、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを覆うように絶縁膜ＣＬ上にフォトレジストを塗布し、露光後、現像処理を行うことにより、フォトレジストをパターニングして第３レジストマスク（図示は省略）を形成する。続いて、第３レジストマスクをマスクとして、ドライエッチングにより絶縁膜ＣＬに複数の溝ＴＲを形成する。その後、第３レジストマスクを除去する。
溝ＴＲの深さは、１μｍ以上であるが、溝ＴＲは、半導体基板ＳＵＢには達していない。溝ＴＲの深さに応じて、絶縁膜ＣＬの圧縮応力が制御できることから、溝ＴＲの具体的な深さは、絶縁膜ＣＬの厚さまたは溝ＴＲの配置などから決定される。また、溝ＴＲの幅は、１μｍ以下で、そのアスペクト比は、１以上であることが望ましい。しかし、溝ＴＲの具体的な幅は、溝ＴＲの深さとアスペクト比との関係およびパターンレイアウトの制約などから決定される。
溝ＴＲは、光信号用伝送線路部に形成されるが、平面視において、矩形光導波路ＰＯおよび光位相シフタＰＳを構成する半導体層ＳＬとは重ならず、その半導体層ＳＬから離間して、その半導体層ＳＬの両側に形成されている。また、同様に、溝ＴＲは、光変調部に形成されるが、平面視において、光変調器ＰＣを構成する半導体層ＳＬとは重ならず、その半導体層ＳＬから離間して、その半導体層ＳＬの両側に形成されている。また、溝ＴＲは、平面視において、半導体層ＳＬと所定の距離を有して、半導体層ＳＬに並行して形成されている。なお、隣り合う２つの半導体層ＳＬが近接している場合は、それぞれの半導体層ＳＬの両側に溝ＴＲを形成せず、隣り合う２つの半導体層ＳＬで、１つの溝ＴＲを共有することもできる。
溝ＴＲは、半導体基板ＳＵＢを貫通して形成されていてもよい。これにより、ＳＯＩ基板の圧縮応力は０（ゼロ）となり、ＳＯＩ基板のそりは無くなる。但し、溝ＴＲが、半導体基板ＳＵＢを貫通すると、ＳＯＩ基板の強度が低くなる。また、深い溝ＴＲを形成するのに長い加工時間を要してしまう。このため、半導体基板ＳＵＢを貫通しない溝ＴＲを形成することが望ましい。例えば溝ＴＲの底から半導体基板ＳＵＢの上面までの絶縁膜ＣＬの厚さは、０μｍより厚く、１μｍ以下とすることが望ましい。溝ＴＲの底から半導体基板ＳＵＢの上面までの絶縁膜ＣＬの厚さが、この範囲であれば、ＳＯＩ基板のそりの問題は解消される。すなわち、裏面絶縁膜ＲＣＬを除去しても、ＳＯＩ基板の静電チャック上での移動または搬送不良などの不具合を生じない程度までＳＯＩ基板のそりを低減することができる。
本実施の形態１では、裏面絶縁膜ＲＣＬをウエットエッチングで除去した後、絶縁膜ＣＬに複数の溝ＴＲを形成したが、絶縁膜ＣＬに複数の溝ＴＲを形成した後、裏面絶縁膜ＲＣＬをウエットエッチングで除去してもよい。また、裏面絶縁膜ＲＣＬの除去は、これ以外の工程においても行うことができる。例えばＳＯＩ基板の静電チャックへの張り付きが生じやすい半導体製造装置を用いる工程、例えば後述するプラズマエッチング装置を用いた第１層目の配線Ｍ１を加工する工程の前までに、裏面絶縁膜ＲＣＬを除去すればよい。
次に、図５に示すように、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを覆うように絶縁膜ＣＬ上に第１層間絶縁膜ＩＤ１を形成する。第１層間絶縁膜ＩＤ１は、例えば平行平板型のプラズマＣＶＤ（Chemical Vapor Deposition）装置を用いて形成された酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１μｍ以上である。絶縁膜ＣＬに形成された溝ＴＲのアスペクト比は１以上であるので、溝ＴＲの内部を第１層間絶縁膜ＩＤ１で埋め込むことができる。ところで、溝ＴＲの内部は、第１層間絶縁膜ＩＤ１で完全に埋め込むことができず、溝ＴＲの内部に空隙ＶＯが形成される場合がある。しかし、溝ＴＲのアスペクト比を１以上としているので、空隙ＶＯが形成されたとしても、溝ＴＲの上部は第１層間絶縁膜ＩＤ１によって完全に塞ぐことができて、第１層間絶縁膜ＩＤ１の上面まで空隙ＶＯは形成されない。
次に、第１層間絶縁膜ＩＤ１の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法などにより、平坦化した後、第１層間絶縁膜ＩＤ１に、光変調器ＰＣのｐ型の半導体ＰＲ２およびｎ型の半導体ＮＲ２にそれぞれ達する接続孔ＣＴ１を形成する。続いて、接続孔ＣＴ１の内部を導電膜により埋め込み、この埋め込まれた導電膜からなる第１プラグＰＬ１を形成する。第１プラグＰＬ１は、例えばアルミニウム（Ａｌ）またはタングステン（Ｗ）などからなる。
次に、図６に示すように、第１層間絶縁膜ＩＤ１上に、例えばスパッタリング法などにより、金属膜ＭＬ、例えばアルミニウム（Ａｌ）膜を堆積する。
次に、金属膜ＭＬ上にフォトレジストを塗布し、露光後、現像処理を行うことにより、フォトレジストをパターニングして第４レジストマスクＲＰを形成する。
次に、図７に示すように、プラズマエッチング装置を用いて第４レジストマスクＲＰをマスクとして、ドライエッチングにより金属膜ＭＬを加工して、第１層目の配線Ｍ１を形成する。その後、第４レジストマスクＲＰを除去する。
プラズマエッチング装置では、そのステージへのＳＯＩ基板の固定に、静電チャックを用いている。静電チャックは、導体金属の電極板に所望の厚さの所望の誘電体を付したもので、静電チャックの上にＳＯＩ基板を置き、ＳＯＩ基板と電極板との間に電圧を印加することにより、静電力が発生し、ＳＯＩ基板をステージに吸着、保持、固定することができるものである。
ところで、前述したように、ＳＯＩ基板の場合、ＳＯＩ基板に残留する電荷に起因して、静電チャックの残留吸着力が減少せず、ＳＯＩ基板が静電チャックに張り付くことがある。このため、ＳＯＩ基板を静電チャックから離脱させる際に、ＳＯＩ基板の割れまたは搬送不良などの不具合が生じる。特に、ＳＯＩ基板の場合、その裏面に絶縁膜（例えば裏面絶縁膜ＲＣＬ）が形成されていると、残留吸着力が大きくなる。
しかし、本実施の形態１では、ＳＯＩ基板を構成する絶縁膜ＣＬに複数の溝ＴＲを形成していること、およびＳＯＩ基板の裏面に形成されていた裏面絶縁膜ＲＣＬを除去していることから、ＳＯＩ基板から電荷を逃がしやすくすることができる。従って、ＳＯＩ基板の裏面に電荷が溜まりにくくなり、静電チャックの残留吸着力が減少して、ＳＯＩ基板の静電チャックへの張り付きを回避することができる。これにより、ＳＯＩ基板を静電チャックから離脱させる際に、ＳＯＩ基板の割れまたは搬送不良などの不具合が生じにくくなる。
次に、図８に示すように、第１層目の配線Ｍ１を覆うように第１層間絶縁膜ＩＤ１上に第２層間絶縁膜ＩＤ２を形成する。第２層間絶縁膜ＩＤ２は、例えば平行平板型のプラズマＣＶＤ装置を用いて形成された酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１μｍ以上である。
次に、第２層間絶縁膜ＩＤ２の上面を、例えばＣＭＰ法などにより、平坦化した後、第２層間絶縁膜ＩＤ２に、第１層目の配線Ｍ１に達する接続孔ＣＴ２を形成する。続いて、接続孔ＣＴ２の内部を導電膜により埋め込み、この埋め込まれた導電膜からなる第２プラグＰＬ２を形成する。第２プラグＰＬ２は、例えばアルミニウム（Ａｌ）またはタングステン（Ｗ）などからなる。
次に、第２層間絶縁膜ＩＤ２上に、例えばスパッタリング法などにより、金属膜（図示は省略）、例えばアルミニウム（Ａｌ）膜を堆積した後、プラズマエッチング装置を用いてレジストマスクをマスクとして、ドライエッチングにより金属膜を加工することにより、第２層目の配線Ｍ２を形成する。
第２層目の配線Ｍ２の形成に適用するプラズマエッチング装置でも、そのステージへのＳＯＩ基板の固定に、静電チャックを用いている。しかし、前述のプラズマエッチング装置と同様に、ＳＯＩ基板の裏面に電荷が溜まりにくくなり、静電チャックの残留吸着力が減少して、ＳＯＩ基板の静電チャックへの張り付きを回避することができる。これにより、ＳＯＩ基板を静電チャックから離脱させる際に、ＳＯＩ基板の割れまたは搬送不良などの不具合が生じにくくなる。
その後、図１に示したように、第２層目の配線Ｍ２を覆うように、保護膜ＴＣを形成した後、保護膜ＴＣを加工して、第２層目の配線Ｍ２の上面を露出させる。これにより、本実施の形態１による半導体装置が略完成する。
このように、本実施の形態１によれば、静電チャックを備える半導体製造装置を用いても、ＳＯＩウェハから電荷を逃がしやすくすることができるので、ＳＯＩウェハの裏面に電荷が溜まりにくくなり、静電チャックの残留吸着力が減少して、ＳＯＩウェハの静電チャックへの張り付きを回避することができる。これにより、ＳＯＩウェハを静電チャックから離脱させる際に、ＳＯＩウェハの割れまたは搬送不良などの不具合が生じにくくなる。
（実施の形態２）
本実施の形態２によるシリコンフォトニクス技術を用いた半導体装置の構造について、図９を用いて説明する。図９は、本実施の形態２による半導体装置の要部断面図である。
本実施の形態２が前述の実施の形態１と相違する点は、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを覆う第１層間絶縁膜ＩＤ１ａである。すなわち、前述の実施の形態１では、例えばプラズマＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）からなる第１層間絶縁膜ＩＤ１を用いたが、本実施の形態２では、被覆性の優れた酸化シリコン（ＳｉＯ２）からなる第１層間絶縁膜ＩＤ１ａを用いる。本実施の形態２による第１層間絶縁膜ＩＤ１ａは、例えばＳＡＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition：準常圧ＣＶＤ）法により形成される、ＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いた酸化シリコン（ＳｉＯ２）からなる。
本実施の形態２による半導体装置は、第１層間絶縁膜以外の構成は、前述した実施の形態１による半導体装置とほぼ同様であるので、以下、相違点を中心に説明する。
図９に示すように、前述の実施の形態１に示した半導体装置と同様に、半導体基板ＳＵＢ上に形成された絶縁膜ＣＬには、複数の溝ＴＲが形成されている。溝ＴＲの深さは、１μｍ以上であるが、溝ＴＲは、絶縁膜ＣＬを貫通しておらず、半導体基板ＳＵＢには達していない。溝ＴＲの深さに応じて、絶縁膜ＣＬの圧縮応力が制御できることから、溝ＴＲの具体的な深さは、絶縁膜ＣＬの厚さまたは溝ＴＲの配置などから決定される。また、溝ＴＲの幅は、１μｍ以下で、そのアスペクト比は、１以上であることが望ましい。しかし、溝ＴＲの具体的な幅は、溝ＴＲの深さとアスペクト比との関係およびパターンレイアウトの制約などから決定される。
前述の実施の形態１と同様に、絶縁膜ＣＬに複数の溝ＴＲが形成されていること、およびＳＯＩウェハの裏面に絶縁膜を形成していないことにより、静電チャックを備えた半導体製造装置を用いた場合でも、ＳＯＩウェハから電荷を逃がしやすくすることができる。従って、ＳＯＩウェハの裏面に電荷が溜まりにくくなり、静電チャックの残留吸着力が減少して、ＳＯＩウェハの静電チャックへの張り付きを回避することができる。
さらに、溝ＴＲには、その内部に、被覆性に優れた第１層間絶縁膜ＩＤ１ａが埋め込まれており、空隙はほとんど形成されておらず、第１層間絶縁膜ＩＤ１ａの上面の平坦性は保たれる。第１層間絶縁膜ＩＤ１ａは、例えばＳＡＣＶＤ法により形成される、ＴＥＯＳとオゾンとをソースガスに用いた酸化シリコン（ＳｉＯ２）からなる（以下、「ＴＥＯＳ酸化膜」と言う。）。このＴＥＯＳ酸化膜は被覆性に優れ、また、溝ＴＲの内部でのＴＥＯＳ酸化膜は引張応力を示す。絶縁膜ＣＬは圧縮応力を示し、ＴＥＯＳ酸化膜は引張応力を示すので、全体のＳＯＩウェハのそりは相殺される方向になり、ＳＯＩウェハのそりは低減する。
また、前述の実施の形態１と異なり、溝ＴＲの内部には、空隙はほとんど形成されない。従って、空隙が形成されることにより懸念される、空隙に起因した光の乱反射を防止することができる。
ＴＥＯＳ酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたＳＡＣＶＤ法により形成される。４５０〜５５０℃の温度範囲、５００〜８００Ｔｏｒｒの圧力範囲で気相反応を行うことにより、式（１）に示す反応式によって、酸化シリコン（ＳｉＯ２）を成長させることができる。これにより、ＴＥＯＳ酸化膜を形成することができる。
Ｓｉ（ＯＣ２Ｈ５）４＋８Ｏ３→ＳｉＯ２＋１０Ｈ２Ｏ＋８ＣＯ２ 式（１）
なお、本実施の形態２では、被覆性に優れた絶縁膜として、ＴＥＯＳ酸化膜を例示したが、これに限定されるものではない。
また、本実施の形態２では、半導体基板ＳＵＢの裏面に形成された裏面絶縁膜の除去については説明していないが、前述の実施の形態１と同様に行うことができる。すなわち、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを形成した後で、かつ、ＳＯＩウェハの静電チャックへの張り付きが生じやすい半導体製造装置を用いる工程、例えばプラズマエッチング装置を用いた第１層目の配線Ｍ１を加工する工程の前までに、裏面絶縁膜を除去すればよい。
このように、本実施の形態２によれば、前述の実施の形態１とほぼ同様の効果を得ることができる。
（実施の形態３）
本実施の形態３によるシリコンフォトニクス技術を用いた半導体装置の構造について、図１０を用いて説明する。図１０は、本実施の形態３による半導体装置の要部断面図である。
本実施の形態３が前述の実施の形態１と相違する点は、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを覆う第１層間絶縁膜ＩＤ１ｂである。すなわち、前述の実施の形態１では、１層の絶縁膜からなる第１層間絶縁膜ＩＤ１を用いたが、本実施の形態３では、少なくとも２層の絶縁膜からなる第１層間絶縁膜ＩＤ１ｂを用いる。
本実施の形態３による半導体装置は、第１層間絶縁膜以外の構成は、前述した実施の形態１による半導体装置とほぼ同様であるので、以下、相違点を中心に説明する。
図１０に示すように、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを覆う第１層間絶縁膜ＩＤ１ｂは、下層の絶縁膜Ｉｄと上層の絶縁膜Ｉｕとから構成される。下層の絶縁膜Ｉｄは、絶縁膜ＣＬ上に形成された半導体層ＳＬを覆うように形成されている。下層の絶縁膜Ｉｄの厚さは、例えば１μｍ程度である。
そして、この下層の絶縁膜Ｉｄと絶縁膜ＣＬに連続して、複数の溝ＴＲが形成されている。溝ＴＲの深さは、１μｍ以上であるが、溝ＴＲは、絶縁膜ＣＬを貫通しておらず、半導体基板ＳＵＢには達していない。溝ＴＲの深さに応じて、絶縁膜ＣＬの圧縮応力が制御できることから、溝ＴＲの具体的な深さは、絶縁膜ＣＬの厚さまたは溝ＴＲの配置などから決定される。また、溝ＴＲの幅は、１μｍ以下で、そのアスペクト比は、１以上であることが望ましい。しかし、溝ＴＲの具体的な幅は、溝ＴＲの深さとアスペクト比との関係およびパターンレイアウトの制約などから決定される。
前述の実施の形態１と同様に、絶縁膜ＣＬに複数の溝ＴＲが形成されていること、およびＳＯＩウェハの裏面に絶縁膜を形成していないことにより、静電チャックを備えた半導体製造装置を用いた場合でも、ＳＯＩウェハから電荷を逃がしやすくすることができる。従って、ＳＯＩウェハの裏面に電荷が溜まりにくくなり、静電チャックの残留吸着力が減少して、ＳＯＩウェハの静電チャックへの張り付きを回避することができる。
上層の絶縁膜Ｉｕは、下層の絶縁膜Ｉｄを覆うように形成されている。上層の絶縁膜Ｉｕは、例えば平行平板型のプラズマＣＶＤ装置を用いて形成された酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１μｍ以上である。下層の絶縁膜Ｉｄの厚さと上層の絶縁膜Ｉｕの厚さとの合計の厚さが、例えば２μｍ以上となるように、これらの厚さは設定される。絶縁膜ＣＬおよび下層の絶縁膜Ｉｄに形成された溝ＴＲのアスペクト比は１以上であるので、溝ＴＲの内部を上層の絶縁膜Ｉｕで埋め込むことができる。ところで、溝ＴＲの内部は、上層の絶縁膜Ｉｕで完全に埋め込むことができず、溝ＴＲの内部に空隙ＶＯが形成される場合がある。しかし、溝ＴＲのアスペクト比を１以上としているので、空隙ＶＯが形成されたとしても、溝ＴＲの上部は上層の絶縁膜Ｉｕによって完全に塞ぐことができて、上層の絶縁膜Ｉｕの上面まで空隙ＶＯは形成されない。
また、この空隙ＶＯは、絶縁膜ＣＬに形成された溝ＴＲの内部に形成されていることが必要となる。空隙ＶＯが、絶縁膜ＣＬに形成された溝ＴＲの内部に形成されることにより、絶縁膜ＣＬの圧縮応力を緩和することができるからである。
前述の実施の形態１では、レジストマスクを用いたドライエッチングにより絶縁膜ＣＬに複数の溝ＴＲを形成するが、その後、例えばアッシング処理によるレジストマスクの除去および洗浄処理を行う。この際、半導体層ＳＬの表面もアッシング処理および洗浄処理が行われるため、半導体層ＳＬの露出する表面が粗くなり、光学特性が劣化する懸念がある。
しかし、本実施の形態３では、レジストマスクを用いたドライエッチングにより絶縁膜ＣＬおよび下層の絶縁膜Ｉｄに複数の溝ＴＲを形成するが、この際、半導体層ＳＬの表面は、下層の絶縁膜Ｉｄにより覆われているので、例えばアッシング処理および洗浄処理が行われても、半導体層ＳＬの表面が粗くなることがなく、光学特性の劣化は生じない。
なお、本実施の形態３では、上層の絶縁膜Ｉｕは、プラズマＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）からなるとしたが、これに限定されるものではない。例えば前述の実施の形態２で説明した、被覆性に優れた絶縁膜、例えばＴＥＯＳ酸化膜を用いてもよい。
また、本実施の形態３では、半導体基板ＳＵＢの裏面に形成された裏面絶縁膜の除去については説明していないが、前述の実施の形態１と同様に行うことができる。すなわち、光信号用伝送線路部の矩形光導波路ＰＯおよび光位相シフタＰＳ、並びに光変調部の光変調器ＰＣを形成した後で、かつ、ＳＯＩウェハの静電チャックへの張り付きが生じやすい半導体製造装置を用いる工程、例えばプラズマエッチング装置を用いた第１層目の配線Ｍ１を加工する工程の前までに、裏面絶縁膜を除去すればよい。
このように、本実施の形態３によれば、前述の実施の形態１および２とほぼ同様の効果を得ることができる。さらに、これに加えて、半導体装置の製造過程において、半導体層ＳＬの表面が粗くなるのを回避することができるので、半導体装置の光学特性の劣化を抑えることができる。
（実施の形態４）
本実施の形態４によるシリコンフォトニクス技術を用いた半導体装置の構造について、図１１〜図１４を用いて説明する。図１１は、本実施の形態４による半導体装置の要部平面図である。図１２は、本実施の形態４による半導体装置の変形例１の要部平面図である。図１３は、本実施の形態４による半導体装置の変形例２の要部平面図である。図１４は、本実施の形態４による半導体装置の変形例３の要部平面図である。なお、図１１〜図１４では、複数の溝の配置が明確になると思われるため、ＳＯＩウェハに形成される半導体チップを拡大して示している。
前述の実施の形態１、２および３では、溝ＴＲは、半導体チップ内の光信号用伝送線路部および光変調部に形成されている。すなわち、平面視において、矩形光導波路ＰＯ、光位相シフタＰＳおよび光変調器ＰＣを構成する半導体層ＳＬとは重ならず、その半導体層ＳＬから離間して、その半導体層ＳＬの両側に形成されている。
しかし、溝ＴＲは、半導体チップ内のみでなく、スクライブ領域（スクライブライン、ダイシング領域とも言う。）にも形成することができる。また、複数の溝ＴＲの配置も種々変更することができる。スクライブ領域は、ＳＯＩウェハから個々の半導体チップに切り分けるために、隣り合う半導体チップ間に設けられた領域であり、例えば１００μｍ以下の幅を有する。
図１１に示すように、平面視において、ＳＯＩウェハＳＷの主面にＸ方向、およびＸ方向と直交するＹ方向に延在して形成されたスクライブ領域ＳＲに沿って、線状の溝ＴＲが形成されている。溝ＴＲは、線状に限定されるものではなく、例えば図１２に示すように、平面視において、一定の間隔で複数の溝ＴＲを形成した、破線状の溝ＴＲであってもよい。
また、図１３に示すように、平面視において、ＳＯＩウェハＳＷに形成されたスクライブ領域ＳＲに沿って、破線状の溝ＴＲを形成し、さらに、半導体チップＳＣ内に、破線状の溝ＴＲを形成してもよい。
また、図１４に示すように、平面視において、個々の半導体チップの外周を囲むように、溝ＴＲをスクライブ領域ＳＲに形成してもよい。この場合は、隣り合う半導体チップの間のスクライブ領域ＳＲには、２つの溝ＴＲが並行して形成される。
なお、ここでの説明は省略したが、本実施の形態４による溝ＴＲの断面形状は、前述の実施の形態１、２または３とほぼ同様である。
このように、本実施の形態４によれば、溝ＴＲをスクライブ領域ＳＲに形成しても、前述の実施の形態１、２および３とほぼ同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、静電チャックを備える半導体製造装置として、プラズマエッチング装置およびプラズマＣＶＤ装置を例示したが、これに限定されるものではない。例えばイオン注入装置など、静電チャックを備えるいかなる半導体製造装置を用いる場合にも適用することができる。
ＣＬ 絶縁膜（ＢＯＸ層、下層クラッド層）
ＣＴ１ 接続孔（コンタクト・ホール）
ＣＴ２ 接続孔（ビア・ホール）
Ｉｄ 下層の絶縁膜
ＩＤ１，ＩＤ１ａ，ＩＤ１ｂ 第１層間絶縁膜（上層クラッド層）
ＩＤ２ 第２層間絶縁膜
Ｉｕ 上層の絶縁膜
Ｍ１ 第１層目の配線
Ｍ２ 第２層目の配線
ＭＬ 金属膜
ＮＲ１，ＮＲ２ ｎ型の半導体
ＯＴＬ 光信号用の伝送線路（光信号線）
ＰＣ 光変調器
ＰＬ１ 第１プラグ（埋め込み電極、埋め込みコンタクト）
ＰＬ２ 第２プラグ（埋め込み電極、埋め込みコンタクト）
ＰＯ 矩形光導波路
ＰＲ１，ＰＲ２ ｐ型の半導体
ＰＳ 光位相シフタ
ＲＣＬ 裏面絶縁膜
ＲＰ 第４レジストマスク
ＳＣ 半導体チップ
ＳＬ 半導体層（ＳＯＩ層）
ＳＲ スクライブ領域
ＳＵＢ 半導体基板
ＳＷ ＳＯＩウェハ
ＴＲ 溝
ＴＣ 保護膜
ＶＯ 空隙（ボイド）
ＷＯ１，ＷＯ２ 光導波路（コア層）

Claims (17)

  1. 半導体基板と、
    前記半導体基板の主面上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された半導体層からなる光導波路と、
    前記光導波路を覆うように前記第１絶縁膜上に形成された第２絶縁膜と、
    を備え、
    前記第１絶縁膜に、前記第１絶縁膜の上面から第１深さを有する溝が、平面視において前記光導波路と重ならない位置に形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記溝のアスペクト比は、１以上である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記溝は、前記第１絶縁膜を貫通しない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記溝の内部に埋め込まれた前記第２絶縁膜に、空隙が形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記溝は、前記光導波路と互いに離間して、前記光導波路と並行して形成されている、半導体装置。
  6. （ａ）半導体基板と、前記半導体基板の主面上に形成された第１絶縁膜と、前記第１絶縁膜の上面上に形成された半導体層と、前記半導体基板の前記主面と反対側の裏面上に形成された裏面絶縁膜と、を有するＳＯＩ基板を準備する工程、
    （ｂ）前記半導体層を加工して、前記半導体層からなる光導波路を素子形成領域に形成する工程、
    （ｃ）前記第１絶縁膜に、前記第１絶縁膜の上面から第１深さを有する溝を、平面視において前記光導波路と重ならない位置に形成する工程、
    （ｄ）前記光導波路を覆うように、前記溝の内部を含む前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｅ）前記光導波路に達する接続孔を前記第２絶縁膜に形成する工程、
    （ｆ）前記接続孔を介して前記半導体層と電気的に接続する配線を、前記第２絶縁膜上に形成する工程、
    を含み、
    前記（ｂ）工程の後で、かつ、前記（ｆ）工程の前に、
    （ｇ）前記裏面絶縁膜を除去する工程、
    を含む、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造法方法において、
    前記溝のアスペクト比は、１以上である、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記溝は、前記第１絶縁膜を貫通しない、半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、
    前記溝の内部に埋め込まれた前記第２絶縁膜には、空隙が形成される、半導体装置の製造方法。
  10. 請求項６記載の半導体装置の製造方法において、
    前記溝は、前記光導波路と互いに離間して、前記光導波路と並行して前記素子形成領域に形成される、半導体装置の製造方法。
  11. 請求項６記載の半導体装置の製造法方法において、
    前記溝は、前記素子形成領域の周囲に設けられたスクライブ領域に形成される、半導体装置の製造方法。
  12. （ａ）半導体基板と、前記半導体基板の主面上に形成された第１絶縁膜と、前記第１絶縁膜の上面上に形成された半導体層と、前記半導体基板の前記主面と反対側の裏面上に形成された裏面絶縁膜と、を有するＳＯＩ基板を準備する工程、
    （ｂ）前記半導体層を加工して、前記半導体層からなる光導波路を素子形成領域に形成する工程、
    （ｃ）前記光導波路を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜および前記第２絶縁膜に、前記第２絶縁膜の上面から第１深さを有する溝を、平面視において前記光導波路と重ならない位置に形成する工程、
    （ｅ）前記溝の内部を含む前記第２絶縁膜上に第３絶縁膜を形成する工程、
    （ｆ）前記光導波路に達する接続孔を前記第２絶縁膜および前記第３絶縁膜に形成する工程、
    （ｇ）前記接続孔を介して前記半導体層と電気的に接続する配線を、前記第３絶縁膜上に形成する工程、
    を含み、
    前記（ｂ）工程の後で、かつ、前記（ｇ）工程の前に、
    （ｈ）前記裏面絶縁膜を除去する工程、
    を含む、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造法方法において、
    前記溝のアスペクト比は、１以上である、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記溝は、前記第１絶縁膜を貫通しない、半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、
    前記溝の内部に埋め込まれた前記第３絶縁膜には、空隙が形成される、半導体装置の製造方法。
  16. 請求項１２記載の半導体装置の製造方法において、
    前記溝は、前記光導波路と互いに離間して、前記光導波路と並行して前記素子形成領域に形成される、半導体装置の製造方法。
  17. 請求項１２記載の半導体装置の製造法方法において、
    前記溝は、前記素子形成領域の周囲に設けられたスクライブ領域に形成される、半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10175422B2 (en) * 2017-04-10 2019-01-08 Alcatel-Lucent Usa Inc. Modular optical device and modules therefor
JP2019109447A (ja) * 2017-12-20 2019-07-04 ルネサスエレクトロニクス株式会社 半導体装置
US10816724B2 (en) * 2018-04-05 2020-10-27 The Research Foundation For The State University Of New York Fabricating photonics structure light signal transmission regions
CN111562687B (zh) * 2020-05-22 2023-06-13 联合微电子中心有限责任公司 制作半导体器件的方法、半导体器件和半导体集成电路
CN111580289B (zh) * 2020-05-22 2023-07-18 联合微电子中心有限责任公司 制作半导体器件的方法、半导体器件和半导体集成电路
CN111562688B (zh) * 2020-05-22 2023-01-06 联合微电子中心有限责任公司 制作半导体器件的方法、半导体器件和半导体集成电路
GB202212686D0 (en) * 2022-08-31 2022-10-12 Smart Photonics Holding B V Method of providing a wafer

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838870A (en) * 1997-02-28 1998-11-17 The United States Of America As Represented By The Secretary Of The Air Force Nanometer-scale silicon-on-insulator photonic componets
JP2005026404A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体装置の製造方法および製造装置
JP2007165393A (ja) * 2005-12-09 2007-06-28 Sumitomo Electric Ind Ltd 半導体光素子
JP2009139474A (ja) * 2007-12-04 2009-06-25 Ntt Electornics Corp 光導波回路チップ
JP2010266731A (ja) * 2009-05-15 2010-11-25 Nippon Telegr & Teleph Corp <Ntt> 可変光減衰器
US20130015546A1 (en) * 2011-07-12 2013-01-17 Samsung Electronics Co., Ltd. Multi-layer photoelectric integrated circuit device with overlapping devices
US20130233824A1 (en) * 2012-01-01 2013-09-12 Acacia Communications Inc. Low-loss, wide-band grating coupler and method of making same
US20140264723A1 (en) * 2011-10-28 2014-09-18 Di Liang Devices including a diamond layer
US20140321802A1 (en) * 2013-04-29 2014-10-30 International Business Machines Corporation Vertically curved waveguide
JP2015025953A (ja) * 2013-07-26 2015-02-05 日立化成株式会社 光ファイバコネクタ及びその製造方法、光ファイバケーブル

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774328A (ja) 1993-09-06 1995-03-17 Toshiba Corp Ｓｏｉ基板
JP2000031252A (ja) 1998-07-08 2000-01-28 Mitsubishi Electric Corp 静電チャックを備えた半導体製造装置および静電チャックからのウエハ離脱方法
JP2003332676A (ja) * 2002-05-08 2003-11-21 Mitsubishi Electric Corp 半導体光装置
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US8106379B2 (en) * 2006-04-26 2012-01-31 The Regents Of The University Of California Hybrid silicon evanescent photodetectors
US7989322B2 (en) * 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US20120287959A1 (en) * 2010-03-08 2012-11-15 Kazuki Tani Germanium light-emitting element
JP2013077797A (ja) * 2011-09-16 2013-04-25 Mitsubishi Electric Corp 半導体レーザおよびその製造方法
JP6087107B2 (ja) * 2012-10-29 2017-03-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9206526B2 (en) * 2013-05-23 2015-12-08 Stmicroelectronics, Inc. Method for the formation of nano-scale on-chip optical waveguide structures
FR3015114B1 (fr) * 2013-12-13 2016-01-01 Commissariat Energie Atomique Procede de fabrication d'un photo-detecteur
JP2015130442A (ja) * 2014-01-08 2015-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6021118B2 (ja) * 2014-03-27 2016-11-02 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 光デバイスおよびその製造方法
US9882061B2 (en) * 2015-03-17 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016180860A (ja) * 2015-03-24 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838870A (en) * 1997-02-28 1998-11-17 The United States Of America As Represented By The Secretary Of The Air Force Nanometer-scale silicon-on-insulator photonic componets
JP2005026404A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体装置の製造方法および製造装置
JP2007165393A (ja) * 2005-12-09 2007-06-28 Sumitomo Electric Ind Ltd 半導体光素子
JP2009139474A (ja) * 2007-12-04 2009-06-25 Ntt Electornics Corp 光導波回路チップ
JP2010266731A (ja) * 2009-05-15 2010-11-25 Nippon Telegr & Teleph Corp <Ntt> 可変光減衰器
US20130015546A1 (en) * 2011-07-12 2013-01-17 Samsung Electronics Co., Ltd. Multi-layer photoelectric integrated circuit device with overlapping devices
US20140264723A1 (en) * 2011-10-28 2014-09-18 Di Liang Devices including a diamond layer
US20130233824A1 (en) * 2012-01-01 2013-09-12 Acacia Communications Inc. Low-loss, wide-band grating coupler and method of making same
US20140321802A1 (en) * 2013-04-29 2014-10-30 International Business Machines Corporation Vertically curved waveguide
JP2015025953A (ja) * 2013-07-26 2015-02-05 日立化成株式会社 光ファイバコネクタ及びその製造方法、光ファイバケーブル

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