JP2016027632A - 撮像装置及び電子機器 - Google Patents

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Abstract

【課題】生産性が良好でダイナミックレンジが向上した撮像装置を提供する。【解決手段】ｐ型半導体、ｎ型半導体、及びｉ型半導体を有する光電変換素子と、画素駆動回路と、を含む画素を有する撮像装置であって、平面視において、画素駆動回路を構成する金属材料及び半導体材料の、いずれとも重ならないｉ型半導体の面積の合計を、ｉ型半導体全体の面積の、好ましくは６５％以上、より好ましくは８０％以上、さらに好ましくは９０％以上とする。複数の光電変換素子を同一の半導体層中に設けることで、それぞれの光電変換素子を分離するための工程を削減できる。複数の光電変換素子が有するそれぞれのｉ型半導体層は、ｐ型半導体またはｎ型半導体により分離される。【選択図】図１７

Description

本発明の一態様は、撮像装置に関する。具体的には、フォトセンサを有する複数の画素が設けられた撮像装置に関する。更には、当該撮像装置を有する電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。例えば、本発明の一態様は、物、方法、もしくは製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、もしくは組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、記憶装置、プロセッサそれらの駆動方法またはそれらの製造方法に関する。
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や半導体回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、撮像装置、および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、および電子機器なども半導体装置を有する場合がある。
撮像装置は、携帯電話に標準的に組み込まれており、普及が進んでいる（例えば、特許文献１）。特に、ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに対して、低価格、高解像度、低消費電力などの特徴があり、近年の撮像装置の多くはＣＭＯＳイメージセンサで構成されている。
米国特許第７０４６２８２号
ＣＭＯＳイメージセンサを用いた撮像装置では、様々な環境下での撮像を可能にするために、ダイナミックレンジの向上が求められている。
また、撮像装置の性能を評価する上で、低消費電力であることも求められる重要な性能の一つである。特に、携帯電話などの携帯型の電子機器だと、撮像装置の消費電力が多いと、連続使用時間が短くなってしまう。
本発明の一態様は、ダイナミックレンジが向上した撮像装置などを提供することを課題の一とする。または、本発明の一態様は、撮像された画像の品質が良好な撮像装置などを提供することを課題の一とする。または、本発明の一態様は、消費電力の少ない撮像装置などを提供することを課題の一とする。または、本発明の一態様は、生産性の良好な撮像装置などを提供することを課題の一とする。または、本発明の一態様は、新規な撮像装置または新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、光電変換素子と、第１の回路と、を有し、第１の回路は、第１乃至第５のトランジスタと、容量素子と、第１乃至第９の配線と、を有し、光電変換素子は、ｎ型半導体と、ｐ型半導体と、を有し、第１の配線は、ｎ型半導体またはｐ型半導体の一方と電気的に接続され、ｎ型半導体またはｐ型半導体の他方は、第１のノードと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第１のノードと電気的に接続され、第１のトランジスタのゲートは第２の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は第７の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は第８の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのゲートは第３の配線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第４の配線と電気的に接続され、第３のトランジスタのゲートは第２のノードと電気的に接続され、第４のトランジスタのソースまたはドレインの一方は第１のノードと電気的に接続され、第４のトランジスタのソースまたはドレインの他方は第２のノードと電気的に接続され、第４のトランジスタのゲートは第６の配線と電気的に接続され、第５のトランジスタのソースまたはドレインの一方は第９の配線と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は第１のノードと電気的に接続され、容量素子の一方の電極は第２のノードと電気的に接続され、容量素子の他方の電極は第４の配線と電気的に接続され、第５のトランジスタのゲートは第５の配線と電気的に接続された撮像装置である。
また、光電変換素子はｉ型半導体を有し、平面視において、第１の回路が有する金属材料及び第１の回路が有する半導体材料の、いずれとも重ならないｉ型半導体の合計面積が、ｉ型半導体の全体の面積の６５％以上であることが好ましい。
第１乃至第５のトランジスタは、チャネルが形成される半導体に酸化物半導体を用いることが好ましい。
また、第１乃至第５のトランジスタに用いる半導体は、光電変換素子が有するｉ型半導体と異なる禁制帯幅を有してもよい。
または、本発明の一態様は、少なくとも第１及び第２の光電変換素子を有する撮像装置であって、第１及び第２の光電変換素子はｉ型半導体を有し、第１の光電変換素子が有するｉ型半導体と、第２の光電変換素子が有するｉ型半導体は、ｎ型半導体またはｐ型半導体を介して隣接することを特徴とする撮像装置である。
本発明の一態様により、ダイナミックレンジが向上した撮像装置などを提供することができる。または、撮像された画像の品質が向上した撮像装置などを提供することができる。または、撮像間隔の短い撮像装置などを提供することができる。または、消費電力の少ない撮像装置などを提供することができる。または、生産性の良好な撮像装置などを提供することができる。または、新規な撮像装置または新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様の撮像装置の構成例を説明する図。 周辺回路の構成例を説明する図。 画素の構成例を説明する図。 画素駆動回路の平面図及び画素の回路図。 画素の構成例を説明する斜視図。 画素をマトリクス状に配置した例を示す図。 マトリクス状に配置した画素の回路構成例を説明する図。 光電変換素子をマトリクス状に配置した例を示す図。 画素の構成例を説明する図。 画素の構成例を説明する図。 画素の構成例を説明する図。 画素駆動回路の平面図及び画素の回路図。 画素の構成例を説明する斜視図。 画素をマトリクス状に配置した例を示す図。 マトリクス状に配置した画素の回路構成例を説明する図。 画素の構成例を説明する図。 画素駆動回路の平面図及び画素の回路図。 画素の構成例を説明する斜視図。 画素をマトリクス状に配置した例を示す図。 マトリクス状に配置した画素の回路構成例を説明する図。 撮像装置の構成例を説明する図。 トランジスタの一例を説明する図。 エネルギーバンド構造を説明する図。 トランジスタの一例を説明する図。 回路構成の一例を説明する図。 光センサの一例を説明する図。 回路構成の一例を説明する図。 回路動作の一例を説明する図。 回路構成の一例を説明する図。 回路構成の一例を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 容量素子の一形態を説明する図。 本発明の一態様に係る電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、第３の接続経路は、第２の接続経路を有しておらず、第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、第３の接続経路は、第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、第１の電気的パスは、第２の電気的パスを有しておらず、第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、第３の電気的パスは、第４の電気的パスを有しておらず、第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリフッ化ビニルまたは塩化ビニルなどのビニル、ポリプロピレン、ポリエステルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図（「平面図」ともいう。）において、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線等の記載を省略する場合がある。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ電位）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
また、「チャネル幅」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の撮像装置について、図面を参照して説明する。
＜撮像装置１００の構成例＞
図１（Ａ）は、本発明の一態様の撮像装置１００の構成例を示す平面図である。撮像装置１００は、画素部１１０と、第１の回路２６０、第２の回路２７０、第３の回路２８０、及び第４の回路２９０を有する。画素部１１０は、ｐ行ｑ列（ｐ及びｑは２以上の自然数）のマトリクス状に配置された複数の画素１１１（撮像素子）を有する。第１の回路２６０乃至第４の回路２９０は、複数の画素１１１に接続し、複数の画素１１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、第１の回路２６０乃至第４の回路２９０などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第１の回路２６０は周辺回路の一部と言える。
例えば、第１の回路２６０または第４の回路２９０は、画素１１１から出力されたアナログ信号を処理する機能を有する。例えば、図２に示すように、第１の回路２６０に信号処理回路２６１、列駆動回路２６２、出力回路２６３などを設けてもよい。
また、図２に示す信号処理回路２６１は、列ごとに設けられた回路２６４を有する。回路２６４は、ノイズの除去、アナログ−デジタル変換などの信号処理を行う機能を有することができる。信号処理回路２６１は列並列型（カラム型）アナログ−デジタル変換装置として機能することができる。
回路２６４は、コンパレータ２６４ａとカウンタ回路２６４ｂを有する。コンパレータ２６４ａは、列ごとに設けられた配線１２３から入力されるアナログ信号と、配線２６７から入力される参照用電位信号（例えば、ランプ波信号）の電位を比較する機能を有する。カウンタ回路２６４ｂは、配線２６８からクロック信号が入力される。カウンタ回路２６４ｂは、コンパレータ２６４ａでの比較動作により第１の値が出力されている期間を計測し、計測結果をＮビットデジタル値として保持する機能を有する。
列駆動回路２６２は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路２６２は、信号を読み出す列を選択する選択信号を生成する。列駆動回路２６２は、シフトレジスタなどで構成することができる。列駆動回路２６２により列が順次選択され、選択された列の回路２６４から出力された信号が、配線２６９を介して出力回路２６３に入力される。配線２６９は水平転送線として機能することができる。
出力回路２６３に入力された信号は、出力回路２６３で処理されて、撮像装置１００の外部に出力される。出力回路２６３は、例えばバッファ回路で構成することができる。また、出力回路２６３は、撮像装置１００の外部に信号を出力するタイミングを制御できる機能を有していてもよい。
また、例えば、第２の回路２７０または第３の回路２８０は、信号を読み出す画素１１１を選択する選択信号を生成して出力する機能を有する。なお、第２の回路２７０または第３の回路２８０を、行選択回路、又は垂直駆動回路と呼ぶ場合がある。
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。周辺回路に用いるトランジスタなどは、後述する光電変換素子１３６を作製するために形成する半導体の一部を用いて形成してもよい。また、周辺回路に用いるトランジスタなどは、後述する画素駆動回路１１２を作製するために形成する半導体の一部を用いて形成してもよい。また、周辺回路に用いるトランジスタなどは、これらのトランジスタなどを組み合わせて用いてもよい。また、周辺回路の一部または全部をＩＣ等の半導体装置で実装してもよい。
なお、周辺回路は、第１の回路２６０乃至第４の回路２９０のうち、少なくとも１つを省略してもよい。例えば、第１の回路２６０または第４の回路２９０の一方の機能を、第１の回路２６０または第４の回路２９０の他方に付加して、第１の回路２６０または第４の回路２９０の一方を省略してもよい。また、例えば、第２の回路２７０または第３の回路２８０の一方の機能を、第２の回路２７０または第３の回路２８０の他方に付加して、第２の回路２７０または第３の回路２８０の一方を省略してもよい。また、例えば、第１の回路２６０乃至第４の回路２９０のいずれか１つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
また、図１（Ｂ）に示すように、撮像装置１００が有する画素部１１０において画素１１１を傾けて配置してもよい。画素１１１を傾けて配置することにより、行方向及び列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置１００で撮像された画像の品質をより高めることができる。
［画素１１１の構成例］
画素１１１の構成例について、図３乃至図５を用いて説明する。画素１１１は、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トランジスタ１３４、容量素子１３５、及び光電変換素子１３６などの機能素子を有する。また、画素１１１を構成する機能素子のうち、光電変換素子１３６以外の機能素子で構成した回路を画素駆動回路１１２と呼ぶ。なお、画素駆動回路１１２は光電変換素子１３６と電気的に接続される。画素駆動回路１１２は、光電変換素子１３６の受光量に応じたアナログ信号を生成する機能を有する。
図３（Ａ）は、画素１１１の平面図である。図３（Ｂ）は、光電変換素子１３６の平面図である。図４（Ａ）は、画素駆動回路１１２の平面図である。図４（Ｂ）は、画素１１１の回路図である。図５は、画素１１１の構成を説明する斜視図である。画素１１１は、光電変換素子１３６の上に画素駆動回路１１２を有する。
光電変換素子１３６は、ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３を有する。光電変換素子１３６は、平面視において、ｐ型半導体２２１とｎ型半導体２２３の間にｉ型半導体２２２を挟んで形成されている。なお、光電変換素子１３６はｉ型半導体２２２を設けずにｐ型半導体２２１とｎ型半導体２２３で構成することもできるが、光電変換素子１３６にｉ型半導体２２２を設けることで検出感度を高めることができる。
なお、真性半導体（ｉ型半導体）は、理想的には、不純物を含まずにフェルミレベルが禁制帯のほぼ中央に位置する半導体であるが、本明細書等では、ドナーとなる不純物またはアクセプタとなる不純物を添加して、フェルミレベルが禁制帯のほぼ中央に位置するようにした半導体も真性半導体に含む。また、ドナーとなる不純物またはアクセプタとなる不純物を含む半導体であっても、真性半導体として機能できる状態の半導体であれば、当該半導体は真性半導体に含まれる。
ｐ型半導体２２１およびｎ型半導体２２３は、平面視において櫛歯状に形成し、ｉ型半導体２２２を介して噛み合うように形成することが好ましい。ｐ型半導体２２１およびｎ型半導体２２３を櫛歯状にすることで、ｐ型半導体２２１とｎ型半導体２２３が向き合う距離Ｄを長くすることができる。なお、距離Ｄは、平面視においてｐ型半導体２２１とｎ型半導体２２３に挟まれたｉ型半導体２２２の中央を通る線の長さとも言える。距離Ｄを長くすることにより、光電変換素子１３６の検出感度を高めることができる。よって、検出感度の高い撮像装置１００を提供することができる。図３（Ｂ）に、距離Ｄの位置を破線で示す。また、画素１１１で可視光を検出する場合、平面視におけるｐ型半導体２２１からｎ型半導体２２３までの距離Ｅ（ｉ型半導体２２２の幅）は、８００ｎｍ以上とすることが好ましい（図３（Ｂ）参照）。
また、光電変換素子１３６を単結晶半導体基板や多結晶半導体基板を用いて形成してもよい。単結晶半導体基板や多結晶半導体基板を用いた光電変換素子１３６は、光の検出感度が高いため、ｉ型半導体２２２の形成を省略できる場合がある。
また、光電変換素子１３６を、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、セレン、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎ等がある。
例えば、光電変換素子１３６にセレンを用いると、可視光や、紫外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって良好な光吸収係数を有する光電変換素子１３６を実現できる。
トランジスタ１３１のソースまたはドレインの一方は配線１２３と電気的に接続され、ソースまたはドレインの他方は、トランジスタ１３２のソースまたはドレインの一方と電気的に接続されている。トランジスタ１３１のゲートは配線１２５と電気的に接続されている。トランジスタ１３２のソースまたはドレインの他方は配線１２４と電気的に接続され、トランジスタ１３２のゲートはノード１５２と電気的に接続されている。トランジスタ１３３のソースまたはドレインの一方は配線１２２と電気的に接続され、ソースまたはドレインの他方はノード１５２と電気的に接続されている。トランジスタ１３３のゲートは配線１２６と電気的に接続されている。トランジスタ１３４のソースまたはドレインの一方はノード１５１と電気的に接続され、ソースまたはドレインの他方はノード１５２と電気的に接続されている。トランジスタ１３４のゲートは配線１２７と電気的に接続されている。光電変換素子１３６（フォトダイオード）の一方の電極（例えば、カソード）は、ノード１５１と電気的に接続され、他方の電極（例えば、アノード）は配線１２１と電気的に接続されている（図４（Ａ）、図４（Ｂ）参照）。
ノード１５２は電荷蓄積部として機能する。また、トランジスタ１３４は光電変換素子１３６の受光量に応じた電荷（電位）をノード１５２に転送するための転送トランジスタとして機能できる。また、トランジスタ１３３はノード１５２の電位をリセットするためのリセットトランジスタとして機能できる。また、トランジスタ１３２はノード１５２に蓄積された電荷を増幅する増幅トランジスタとして機能することができる。また、トランジスタ１３１はトランジスタ１３２で増幅された信号を読み出すための読み出しトランジスタとして機能できる。
光電変換素子１３６及び画素駆動回路１１２により生成されたアナログ信号は配線１２３に供給することができる。また、例えば、配線１２１は電位ＶＰＤを供給する機能を有する。例えば、配線１２２は電位ＶＲＳを供給する機能を有する。例えば、配線１２４は電位ＶＰＩを供給する機能を有する。例えば、配線１２５は電位ＳＥＬを供給する機能を有する。例えば、配線１２６は電位ＰＲを供給する機能を有する。例えば、配線１２７は電位ＴＸを供給する機能を有する。例えば、配線１２８は電位ＶＰＩを供給する機能を有する。
また、本実施の形態では、配線１２１は画素１１１の外周部を囲うように、網状に設けられている。配線１２１はｐ型半導体２２１と電気的に接続されている。配線１２１を網状に設けることで、画素部１１０内の配線１２１の電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。また、トランジスタ１３４のソースまたはドレインの一方を配線１２９と電気的に接続し、配線１２９をｎ型半導体２２３と電気的に接続してもよい（図５参照）。また、トランジスタ１３１のソースまたはドレインの一方を配線１４１と電気的に接続し、配線１４１を配線１２３と電気的に接続してもよい。また、トランジスタ１３２のソースまたはドレインの他方を配線１４２と電気的に接続し、配線１４２を配線１２４と電気的に接続してもよい。また、トランジスタ１３３のソースまたはドレインの一方を配線１４３と電気的に接続し、配線１４３を配線１２２と電気的に接続してもよい。また、容量素子１３５の他方の電極を配線１４４と電気的に接続し、配線１４４を配線１４５と電気的に接続し、配線１４５を配線１２１と電気的に接続してもよい。なお、本実施の形態では、配線１２４と交差し、かつ、電気的に接続する配線１２８を設ける例を示している。配線１２８を設けることで、画素部１１０内の配線１２４の電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。なお、容量素子１３５としてトランジスタの寄生容量を用いてもよい。
また、画素１１１を構成する機能素子、配線（電極）は、可能な限りｐ型半導体２２１および／またはｎ型半導体２２３の上に形成し、可能な限りｉ型半導体２２２と重ならないようにすることが好ましい。具体的には、平面視におけるｉ型半導体２２２と機能素子および配線が重なる面積を、平面視におけるｉ型半導体２２２の面積の好ましくは３５％以下、より好ましくは２０％以下、さらに好ましくは１０％以下とすればよい。
例えば、画素１１１で可視光を検出する場合、画素駆動回路１１２を構成する金属材料又は半導体材料と、ｉ型半導体２２２と、が重なる面積の合計が、ｉ型半導体２２２全体の面積の好ましくは３５％以下、より好ましくは２０％以下、さらに好ましくは１０％以下とすればよい。
または、平面視において、画素駆動回路１１２を構成する遮光性材料と重なるｉ型半導体２２２の面積が、ｉ型半導体２２２全体の面積の好ましくは３５％以下、より好ましくは２０％以下、さらに好ましくは１０％以下とすればよい。なお、本明細書等における遮光性材料とは、光の透過率が１５％以下である材料をいう。より具体的には、本明細書等における遮光性材料とは、光電変換素子１３６で検出する光の透過率が１５％以下である材料をいう。
または、平面視において、ｉ型半導体２２２全体の面積に対する実際に受光可能な面積の割合（「有効開口率」ともいう）が好ましくは６５％以上、より好ましくは８０％以上、さらに好ましくは９０％以上とすればよい。
例えば、画素駆動回路１１２が有する金属材料及び画素駆動回路１１２が有する半導体材料の、いずれとも重ならないｉ型半導体２２２の合計面積が、ｉ型半導体２２２全体の面積の好ましくは６５％以上、より好ましくは８０％以上、さらに好ましくは９０％以上とすればよい。
または、平面視において、画素駆動回路１１２を構成する遮光性材料と重ならないｉ型半導体２２２の合計面積が、ｉ型半導体２２２全体の面積の好ましくは６５％以上、より好ましくは８０％以上、さらに好ましくは９０％以上とすればよい。
有効開口率を高めてｉ型半導体２２２の露出面積を増やすことで、撮像装置１００の検出感度を高めることができる。また、撮像装置１００のダイナミックレンジを高めることができる。
複数の画素１１１をマトリクス状に配置する例を図６及び図７に示す。図６は、画素１１１を、３行（ｎ乃至ｎ＋２行）２列（ｍ及びｍ＋１列）のマトリクス状に配置した例を示す平面図である。図７は、図６に対応する回路図である。図６及び図７では、ｍ列とｍ＋１列（例えば奇数列と偶数列）で画素１１１の構成を左右入れ替えて鏡面対称とする例を示している。
また、ｎ行目の配線１２８を、電位ＶＰＩを供給する機能を有する配線１２４と電気的に接続し、ｎ＋１行目の配線１２８を、電位ＶＲＳを供給する機能を有する配線１２２と電気的に接続している。このように、配線１２８と電気的に接続する配線１２２または配線１２４を一定周期毎に変えることで、画素部１１０内の電位ＶＰＩ及び電位ＶＲＳの電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。
図８は、画素１１１が有する光電変換素子１３６を、３行（ｎ乃至ｎ＋２行）２列（ｍ及びｍ＋１列）のマトリクス状に配置した例を示す平面図である。光電変換素子１３６は、画素１１１毎に半導体層を分離することなく形成することができる。具体的には、画素部１１０内全体に半導体層を形成し、イオン注入法や、イオンドーピング法などを用いて当該半導体層内にｐ型半導体２２１、ｎ型半導体２２３、及びｉ型半導体２２２として機能する領域を形成することができる。また、画素毎にｉ型半導体２２２をｐ型半導体２２１で囲むことで、隣接画素間のｉ型半導体２２２との電気的な干渉を防ぐことができる。光電変換素子１３６を構成する半導体層を画素毎に分離する必要がないため、光電変換素子１３６を効率よく画素１１１内に設けることができる。よって、撮像装置１００の検出感度を高めることができる。
また、ｐ型半導体２２１を、電源電位を供給する配線の一部として用いてもよい。ｐ型半導体２２１を、電源電位を供給する配線の一部として用いることで、画素部１１０内の電源電位のばらつきを軽減することができる。なお、ｐ型半導体２２１とｎ型半導体２２３を、入れ換えて用いてもよい。
［カラーフィルタ等］
撮像装置１００が有する画素１１１を副画素として用いて、複数の画素１１１それぞれに異なる波長域の光を透過するフィルタ（カラーフィルタ）を設けることで、カラー画像表示を実現するための情報を取得することができる。
図９（Ｅ）は、カラー画像を取得するための画素１１１の一例を示す平面図である。図９（Ｅ）は、赤（Ｒ）の波長域を透過するカラーフィルタが設けられた画素１１１（以下、「画素１１１Ｒ」ともいう）、緑（Ｇ）の波長域を透過するカラーフィルタが設けられた画素１１１（以下、「画素１１１Ｇ」ともいう）及び青（Ｂ）の波長域を透過するカラーフィルタが設けられた画素１１１（以下、「画素１１１Ｂ」ともいう）を有する。画素１１１Ｒ、画素１１１Ｇ、画素１１１Ｂをまとめて一つの画素１１３として機能させる。
なお、画素１１１に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、図９（Ａ）に示すように、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素１１３に３種類の異なる波長域の光を検出する画素１１１を設けることで、フルカラー画像を取得することができる。
図９（Ｂ）は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を透過するカラーフィルタが設けられた画素１１１に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた画素１１１を有する画素１１３を例示している。図９（Ｃ）は、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた画素１１１に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた画素１１１を有する画素１１３を例示している。１つの画素１１３に４種類の異なる波長域の光を検出する画素１１１を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、画素１１１Ｒ、画素１１１Ｇ、および画素１１１Ｂの画素数比（または受光面積比）は、必ずしも１：１：１である必要は無い。図９（Ｄ）に示すように、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素１１３に設ける画素１１１は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域を検出する画素１１１を２つ以上設けることで、冗長性を高め、撮像装置１００の信頼性を高めることができる。
また、フィルタとして可視光の波長以下の波長を有する光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置１００を実現することができる。また、フィルタとして可視光の波長以上の波長を有する光を吸収または反射して、紫外光を透過するＵＶ（ＵＶ：Ｕｌｔｒａ Ｖｉｏｌｅｔ）フィルタを用いることで、紫外光を検出する撮像装置１００を実現することができる。また、フィルタとして、放射線を紫外光や可視光に変換するシンチレータを用いることで、撮像装置１００をＸ線やγ線などを検出する放射線検出器として機能させることもできる。
また、フィルタ６０２としてＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルター（減光フィルター）を用いると、光電変換素子（受光素子）に多大な光量の光が入射した時に生じる、出力が飽和する現象（以下、「出力飽和」ともいう。）を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素１１３にレンズを設けてもよい。ここで、図１０の断面図を用いて、画素１１３、フィルタ６０２、レンズ６００の配置例を説明する。レンズ６００を設けることで、入射光を光電変換素子に効率よく受光させることができる。具体的には、図１０（Ａ）に示すように、画素１１３に形成したレンズ６００、フィルタ６０２（フィルタ６０２Ｒ、フィルタ６０２Ｇ、フィルタ６０２Ｂ）、及び画素駆動回路１１２等を通して光６６０を光電変換素子１３６に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光６６０の一部が配線層６０４の一部によって遮光されてしまうことがある。したがって、図１０（Ｂ）に示すように光電変換素子１３６側にレンズ６００及びフィルタ６０２を形成して、入射光を光電変換素子１３６に効率良く受光させる構造としてもよい。光電変換素子１３６側から光６６０を入射させることで、検出感度の高い撮像装置１００を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、画素１１１とは異なる構成を有する画素１１１ａについて、図面を用いて説明する。画素１１１ａは、画素駆動回路１１２に代えて画素駆動回路５１２を有する。すなわち、画素１１１ａは、画素駆動回路５１２と光電変換素子１３６を有する。また、画素１１１ａは画素１１１と同様の材料及び方法で作製することができる。説明の重複を軽減するため、本実施の形態では、主に画素１１１ａの画素１１１と異なる点について説明する。本実施の形態に説明の無い部分については、他の実施の形態を参酌して理解することができる。
図１１（Ａ）は、画素１１１ａの平面図である。図１１（Ｂ）は、光電変換素子１３６の平面図である。図１２（Ａ）は、画素駆動回路５１２の平面図である。図１２（Ｂ）は、画素１１１ａの回路図である。図１３は、画素１１１ａの構成を説明する斜視図である。画素１１１ａは、光電変換素子１３６の上に画素駆動回路５１２を有する。
画素１１１ａは、トランジスタ５４１、トランジスタ５４２、トランジスタ５４３、トランジスタ５４４、トランジスタ５４５、容量素子５５１、容量素子５５２、及び光電変換素子１３６などの機能素子を有する。なお、画素１１１ａを構成する機能素子のうち、光電変換素子１３６以外の機能素子で構成した回路が画素駆動回路５１２である。画素駆動回路５１２は光電変換素子１３６と電気的に接続される（図１２（Ａ）、図１２（Ｂ）参照）。画素駆動回路５１２は、光電変換素子１３６の受光量に応じたアナログ信号を生成する機能を有する。
画素１１１ａにおいて、光電変換素子１３６の一方の電極（例えば、カソード）は、ノード５６１と電気的に接続され、他方の電極（例えば、アノード）は配線１２１と電気的に接続されている。また、トランジスタ５４１のソースまたはドレインの一方はノード５６１と電気的に接続され、ソースまたはドレインの他方はノード５６２と電気的に接続されている。また、トランジスタ５４１のゲートは、配線５２５と電気的に接続されている。また、トランジスタ５４２のソースまたはドレインの一方はノード５６２と電気的に接続され、ソースまたはドレインの他方は配線５２４と電気的に接続されている。また、トランジスタ５４２のゲートは、配線５２３と電気的に接続されている。また、トランジスタ５４３のソースまたはドレインの一方は配線５２７と電気的に接続され、ソースまたはドレインの他方はノード５６３と電気的に接続されている。また、トランジスタ５４３のゲートは、配線５２６と電気的に接続されている。また、トランジスタ５４４のソースまたはドレインの一方は配線５２８と電気的に接続され、ソースまたはドレインの他方はトランジスタ５４５のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ５４４のゲートは、配線５２２と電気的に接続されている。また、トランジスタ５４５のソースまたはドレインの他方は配線５２９と電気的に接続され、トランジスタ５４５のゲートは、ノード５６３と電気的に接続されている。また、容量素子５５１の一方の電極は、配線５２７と電気的に接続され、容量素子５５１の他方の電極は、ノード５６３と電気的に接続されている。また、容量素子５５２の一方の電極は、ノード５６３と電気的に接続され、容量素子５５２の他方の電極は、ノード５６２と電気的に接続されている。
ノード５６２及びノード５６３は電荷蓄積部として機能する。また、トランジスタ５４１は光電変換素子１３６の受光量に応じた電荷（電位）をノード５６２に転送するための転送トランジスタとして機能できる。また、トランジスタ５４２はノード５６２の電位をリセットするためのリセットトランジスタとして機能できる。また、トランジスタ５４３はノード５６３の電位をリセットするためのリセットトランジスタとして機能できる。また、トランジスタ５４５はノード５６３に蓄積された電荷を増幅する増幅トランジスタとして機能することができる。また、トランジスタ５４４はトランジスタ５４５で増幅された信号を読み出すための読み出しトランジスタとして機能できる。
また、例えば、配線１２１は電位ＶＰＤを供給する機能を有する。例えば、配線５２２は電位ＳＥＬを供給する機能を有する。例えば、配線５２３は電位ＰＲを供給する機能を有する。例えば、配線５２４は電位ＶＲＳを供給する機能を有する。例えば、配線５２５は電位ＴＸを供給する機能を有する。例えば、配線５２６は電位Ｗを供給する機能を有する。例えば、配線５２７は電位ＣＳを供給する機能を有する。例えば、配線５２９は電位ＶＰＩを供給する機能を有する。
また、トランジスタ５４１のソースまたはドレインの一方を配線１２９と電気的に接続し、配線１２９をｎ型半導体２２３と電気的に接続してもよい（図１３参照。）。また、トランジスタ５４５のゲートを配線５３１と電気的に接続し、配線５３１をノード５６３と電気的に接続してもよい。また、容量素子５５１の他方の電極を配線５３１と電気的に接続してもよい。また、容量素子５５２の一方の電極を配線５３１と電気的に接続してもよい。また、配線５３１はノード５６３として機能することができる。また、トランジスタ５４４のゲートを配線５３２と電気的に接続し、配線５３２を配線５２２と電気的に接続してもよい。
容量素子５５２の静電容量は、容量素子５５１の静電容量よりも大きいことが好ましい。具体的には、容量素子５５２の静電容量は、容量素子５５１の静電容量の２倍以上が好ましく、５倍以上がより好ましく、１０倍以上がさらに好ましい。
画素１１１ａは、光電変換素子１３６及び画素駆動回路５１２により生成されたアナログ信号を配線５２８に供給することができる。具体的には、光電変換素子１３６の受光量に応じて決定されるアナログ信号をノード５６２およびノード５６３に保持し、当該アナログ信号をトランジスタ５４５で増幅して配線５２８に出力することができる。
また、画素駆動回路５１２は、差分演算回路として機能できる。画素１１１ａを用いた撮像装置１００は、第１フレームで撮像した画像の情報と、第２フレームで撮像した画像の情報を比較し、その差分を検出することができる。なお、連続したフレーム間でなくても、撮像した２つの画像の差分を検出することができる。具体的には、第１フレームで撮像した画像の情報をノード５６３に保持し、第２フレーム以降に撮像された画像の情報をノード５６２に保持することで、第１フレームで撮像した画像の情報との差分を検出することができる。
すなわち、画素１１１ａを用いた撮像装置１００は、画像の変化を検出することができる。よって、画像の変化を検出した場合に信号を出力する（もしくは信号の出力を停止する。）、または、画像に変化が無くなった場合に信号を出力する（もしくは信号の出力を停止する。）機能を有する装置を実現することができる。例えば、画像に変化があった場合に録画を開始して、画像の変化が無くなった場合に録画を終了する撮像装置１００を実現することができる。
複数の画素１１１ａをマトリクス状に配置する例を図１４及び図１５に示す。図１４は、画素１１１ａを、３行（ｎ乃至ｎ＋２行）２列（ｍ及びｍ＋１列）のマトリクス状に配置した例を示す平面図である。図１５は、図１４に対応する回路図である。図１４及び図１５では、ｍ列とｍ＋１列（例えば奇数列と偶数列）で画素１１１ａの構成を左右入れ替えて鏡面対称とする例を示している。また、ｍ列目の配線５２２と、ｍ＋１列目の配線５２２を、一つの配線５２２で兼用している。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、画素１１１及び画素１１１ａとは異なる構成を有する画素１１１ｂについて、図面を用いて説明する。画素１１１ｂは、画素１１１が有する画素駆動回路１１２に代えて、画素駆動回路７１２を有する。すなわち、画素１１１ｂは、画素駆動回路７１２と光電変換素子１３６を有する。また、画素１１１ｂは画素１１１と同様の材料及び方法で作製することができる。説明の重複を軽減するため、本実施の形態では、主に画素１１１ｂの画素１１１と異なる点について説明する。本実施の形態に説明の無い部分については、他の実施の形態を参酌して理解することができる。
図１６（Ａ）は、画素１１１ｂの平面図である。図１６（Ｂ）は、光電変換素子１３６の平面図である。図１７（Ａ）は、画素駆動回路７１２の平面図である。図１７（Ｂ）は、画素１１１ｂの回路図である。図１８は、画素１１１ｂの構成を説明する斜視図である。画素１１１ｂは、光電変換素子１３６の上に画素駆動回路７１２を有する。
画素１１１ｂは、トランジスタ７４１、トランジスタ７４２、トランジスタ７４３、トランジスタ７４４、トランジスタ７４５、容量素子７５１、及び光電変換素子１３６などの機能素子を有する。なお、画素１１１ｂを構成する機能素子のうち、光電変換素子１３６以外の機能素子で構成した回路が画素駆動回路７１２である。画素駆動回路７１２は光電変換素子１３６と電気的に接続される（図１７（Ａ）、図１７（Ｂ）参照）。画素駆動回路７１２は、光電変換素子１３６の受光量に応じたアナログ信号を生成する機能を有する。
画素１１１ｂにおいて、光電変換素子１３６の一方の電極（例えば、カソード）は、ノード７６１と電気的に接続され、他方の電極（例えば、アノード）は配線１２１と電気的に接続されている。また、トランジスタ７４１のソースまたはドレインの一方はノード７６１と電気的に接続され、トランジスタ７４１のソースまたはドレインの他方は配線７２３と電気的に接続されている。また、トランジスタ７４１のゲートは、配線７２４と電気的に接続されている。また、トランジスタ７４２のソースまたはドレインの一方は配線７２２と電気的に接続され、ソースまたはドレインの他方はトランジスタ７４３のソースまたはドレインの一方と電気的に接続されている。また、トランジスタ７４２のゲートは、配線７２６と電気的に接続されている。また、トランジスタ７４３のソースまたはドレインの他方は配線７２７と電気的に接続され、トランジスタ７４３のゲートは、ノード７６２と電気的に接続されている。また、トランジスタ７４４のソースまたはドレインの一方は、ノード７６１と電気的に接続され、ソースまたはドレインの他方は、ノード７６２と電気的に接続されている。また、トランジスタ７４４のゲートは、配線７２９と電気的に接続されている。また、トランジスタ７４５のソースまたはドレインの一方は、配線７３１と電気的に接続され、ソースまたはドレインの他方は、ノード７６１と電気的に接続されている。
配線７３１は、他の画素が有するトランジスタ７４５のソースまたはドレインの一方と電気的に接続する。例えば、ｎ行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方と、ｎ＋１行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方を電気的に接続することができる。
また、トランジスタ７４５のゲートは、配線７２８と電気的に接続されている。また、容量素子７５１の一方の電極は、配線７２７と電気的に接続され、容量素子７５１の他方の電極は、ノード７６２と電気的に接続されている。また、配線７２３は配線７２５と電気的に接続されている。配線７２５は省略してもよいが、配線７２５を複数の配線７２３と電気的に接続することで、画素部１１０内の配線７２３の電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。トランジスタ７４１のソースまたはドレインの他方を配線７２５と電気的に接続することで、配線７２３を省略してもよい。
また、配線７２７は配線７２１と電気的に接続されている。配線７２１は省略してもよいが、配線７２１を配線７２７と電気的に接続することで、画素部１１０内の配線７２７の電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。トランジスタ７４３のソースまたはドレインの他方と、容量素子７５１の一方の電極を配線７２１と電気的に接続することで、配線７２７を省略してもよい。
トランジスタ７４４は光電変換素子１３６の受光量に応じた電荷（電位）をノード７６２に転送するための転送トランジスタとして機能できる。ノード７６２は電荷蓄積部として機能する。また、トランジスタ７４１は、ノード７６１及びノード７６２の電位をリセットするためのリセットトランジスタとして機能できる。また、トランジスタ７４３はノード７６２に蓄積された電荷を増幅する増幅トランジスタとして機能することができる。また、トランジスタ７４２はトランジスタ７４３で増幅された信号を読み出すための読み出しトランジスタとして機能できる。
例えば、ｎ行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方と、ｎ＋１行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方を電気的に接続した場合、それぞれのトランジスタ７４５をオン状態にすると、ｎ行目の画素１１１ｂが有するノード７６１と、ｎ＋１行目の画素１１１ｂが有するノード７６１を電気的に接続することができる。すなわち、それぞれのトランジスタ７４５をオン状態にすることで、ｎ行目の画素１１１ｂが有する光電変換素子１３６と、ｎ＋１行目の画素１１１ｂが有する光電変換素子１３６を並列接続することができる。複数の光電変換素子１３６を並列接続することで、実質的に撮像装置１００の受光面積を増やすことができる。例えば、１フレームあたりの撮像時間を短縮することができる。よって、高速な連続撮像が可能な撮像装置１００を提供できる。また、検出感度を高めることができるため、ダイナミックレンジの広い撮像装置１００を提供できる。
また、例えば、配線１２１は電位ＶＰＤを供給する機能を有する。例えば、配線７２１及び配線７２７は電位ＶＰＩを供給する機能を有する。例えば、配線７２３及び配線７２５は電位ＶＲＳを供給する機能を有する。例えば、配線７２４は電位ＶＰＲを供給する機能を有する。例えば、配線７２６は電位ＳＥＬを供給する機能を有する。例えば、配線７２８は電位ＰＡを供給する機能を有する。例えば、配線７２９は電位ＴＸを供給する機能を有する。
また、トランジスタ７４１のソースまたはドレインの一方を配線１２９と電気的に接続し、配線１２９をｎ型半導体２２３と電気的に接続してもよい（図１８参照。）。
画素１１１ｂは、光電変換素子１３６及び画素駆動回路７１２により生成されたアナログ信号を配線７２２に供給することができる。具体的には、光電変換素子１３６の受光量に応じて決定されるアナログ信号をノード７６２に保持し、当該アナログ信号をトランジスタ７４３で増幅して配線７２２に出力することができる。
複数の画素１１１ｂをマトリクス状に配置する例を図１９及び図２０に示す。図１９は、画素１１１ｂを、４行（ｎ乃至ｎ＋３行）２列（ｍ及びｍ＋１列）のマトリクス状に配置した例を示す平面図である。図２０は、図１９に対応する回路図である。図１９及び図２０では、ｍ列とｍ＋１列（例えば奇数列と偶数列）で画素１１１ｂの構成を左右入れ替えて鏡面対称とする例を示している。また、ｍ列目の配線７２３と、ｍ＋１列目の配線７２３を、一つの配線７２３で共用している。また、ｍ＋１列目の配線７２１と、ｍ＋２列目の配線７２１（図示せず。）を、一つの配線７２１で兼用している。
また、図１９及び図２０では、ｎ行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方と、ｎ＋１行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方を、配線７３１を介して電気的に接続している。また、ｎ＋２行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方と、ｎ＋３行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方を、配線７３１を介して電気的に接続している。
なお、上記の画素１１１ｂの接続は、隣接する画素１１１ｂ間での接続に限定されない。例えば、ｎ行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方を、ｎ＋２行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方と電気的に接続してもよい。
また、上記の画素１１１ｂの接続は、３つ以上の画素１１１ｂで行ってもよい。例えば、ｎ行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方を、ｎ＋１行目及びｎ＋２行目の画素１１１ｂが有するトランジスタ７４５のソースまたはドレインの一方と電気的に接続してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示した撮像装置１００を固体撮像素子の一種であるＣＭＯＳイメージセンサで構成する場合の一例について、図２１乃至図２５を用いて説明する。図２１に示す画素領域２５１は、撮像装置１００が有する画素１１１、画素１１１ａ、または画素１１１ｂの一部の断面図である。図２１に示す周辺回路領域２５２は、撮像装置１００が有する周辺回路の一部の断面図である。また、図２１に示すトランジスタ１３４の拡大図を図２２（Ａ）に示す。また、図２１に示す容量素子１３５の拡大図を図２２（Ｂ）に示す。また、図２１に示すトランジスタ２８１の拡大図を図２４（Ａ）に示す。また、図２１に示すトランジスタ２８２の拡大図を図２４（Ｂ）に示す。また、図２１に示すトランジスタ１３４は、例えば画素１１１ａのトランジスタ５４１に相当する。なお、本実施の形態に示すトランジスタ１３４の構造は、上記実施の形態に示す他のトランジスタにも用いることができる。
本実施の形態で例示する撮像装置１００は、基板１０１上に絶縁層１０２を有し、絶縁層１０２上にｐｉｎ型の接合が形成された光電変換素子１３６を有する。上記実施の形態で説明した通り、光電変換素子１３６は、ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３を有する。
基板１０１としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板、半導体基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、などがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。
また、光電変換素子１３６および画素駆動回路１１２の形成後に、機械研磨法やエッチング法などを用いて基板１０１を除去してもよい。基板１０１として光電変換素子１３６で検出する光が透過できる材料を用いると、基板１０１側から光電変換素子１３６に光を入射することができる。
絶縁層１０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物材料や、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物材料などを、単層または多層で形成することができる。絶縁層１０２は、スパッタリング法やＣＶＤ法、熱酸化法、塗布法、印刷法等を用いて形成することが可能である。
ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３の形成は、例えば、絶縁層１０２上にｉ型半導体２２２を形成した後に、ｉ型半導体２２２の上にマスクを形成し、ｉ型半導体２２２の一部に選択的に不純物元素を導入して実現できる。不純物元素の導入は、例えば、イオン注入法や、イオンドーピング法を用いて行うことができる。不純物元素の導入後、マスクを除去する。
ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３は、単結晶半導体、多結晶半導体、微結晶半導体、ナノクリスタル半導体、セミアモルファス半導体、非晶質半導体、等を用いて形成することができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコンやガリウム砒素などの化合物半導体を用いることができる。
ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３を形成するための材料としてシリコンを用いる場合、ｐ型の導電型を付与する不純物元素としては、例えば第１３族元素を用いることができる。また、ｎ型の導電型を付与する不純物元素としては、例えば第１５族元素を用いることができる。
また、例えば、上記半導体をＳＯＩにより形成する場合、絶縁層１０２はＢＯＸ層（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）であってもよい。
また、本実施の形態に示す撮像装置１００は、ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３上に絶縁層１０３と絶縁層１０４を有する。絶縁層１０３および絶縁層１０４は、絶縁層１０２と同様の材料および方法で形成することができる。なお、絶縁層１０３と絶縁層１０４のどちらか一方を省略してもよいし、絶縁層をさらに積層してもよい。
また、本実施の形態に示す撮像装置１００は、絶縁層１０４上に平坦な表面を有する絶縁層１０５を形成する。絶縁層１０５は、絶縁層１０２と同様の材料および方法で形成することができる。また、絶縁層１０５として、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いてもよい。また、絶縁層１０５表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理（以下、「ＣＭＰ処理」ともいう。）を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
また、絶縁層１０３乃至絶縁層１０５のｐ型半導体２２１と重なる領域に開口２２４が形成され、絶縁層１０３乃至絶縁層１０５のｎ型半導体２２３と重なる領域に開口２２５が形成されている。また、開口２２４および開口２２５中に、コンタクトプラグ１０６が形成されている。コンタクトプラグ１０６は絶縁層に設けられた開口内に導電性材料を埋め込むことで形成される。導電性材料として、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、図示しないが、当該材料の側面および底面を、チタン層、窒化チタン層又はこれらの積層等からなるバリア層（拡散防止層）で覆うことができる。この場合、バリア膜も含めてコンタクトプラグという場合がある。なお、開口２２４及び開口２２５は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
また、絶縁層１０５の上に、配線１２１および配線１２９が形成されている。配線１２１は、開口２２４に設けられたコンタクトプラグ１０６を介してｐ型半導体２２１と電気的に接続されている。また、配線１２９は、開口２２５に設けられたコンタクトプラグ１０６を介してｎ型半導体２２３と電気的に接続されている。
また、配線１２１および配線１２９を覆って絶縁層１０７を形成されている。絶縁層１０７は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１０７表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
配線１２１および配線１２９は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、マンガン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。例えば、マンガンを含む銅膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造、タングステン膜上に銅膜を積層し、さらにその上にタングステン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
なお、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。
トランジスタ１３４、トランジスタ２８９、及び容量素子１３５は、絶縁層１０８及び絶縁層１０９を介して絶縁層１０７上に形成されている。図２１に図示していないが、トランジスタ１３１、トランジスタ１３２、及びトランジスタ１３３等も絶縁層１０８及び絶縁層１０９を介して絶縁層１０７上に形成される。なお、本実施の形態では、トランジスタ１３４、及びトランジスタ２８９をトップゲート構造のトランジスタとして例示しているが、ボトムゲート構造のトランジスタとしてもよい。図２１に図示していない他のトランジスタも同様である。
また、上記トランジスタとして、逆スタガ型のトランジスタや、順スタガ型のトランジスタを用いることも可能である。また、チャネルが形成される半導体層を２つのゲート電極で挟む構造の、デュアルゲート型のトランジスタを用いることも可能である。また、シングルゲート構造のトランジスタに限定されず、複数のチャネル形成領域を有するマルチゲート型トランジスタ、例えばダブルゲート型トランジスタとしてもよい。
また、上記トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）などの、様々な構成のトランジスタを用いることが出来る。
上記トランジスタは、それぞれが同様の構造を有していてもよいし、異なる構造を有していてもよい。トランジスタのサイズ（例えば、チャネル長、およびチャネル幅）等は、各トランジスタで適宜調整すればよい。撮像装置１００が有する複数のトランジスタを全て同じ構造とする場合は、それぞれのトランジスタを同じ工程で同時に作製することができる。
トランジスタ１３４は、ゲート電極として機能することができる電極２４３と、ソース電極またはドレイン電極の一方として機能することができる電極２４４と、ソース電極またはドレイン電極の他方として機能することができる電極２４５と、ゲート絶縁層として機能できる絶縁層１１７と、半導体層２４２と、を有する。
なお、図２１では、トランジスタ１３４のソース電極またはドレイン電極の他方として機能する電極と、容量素子１３５の一方の電極として機能することができる電極を、どちらも電極２４５を用いて形成している。ただし、本発明の一態様はこれに限定されない。トランジスタ１３４のソース電極またはドレイン電極の他方として機能する電極と、容量素子１３５の一方の電極として機能することができる電極を、それぞれ異なる電極を用いて形成してもよい。
また、容量素子１３５は、容量素子１３５の一方の電極として機能することができる電極２４５と、他方の電極として機能することができる電極２７３が、絶縁層２７７及び半導体層２７２ｃを介して重なる構成を有する。本実施の形態では、電極２７３を電極２７３ａと電極２７３ｂの積層とする例を示している。電極２７３は、電極２４３と同時に形成することができる。よって、電極２７３ａは電極２４３ａと同時に形成することができ、電極２７３ｂは電極２４３ｂと同時に形成することができる。また、絶縁層２７７及び半導体層２７２ｃは、誘電体として機能できる。また、絶縁層２７７は絶縁層１１７と同時に形成することができる。また、半導体層２７２ｃは半導体層２４２ｃと同時に形成することができる。なお、絶縁層２７７と半導体層２７２ｃの一方は省略してもよい。
絶縁層１０８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を防ぐ機能を有する絶縁膜を用いて形成することが好ましい。該絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、該絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、光電変換素子１３６側から拡散する不純物が、半導体層２４２へ到達することを抑制することができる。なお、絶縁層１０８は、スパッタリング法、ＣＶＤ法、蒸着法、熱酸化法などにより形成することができる。絶縁層１０８は、これらの材料を単層で、もしくは積層して用いることができる。
絶縁層１０９は絶縁層１０２と同様の材料および方法で形成することができる。また、半導体層２４２として酸化物半導体を用いる場合、絶縁層１０９に化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いて形成することが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層である。
また、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
トランジスタ１３４、トランジスタ２８９等の半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、ナノクリスタル半導体、セミアモルファス半導体、非晶質半導体等を用いて形成することができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
本実施の形態では、半導体層２４２として酸化物半導体を用いる例について説明する。また、本実施の形態では、半導体層２４２を、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層とする場合について説明する。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃは、ＩｎもしくはＧａの一方、または両方を含む材料で形成する。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素との結合力が強い金属元素である。）がある。
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
半導体層２４２ａおよび半導体層２４２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、半導体層２４２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層２４２ａおよび半導体層２４２ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃおよび半導体層２４２ｂを選択する。このとき、半導体層２４２ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層２４２ａおよび半導体層２４２ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎと元素Ｍの含有率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎと元素Ｍの含有率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層２４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体層２４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、または４：２：４．１などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
半導体層２４２ｂを用いたトランジスタに安定した電気特性を付与するためには、半導体層２４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である酸化物半導体層をいう。
［酸化物半導体のエネルギーバンド構造］
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構成される半導体層２４２の機能およびその効果について、図２３示すエネルギーバンド構造図を用いて説明する。図２３は、図２２（Ａ）にＣ１−Ｃ２の一点鎖線で示す部位のエネルギーバンド構造図である。図２３は、トランジスタ１３４のチャネル形成領域のエネルギーバンド構造を示している。
図２３中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０９、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ、絶縁層１１７の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１０９と絶縁層１１７は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、半導体層２４２ａと半導体層２４２ｂとの界面近傍、および、半導体層２４２ｂと半導体層２４２ｃとの界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は半導体層２４２ｂを主として移動することになる。そのため、半導体層２４２ａと絶縁層１０９との界面、または、半導体層２４２ｃと絶縁層１１７との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、半導体層２４２ａと半導体層２４２ｂとの界面、および半導体層２４２ｃと半導体層２４２ｂとの界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジスタ１３４は、高い電界効果移動度を実現することができる。
なお、図２３に示すように、半導体層２４２ａと絶縁層１０９の界面、および半導体層２４２ｃと絶縁層１１７の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該トラップ準位とを遠ざけることができる。
特に、本実施の形態に例示するトランジスタ１３４は、半導体層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層２４２ａと接して形成されている（図２２（Ａ）に図示せず。図３５（Ｃ）参考のこと。）。このように、半導体層２４２ｂを半導体層２４２ａと半導体層２４２ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
ただし、Ｅｃ３８３ａまたはＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差が小さい場合、半導体層２４２ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁層の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ３８３ａ、およびＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない撮像装置や半導体装置を実現することができる。
また、半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう）はオフ電流が著しく低いため、トランジスタ１３３及びトランジスタ１３４にＯＳトランジスタを用いることで、容量素子１３５を小さくすることができる。または、容量素子１３５を設けずに、トランジスタなどの寄生容量を容量素子１３５に代えて用いることができる。よって、光電変換素子１３６の受光可能面積を大きくすることができる。また、トランジスタ１３１及びトランジスタ１３２の少なくとも一方にＯＳトランジスタを用いることで、配線１２３と配線１２４間に意図せず流れる電流（「漏れ電流」又は「リーク電流」ともいう。）を低減することができる（図４参照。）。よって、撮像装置１００の消費電力を低減することができる。また、配線１２３及び配線１２４へのノイズの混入を低減することができ、撮像装置１００で撮像された画像の品質を向上させることができる。また、信頼性の高い撮像装置１００を提供することができる。
また、トランジスタ５４１、トランジスタ５４２及びトランジスタ５４３にＯＳトランジスタを用いることで、容量素子５５１及び容量素子５５２を小さくすることができる。または、容量素子５５１及び容量素子５５２を設けずに、トランジスタなどの寄生容量を容量素子５５１及び容量素子５５２に代えて用いることができる。よって、光電変換素子１３６の受光可能面積を大きくすることができる。また、トランジスタ５４４及びトランジスタ５４５の少なくとも一方にＯＳトランジスタを用いることで、配線５２８と配線５２９間に流れるリーク電流を低減することができる（図１２参照。）。よって、撮像装置１００の消費電力を低減することができる。また、配線５２８及び配線５２９へのノイズの混入を低減することができ、撮像装置１００で撮像された画像の品質を向上させることができる。また、信頼性の高い撮像装置１００を提供することができる。
また、トランジスタ７４４にＯＳトランジスタを用いることで、容量素子７５１を小さくすることができる。または、容量素子７５１を設けずに、トランジスタなどの寄生容量を容量素子７５１に代えて用いることができる。よって、光電変換素子１３６の受光可能面積を大きくすることができる。また、トランジスタ７４１及びトランジスタ７４５にＯＳトランジスタを用いることで、ノード７６１及びノード７６２へのノイズの混入を低減することができる。また、トランジスタ７４２及びトランジスタ７４３の少なくとも一方にＯＳトランジスタを用いることで、配線７２２と配線７２７間に流れるリーク電流を低減することができる（図１７参照。）。よって、撮像装置１００の消費電力を低減することができる。また、配線７２２及び配線７２７にノイズが混入しにくくすることができ、撮像装置１００で撮像された画像の品質を向上させることができる。また、信頼性の高い撮像装置１００を提供することができる。
本発明の一態様によれば、検出感度の高い撮像装置や半導体装置を実現することができる。また、本発明の一態様によれば、ダイナミックレンジの広い撮像装置や半導体装置を実現することができる。
また、酸化物半導体はバンドギャップが広いため、酸化物半導体を用いた半導体装置は使用できる環境の温度範囲が広い。本発明の一態様によれば、動作温度範囲が広い撮像装置や半導体装置を実現することができる。
なお、上述の３層構造は一例である。例えば、半導体層２４２ａまたは半導体層２４２ｃの一方を形成しない２層構造としても構わない。
［酸化物半導体について］
ここで、半導体層２４２に適用可能な酸化物半導体膜について詳細に説明しておく。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ところで、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃに適用可能な酸化物半導体の一例として、インジウムを含む酸化物を挙げることができる。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、ガリウム酸化物であっても構わない。
また酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
以下では、酸化物半導体中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体中のシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体の水素濃度を低減するために、半導体層２４２と接する絶縁層１０９および絶縁層１１７の水素濃度を低減すると好ましい。絶縁層１０９および絶縁層１１７の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体の窒素濃度を低減するために、絶縁層１０９および絶縁層１１７の窒素濃度を低減すると好ましい。絶縁層１０９および絶縁層１１７の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
本実施の形態では、まず、絶縁層１０９上に半導体層２４２ａを形成し、半導体層２４２ａ上に半導体層２４２ｂを形成する。
なお、酸化物半導体層の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。ＤＣスパッタリング法、またはＡＣスパッタリング法は、ＲＦスパッタリング法よりも均一性良く成膜することができる。
本実施の形態では、半導体層２４２ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用いて、スパッタリング法により厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。なお、半導体層２４２ａに適用可能な構成元素および組成はこれに限られるものではない。
また、半導体層２４２ａ形成後に酸素ドープ処理を行ってもよい。
次に、半導体層２４２ａ上に、半導体層２４２ｂを形成する。本実施の形態では、半導体層２４２ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用いて、スパッタリング法により厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。なお、半導体層２４２ｂに適用可能な構成元素および組成はこれに限られるものではない。
また、半導体層２４２ｂ形成後に酸素ドープ処理を行ってもよい。
次に、半導体層２４２ａおよび半導体層２４２ｂに含まれる水分または水素などの不純物をさらに低減して、半導体層２４２ａおよび半導体層２４２ｂを高純度化するために、加熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、半導体層２４２ａおよび半導体層２４２ｂに加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層１０９に含まれる酸素を半導体層２４２ａおよび半導体層２４２ｂに拡散させ、半導体層２４２ａおよび半導体層２４２ｂの酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、半導体層２４２ｂの形成後であれば、いつ行ってもよい。例えば、半導体層２４２ｂの選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
次に、半導体層２４２ｂ上にレジストマスクを形成し、該レジストマスクを用いて、半導体層２４２ａおよび半導体層２４２ｂの一部を選択的にエッチングする。この時、絶縁層１０９の一部がエッチングされ、絶縁層１０９に凸部が形成される場合がある。
半導体層２４２ａおよび半導体層２４２ｂのエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。エッチング終了後、レジストマスクを除去する。
また、トランジスタ１３４は、半導体層２４２ｂ上に、半導体層２４２ｂの一部と接して、電極２４４および電極２４５を有する。電極２４４および電極２４５（これらと同じ層で形成される他の電極または配線を含む）は、配線１２１と同様の材料および方法で形成することができる。
また、トランジスタ１３４は、半導体層２４２ｂ、電極２４４、および電極２４５上に半導体層２４２ｃを有する。半導体層２４２ｃは、半導体層２４２ｂ、電極２４４、および電極２４５の、それぞれの一部と接する。
本実施の形態では、半導体層２４２ｃを、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用いたスパッタリング法により形成する。なお、半導体層２４２ｃに適用可能な構成元素および組成はこれに限られるものではない。例えば、半導体層２４２ｃとして酸化ガリウムを用いてもよい。また、半導体層２４２ｃに酸素ドープ処理を行ってもよい。
また、トランジスタ１３４は、半導体層２４２ｃ上に絶縁層１１７を有する。絶縁層１１７はゲート絶縁層として機能することができる。絶縁層１１７は、絶縁層１０２と同様の材料及び方法で形成することができる。また、絶縁層１１７に酸素ドープ処理を行ってもよい。
半導体層２４２ｃおよび絶縁層１１７の形成後、絶縁層１１７上にマスクを形成し、半導体層２４２ｃおよび絶縁層１１７の一部を選択的にエッチングして、島状の半導体層２４２ｃ、および島状の絶縁層１１７としてもよい。
また、トランジスタ１３４は、絶縁層１１７上に電極２４３を有する。電極２４３（これらと同じ層で形成される他の電極または配線を含む）は、配線１２１と同様の材料および方法で形成することができる。
本実施の形態では、電極２４３を電極２４３ａと電極２４３ｂの積層とする例を示している。例えば、電極２４３ａを窒化タンタルで形成し、電極２４３ｂを銅で形成する。電極２４３ａがバリア層として機能し、銅元素の拡散を防ぐことができる。よって、信頼性の高い半導体装置を実現することができる。
また、トランジスタ１３４は、電極２４３を覆う絶縁層１１８を有する。絶縁層１１８は、絶縁層１０２と同様の材料及び方法で形成することができる。また、絶縁層１１８に酸素ドープ処理を行ってもよい。また、絶縁層１１８表面にＣＭＰ処理を行ってもよい。
また、絶縁層１１８上に絶縁層１１９を有する。絶縁層１１９は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１１９表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。また、絶縁層１１９および絶縁層１１８の一部に開口が形成されている。また、該開口中に、コンタクトプラグが形成されている。
また、絶縁層１１９の上に、配線１２７、及び配線１４４（これらと同じ層で形成される他の電極または配線を含む）が形成されている。配線１４４は、絶縁層１１９及び絶縁層１１８に設けられた開口において、コンタクトプラグを介して電極２７３と電気的に接続されている。また、配線１２７は、絶縁層１１９及び絶縁層１１８に設けられた開口において、コンタクトプラグを介して電極２４３と電気的に接続されている。
また、撮像装置１００は、配線１２７、及び配線１４４（これらと同じ層で形成される他の電極または配線を含む）を覆って絶縁層１１５を有する。絶縁層１１５は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１１５表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。また、絶縁層１１５の一部に開口が形成されている。
また、絶縁層１１５の上に、配線１２２、配線１２３、及び配線２６６（これらと同じ層で形成される他の電極または配線を含む）が形成されている。
なお、配線１２２、配線１２３、及び配線２６６（これらと同じ層で形成される他の電極または配線を含む）は、それぞれが絶縁層中に形成された開口およびコンタクトプラグを介して、他層の配線または他層の電極と電気的に接続することができる。
また、配線１２２、配線１２３、及び配線２６６を覆って絶縁層１１６を有する。絶縁層１１６は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１１６表面にＣＭＰ処理を行ってもよい。
周辺回路を構成するトランジスタの一例として、図２１に示したトランジスタ２８１の拡大断面図を図２４（Ａ）に示す。また、図２１に示したトランジスタ２８２の拡大断面図を図２４（Ｂ）に示す。本実施の形態では、一例として、トランジスタ２８１がｐチャネル型のトランジスタ、トランジスタ２８２がｎチャネル型のトランジスタである場合について説明する。
トランジスタ２８１は、チャネルが形成されるｉ型半導体２８３、ｐ型半導体２８５、絶縁層２８６、電極２８７、側壁２８８を有する。また、ｉ型半導体２８３中の側壁２８８と重なる領域に低濃度ｐ型不純物領域２８４を有する。
トランジスタ２８１が有するｉ型半導体２８３は、光電変換素子１３６が有するｉ型半導体２２２と同一工程で同時に形成することができる。また、トランジスタ２８１が有するｐ型半導体２８５は、光電変換素子１３６が有するｐ型半導体２２１と同一工程で同時に形成することができる。
絶縁層２８６はゲート絶縁層として機能できる。また、電極２８７はゲート電極として機能できる。低濃度ｐ型不純物領域２８４は、電極２８７形成後、側壁２８８形成前に、電極２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｐ型不純物領域２８４は、自己整合方式により形成することができる。なお、低濃度ｐ型不純物領域２８４はｐ型半導体２８５と同じ導電型を有し、導電型を付与する不純物の濃度がｐ型半導体２８５よりも少ない。
トランジスタ２８２はトランジスタ２８１と同様の構成を有するが、低濃度ｐ型不純物領域２８４とｐ型半導体２８５に換えて、低濃度ｎ型不純物領域２９４とｎ型半導体２９５を有する点が異なる。
また、トランジスタ２８２が有するｎ型半導体２９５は、光電変換素子１３６が有するｎ型半導体２２３と同一工程で同時に形成することができる。また、トランジスタ２８１と同様に、低濃度ｎ型不純物領域２９４は、自己整合方式により形成することができる。なお、低濃度ｎ型不純物領域２９４はｎ型半導体２９５と同じ導電型を有し、導電型を付与する不純物の濃度がｎ型半導体２９５よりも少ない。
なお、本明細書等で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタリング法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
周辺回路及び画素回路に、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、及びＮＯＲ回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、及びメモリ素子などを適宜設けることができる。
本実施の形態では、図２５（Ａ）乃至図２５（Ｅ）を用いて、周辺回路及び画素回路に用いることができるＣＭＯＳ回路などの一例を示す。なお、図２５などの回路図において酸化物半導体を用いたトランジスタであることを明示するために、トランジスタの回路記号に「ＯＳ」の記載を付している。
図２５（Ａ）に示すＣＭＯＳ回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を直列に接続し、且つ、それぞれのゲートを接続した、いわゆるインバータ回路の構成例を示している。
図２５（Ｂ）に示すＣＭＯＳ回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を並列に接続した、いわゆるアナログスイッチ回路の構成例を示している。
図２５（Ｃ）に示す回路は、ｎチャネル型のトランジスタ２８９のソースまたはドレインの一方を、ｐチャネル型のトランジスタ２８１のゲートおよび容量素子２５７の一方の電極に接続した、いわゆるメモリ素子の構成例を示している。また、図２５（Ｄ）に示す回路は、ｎチャネル型のトランジスタ２８９のソースまたはドレインの一方を、容量素子２５７の一方の電極に接続した、いわゆるメモリ素子の構成例を示している。
図２５（Ｃ）および図２５（Ｄ）に示す回路は、トランジスタ２８９のソースまたはドレインの他方から入力された電荷を、ノード２５６に保持することができる。トランジスタ２８９に酸化物半導体を用いたトランジスタを用いることで、長期間に渡ってノード２５６の電荷を保持することができる。また、トランジスタ２８１を、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタとしてもよい。
図２５（Ｅ）に示す回路は、光センサの構成例を示している。図２５（Ｅ）において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２９２のソースまたはドレインの一方はフォトダイオード２９１と電気的に接続され、トランジスタ２９２のソースまたはドレインの他方はノード２５４を介してトランジスタ２９３のゲートと電気的に接続されている。チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２９２は、オフ電流を極めて小さくすることができるため、受光した光量に応じて決定されるノード２５４の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
また、一例として、図２５（Ｅ）に示した光センサにおけるフォトダイオード２９１をセレン系半導体ＳＳｅとする回路図を、図２６（Ａ）に示す。
セレン系半導体ＳＳｅとしては、電圧を印加することで１個の入射光子から複数の電子を取り出すことのできる、アバランシェ増倍という現象を利用して光電変換が可能な素子である。従って、セレン系半導体ＳＳｅを有する光センサでは、入射される光量に対する電子の増幅を大きく、高感度のセンサとすることができる。
セレン系半導体ＳＳｅとしては、非晶質性を有するセレン系半導体、あるいは結晶性を有するセレン系半導体を用いることができる。結晶性を有するセレン系半導体は、一例として、非晶質性を有するセレン系半導体を成膜後、熱処理することで得ればよい。なお結晶性を有するセレン系半導体の結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきが低減し、得られる画像の画質が均一になり好ましい。
セレン系半導体ＳＳｅの中でも結晶性を有するセレン系半導体は、光吸収係数を広い波長域にわたって有するといった特性を有する。そのため、可視光や、紫外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域の撮像素子として利用することができ、Ｘ線や、ガンマ線といった短い波長域の光を直接電荷に変換できる、所謂直接変換型の素子として用いることができる。
図２６（Ｂ）には、図２６（Ａ）に示す回路構成の一部に対応する、断面構造の模式図である。図２６（Ｂ）では、トランジスタ２９２、トランジスタ２９２に接続される電極ＥＰｉｘ、セレン系半導体ＳＳｅ、電極ＥＶＰＤ、及び基板Ｓｕｂを図示している。
電極ＥＶＰＤ、及び基板Ｓｕｂが設けられる側より、セレン系半導体ＳＳｅに向けて光を入射する。そのため電極ＥＶＰＤ、及び基板Ｓｕｂは透光性を有することが好ましい。電極ＥＶＰＤとしては、インジウム錫酸化物を用い、基板Ｓｕｂとしては、ガラス基板を用いることができる。
セレン系半導体ＳＳｅ、及びセレン系半導体ＳＳｅに積層して設ける電極ＥＶＰＤは、画素ごとに形状を加工することなく用いることができる。形状を加工するための工程を削減することができるため、作製コストの低減、及び作製歩留まりの向上を図ることができる。
なお、セレン系半導体ＳＳｅは、一例として、カルコパイライト系半導体を挙げることができる。具体例としては、ＣｕＩｎ１−ｘＧａｘＳｅ２（０≦ｘ≦１）（ＣＩＧＳと略記）を挙げることができる。ＣＩＧＳは、蒸着法、スパッタリング法等を用いて形成することができる。
カルコパイライト系半導体であるセレン系半導体ＳＳｅは、数Ｖ（５乃至２０Ｖ）程度の電圧を印加することで、アバランシェ増倍を発現できる。セレン系半導体ＳＳｅに電圧を印加して光の照射によって生じる信号電荷の移動における直進性を高めることができる。なおセレン系半導体ＳＳｅの膜厚は、１μｍ以下と薄くすることで、印加する電圧を小さくできる。
なおセレン系半導体ＳＳｅの膜厚が薄い場合、電圧印加時に暗電流が流れるが、上述したカルコパイライト系半導体であるＣＩＧＳに暗電流が流れることを防ぐための層（正孔注入障壁層）を設けることで、暗電流が流れることを抑制できる。正孔注入障壁層としては、酸化物半導体を用いればよく、一例としては酸化ガリウムを用いることができる。正孔注入障壁層の膜厚は、セレン系半導体ＳＳｅの膜厚より小さいことが好ましい。
図２６（Ｃ）には、図２６（Ｂ）とは異なる、断面構造の模式図である。図２６（Ｃ）では、トランジスタ２９２、トランジスタ２９２に接続される電極ＥＰｉｘ、セレン系半導体ＳＳｅ、電極ＥＶＰＤ、及び基板Ｓｕｂの他に、正孔注入障壁層ＥＯＳを図示している。
以上説明したようにセンサとしてセレン系半導体ＳＳｅを用いることで、作製コストの低減、及び作製歩留まりの向上、画素ごとの特性ばらつき低減することができ、高感度のセンサとすることができる。従って、より精度の高い撮像データの取得が可能な撮像装置とすることができる。
なお、本実施の形態で説明したセレン系半導体ＳＳｅは、他の実施の形態に示した光電変換素子として用いることも可能である。
図２７に、４つの光センサ（画素）に対して、１つのリセットトランジスタ、１つの増幅トランジスタ、１つのリセット線を兼用する垂直４画素共有型の回路構成例を示す。トランジスタ及び配線を兼用とすることで、トランジスタ及び配線を削減し、１画素あたりの占有面積の縮小による微細化や、フォトダイオードの受光面積拡大によるノイズの低減を実現することができる。
図２７において、トランジスタ１４１４のゲートが配線１４５１（ＴＲＦ１）と電気的に接続され、トランジスタ１４２４のゲートが配線１４５２（ＴＲＦ２）と電気的に接続され、トランジスタ１４３４のゲートが配線１４５３（ＴＲＦ３）と電気的に接続され、トランジスタ１４４４のゲートが配線１４５４（ＴＲＦ４）と電気的に接続されている。また、トランジスタ１４１４のソースまたはドレインの一方がフォトダイオード１４１２（ＰＤ１）と電気的に接続され、トランジスタ１４２４のソースまたはドレインの一方がフォトダイオード１４２２（ＰＤ２）と電気的に接続され、トランジスタ１４３４のソースまたはドレインの一方がフォトダイオード１４３２（ＰＤ３）と電気的に接続され、トランジスタ１４４４のソースまたはドレインの一方がフォトダイオード１４４２（ＰＤ４）と電気的に接続されている。また、トランジスタ１４１４、トランジスタ１４２４、トランジスタ１４３４、及びトランジスタ１４４４それぞれの、ソースまたはドレインの他方がノード１４１０（ＮＤ）と電気的に接続されている。
また、トランジスタ１４０６のソースまたはドレインの一方と、トランジスタ１４０８のゲートがノード１４１０と電気的に接続されている。また、トランジスタ１４０６のゲートが配線１４６１（ＲＳＴ１）と電気的に接続され、トランジスタ１４０６のソースまたはドレインの他方とトランジスタ１４０８のソースまたはドレインの一方が、配線１４３０（ＶＤＤ）と電気的に接続されている。また、トランジスタ１４０８のソースまたはドレインの他方が配線１４７０と電気的に接続されている。
次に、図２７に例示した垂直４画素共有型の回路の動作例を図２８のタイミングチャートに従って説明する。１ライン目の駆動は、まず配線１４６１（ＲＳＴ１）にトランジスタ１４０６をオン状態とする電位（例えば、Ｈ電位。）を供給し、トランジスタ１４０６をオン状態とする。すると、ノード１４１０の電位がＶＤＤになる。
次に、配線１４６１にトランジスタ１４０６をオフ状態とする電位（例えば、Ｌ電位。）を供給し、トランジスタ１４０６をオフ状態とする。この時、ノード１４１０に他の電流パスがなければノード１４１０の電位はＶＤＤに保持される。
次に、配線１４５１（ＴＲＦ１）にトランジスタ１４１４をオン状態とする電位（例えば、Ｈ電位。）を供給し、トランジスタ１４１４をオン状態とする。この時、フォトダイオード１４１２（ＰＤ１）に光が当たると、受光量に応じた電流がフォトダイオード１４１２とトランジスタ１４１４に流れ、ノード１４１０の電位が低下する。次に、配線１４５１（ＴＲＦ１）にトランジスタ１４１４をオフ状態とする電位（例えば、Ｌ電位。）を供給し、トランジスタ１４１４をオフ状態とすると、ノード１４１０の電位が保持される。この時のノード１４１０の電位を、トランジスタ１４０８を介して配線１４７０に出力する。
２ライン目の駆動は、まず、再び配線１４６１にトランジスタ１４０６をオン状態とする電位を供給し、トランジスタ１４０６をオン状態とする。すると、ノード１４１０の電位がＶＤＤとなる。次に、配線１４６１にトランジスタ１４０６をオフ状態とする電位を供給し、トランジスタ１４０６をオフ状態とする。
次に、配線１４５２（ＴＲＦ２）にトランジスタ１４２４をオン状態とする電位を供給し、トランジスタ１４２４をオン状態とする。この時、フォトダイオード１４２２（ＰＤ２）に光が当たると、受光量に応じた電流がフォトダイオード１４２２とトランジスタ１４２４に流れ、ノード１４１０の電位が低下する。次に、配線１４５２（ＴＲＦ２）にトランジスタ１４２４をオフ状態とする電位（例えば、Ｌ電位。）を供給し、トランジスタ１４２４をオフ状態とすると、ノード１４１０の電位が保持される。この時のノード１４１０の電位を、トランジスタ１４０８を介して配線１４７０に出力する。
３ライン目の駆動は、まず、再び配線１４６１にトランジスタ１４０６をオン状態とする電位を供給し、トランジスタ１４０６をオン状態とする。すると、ノード１４１０の電位がＶＤＤとなる。次に、配線１４６１にトランジスタ１４０６をオフ状態とする電位を供給し、トランジスタ１４０６をオフ状態とする。
次に、配線１４５３（ＴＲＦ３）にトランジスタ１４３４をオン状態とする電位を供給し、トランジスタ１４３４をオン状態とする。この時、フォトダイオード１４３２（ＰＤ３）に光が当たると、受光量に応じた電流がフォトダイオード１４３２とトランジスタ１４３４に流れ、ノード１４１０の電位が低下する。次に、配線１４５３（ＴＲＦ３）にトランジスタ１４３４をオフ状態とする電位（例えば、Ｌ電位。）を供給し、トランジスタ１４３４をオフ状態とすると、ノード１４１０の電位が保持される。この時のノード１４１０の電位を、トランジスタ１４０８を介して配線１４７０に出力する。
４ライン目の駆動は、まず、再び配線１４６１にトランジスタ１４０６をオン状態とする電位を供給し、トランジスタ１４０６をオン状態とする。すると、ノード１４１０の電位がＶＤＤとなる。次に、配線１４６１にトランジスタ１４０６をオフ状態とする電位を供給し、トランジスタ１４０６をオフ状態とする。
次に、配線１４５４（ＴＲＦ４）にトランジスタ１４４４をオン状態とする電位を供給し、トランジスタ１４４４をオン状態とする。この時、フォトダイオード１４４２（ＰＤ４）に光が当たると、受光量に応じた電流がフォトダイオード１４４２とトランジスタ１４４４に流れ、ノード１４１０の電位が低下する。次に、配線１４５４（ＴＲＦ４）にトランジスタ１４４４をオフ状態とする電位（例えば、Ｌ電位。）を供給し、トランジスタ１４４４をオフ状態とすると、ノード１４１０の電位が保持される。この時のノード１４１０の電位を、トランジスタ１４０８を介して配線１４７０に出力する。
このようにして、図２７に例示した垂直４画素共有型の回路を動作させることができる。
また、周辺回路に、図２９（Ａ）に示すシフトレジスタ回路１８００とバッファ回路１９００を組み合わせた回路を設けてもよい。また、周辺回路に、図２９（Ｂ）に示すシフトレジスタ回路１８１０とバッファ回路１９１０とアナログスイッチ回路２１００を組み合わせた回路を設けてもよい。各垂直出力線２１１０はアナログスイッチ回路２１００によって選択され、出力信号を出力線２２００に出力する。アナログスイッチ回路２１００はシフトレジスタ回路１８１０とバッファ回路１９１０で順次選択することができる。
また、上記実施の形態に示した回路図において、配線１２３、配線５２８、配線７２２、配線１４７０などに、図３０（Ａ）、図３０（Ｂ）、または図３０（Ｃ）に示すような積分回路が接続されていてもよい。当該回路によって、読み出し信号（アナログ信号）のＳ／Ｎ比を高めることができ、より微弱な光を検出することができる。すなわち、撮像装置の感度を高めることができる。
図３０（Ａ）は、演算増幅回路（ＯＰアンプともいう）を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒを介して入力端子１３７に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃを介して演算増幅回路の反転入力端子に接続される。
図３０（Ｂ）は、図３０（Ａ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒと容量素子Ｃ１を介して入力端子１３７に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃ２を介して演算増幅回路の反転入力端子に接続される。
図３０（Ｃ）は、図３０（Ａ）および図３０（Ｂ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の非反転入力端子は、抵抗素子Ｒを介して入力端子１３７に接続される。演算増幅回路の出力端子は、演算増幅回路の反転入力端子に接続される。なお、抵抗素子Ｒと容量素子Ｃは、ＣＲ積分回路を構成する。また、演算増幅回路はユニティゲインバッファを構成する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上記実施の形態に示したトランジスタと置き換えて使用することができるトランジスタの構成例について、図３１乃至図３５を用いて説明する。また、ノードの構成例について、図３６を用いて説明する。
〔ボトムゲート型トランジスタ〕
図３１（Ａ１）に例示するトランジスタ４１０は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタである。トランジスタ４１０は、絶縁層１０９上にゲート電極として機能できる電極２４６を有する。また、電極２４６上に絶縁層１１７を介して半導体層２４２を有する。電極２４６は配線１２１と同様の材料及び方法で形成することができる。
また、トランジスタ４１０は、半導体層２４２のチャネル形成領域上に、チャネル保護層として機能できる絶縁層２０９を有する。絶縁層２０９は、絶縁層１１７と同様の材料および方法により形成することができる。電極２４４の一部、および電極２４５の一部は、絶縁層２０９上に形成される。
チャネル形成領域上に絶縁層２０９を設けることで、電極２４４および電極２４５の形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４および電極２４５の形成時に半導体層２４２の薄膜化を防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
図３１（Ａ２）に示すトランジスタ４１１は、絶縁層１１８上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４１０と異なる。電極２１３は、配線１２１と同様の材料および方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、ＧＮＤ電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極２４６および電極２１３は、どちらもゲート電極として機能することができる。よって、絶縁層１１７、絶縁層２０９、および絶縁層１１８は、ゲート絶縁層として機能することができる。
なお、電極２４６または電極２１３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という場合がある。例えば、トランジスタ４１１において、電極２１３を「ゲート電極」と言う場合、電極２４６を「バックゲート電極」と言う場合がある。また、電極２１３を「ゲート電極」として用いる場合は、トランジスタ４１１をトップゲート型のトランジスタの一種と考えることができる。また、電極２４６および電極２１３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層２４２を挟んで電極２４６および電極２１３を設けることで、更には、電極２４６および電極２１３を同電位とすることで、半導体層２４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ４１１のオン電流が大きくなる共に、電界効果移動度が高くなる。
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極２４６および電極２１３は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層１０９側もしくは電極２１３上方に生じる荷電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制されると共に、異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極２４６および電極２１３が、同電位、または異なる電位の場合において生じる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（すなわち、経年変化）を、短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極２４６および電極２１３を有し、且つ電極２４６および電極２１３を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
図３１（Ｂ１）に例示するトランジスタ４２０は、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタである。トランジスタ４２０は、トランジスタ４１０とほぼ同様の構造を有しているが、絶縁層２０９が半導体層２４２を覆っている点が異なる。また、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成した開口部において、半導体層２４２と電極２４４が電気的に接続している。また、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成した開口部において、半導体層２４２と電極２４５が電気的に接続している。絶縁層２０９の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図３１（Ｂ２）に示すトランジスタ４２１は、絶縁層１１８上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４２０と異なる。
絶縁層２０９を設けることで、電極２４４および電極２４５の形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４および電極２４５の形成時に半導体層２４２の薄膜化を防ぐことができる。
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトランジスタ４１１よりも、電極２４４と電極２４６の間の距離と、電極２４５と電極２４６の間の距離が長くなる。よって、電極２４４と電極２４６の間に生じる寄生容量を小さくすることができる。また、電極２４５と電極２４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
〔トップゲート型トランジスタ〕
図３２（Ａ１）に例示するトランジスタ４３０は、トップゲート型のトランジスタの１つである。トランジスタ４３０は、絶縁層１０９の上に半導体層２４２を有し、半導体層２４２および絶縁層１０９上に、半導体層２４２の一部に接する電極２４４および半導体層２４２の一部に接する電極２４５を有し、半導体層２４２、電極２４４、および電極２４５上に絶縁層１１７を有し、絶縁層１１７上に電極２４６を有する。
トランジスタ４３０は、電極２４６および電極２４４、並びに、電極２４６および電極２４５が重ならないため、電極２４６および電極２４４間に生じる寄生容量、並びに、電極２４６および電極２４５間に生じる寄生容量を小さくすることができる。また、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図３２（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
なお、不純物元素２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
不純物元素２５５としては、例えば、第１３族元素または第１５族元素のうち、少なくとも一種類の元素を用いることができる。また、半導体層２４２に酸化物半導体を用いる場合は、不純物元素２５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
図３２（Ａ２）に示すトランジスタ４３１は、電極２１３および絶縁層２１７を有する点がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層１０９の上に形成された電極２１３を有し、電極２１３上に形成された絶縁層２１７を有する。前述した通り、電極２１３は、バックゲート電極として機能することができる。よって、絶縁層２１７は、ゲート絶縁層として機能することができる。絶縁層２１７は、絶縁層１１７と同様の材料および方法により形成することができる。
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図３２（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つである。トランジスタ４４０は、電極２４４および電極２４５を形成した後に半導体層２４２を形成する点が、トランジスタ４３０と異なる。また、図３２（Ｂ２）に例示するトランジスタ４４１は、電極２１３および絶縁層２１７を有する点が、トランジスタ４４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層２４２の一部は電極２４４上に形成され、半導体層２４２の他の一部は電極２４５上に形成される。
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
トランジスタ４４０およびトランジスタ４４１も、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
〔ｓ−ｃｈａｎｎｅｌ型トランジスタ〕
図３３に例示するトランジスタ４５０は、半導体層２４２ｂの上面及び側面が半導体層２４２ｃに覆われた構造を有する。図３３（Ａ）はトランジスタ４５０の上面図である。図３３（Ｂ）は、図３３（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル長方向の断面図）である。図３３（Ｃ）は、図３３（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図（チャネル幅方向の断面図）である。
絶縁層１０９に設けた凸部上に半導体層２４２ｂを設けることによって、半導体層２４２ｂの側面を電極２４３で覆うことができる。すなわち、トランジスタ４５０は、電極２４３の電界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」もしくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ−ｃｈａｎｎｅｌ構造では、半導体層２４２ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極２４３の電界によって、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
なお、絶縁層１０９の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層２４２ｂの形成時に、露出する半導体層２４２ａを除去してもよい。この場合、半導体層２４２ａと半導体層２４２ｂの側面が揃う場合がある。
また、図３４に示すトランジスタ４５１のように、半導体層２４２の下方に、絶縁層を介して電極２１３を設けてもよい。図３４（Ａ）はトランジスタ４５１の上面図である。図３４（Ｂ）は、図３４（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図３４（Ｃ）は、図３４（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
また、図３５に示すトランジスタ４５２のように、電極２４３の上方に層２１４を設けてもよい。図３５（Ａ）はトランジスタ４５２の上面図である。図３５（Ｂ）は、図３５（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図３５（Ｃ）は、図３５（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
図３５では、層２１４を絶縁層１１９上に設けているが、絶縁層１１８上に設けてもよい。層２１４を、遮光性を有する材料で形成することで、光照射によるトランジスタの特性変動や、信頼性の低下などを防ぐことができる。なお、層２１４を少なくとも半導体層２４２ｂよりも大きく形成し、層２１４で半導体層２４２ｂを覆うことで、上記の効果を高めることができる。層２１４は、有機物材料、無機物材料、又は金属材料を用いて作製することができる。また、層２１４を導電性材料で作製した場合、層２１４に電圧を供給してもよいし、電気的に浮遊した（フローティング）状態としてもよい。
また、上記実施の形態に示した容量素子１３５は、トランジスタ１３４がオフ状態となると電極２４５がフローティング状態となり、ノイズなどの周囲の電位変動の影響を受けやすくなる。すなわち、トランジスタ１３４がオフ状態となると、ノイズなどの周囲の電界の影響により、ノード１５２として機能できる電極２４５の電位が変動する場合がある。
〔ノード１５２〕
図３６の断面図に示すように、容量素子１３５を構成する電極２４５よりも下層に絶縁層を介して電極２１２を設けることで、ノード１５２として機能できる電極２４５の電位変動を抑えることができる。電極２１２は、配線１２１と同様の材料及び方法で形成することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、本発明の一態様に係る撮像装置を用いた電子機器の一例について説明する。
本発明の一態様に係る撮像装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、ナビゲーションシステム、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、蓄電体等からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図３７（Ａ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作スイッチ９４４、レンズ９４５、接続部９４６等を有する。操作スイッチ９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図３７（Ｂ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカー９５４、カメラ９５９、入出力端子９５６、操作スイッチ９５５などを有する。カメラ９５９には本発明の一態様の撮像装置を用いることができる。
図３７（Ｃ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図３７（Ｄ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作スイッチ９０７、スタイラス９０８、カメラ９０９等を有する。なお、図３７（Ｄ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図３７（Ｅ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
図３７（Ｆ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定されないことは言うまでもない。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００ 撮像装置
１０１ 基板
１０２ 絶縁層
１０３ 絶縁層
１０４ 絶縁層
１０５ 絶縁層
１０６ コンタクトプラグ
１０７ 絶縁層
１０８ 絶縁層
１０９ 絶縁層
１１０ 画素部
１１１ 画素
１１２ 画素駆動回路
１１３ 画素
１１５ 絶縁層
１１６ 絶縁層
１１７ 絶縁層
１１８ 絶縁層
１１９ 絶縁層
１２１ 配線
１２２ 配線
１２３ 配線
１２４ 配線
１２５ 配線
１２６ 配線
１２７ 配線
１２８ 配線
１２９ 配線
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ 容量素子
１３６ 光電変換素子
１３７ 入力端子
１４１ 配線
１４２ 配線
１４３ 配線
１４４ 配線
１４５ 配線
１５１ ノード
１５２ ノード
２０９ 絶縁層
２１２ 電極
２１３ 電極
２１４ 層
２１７ 絶縁層
２２１ ｐ型半導体
２２２ ｉ型半導体
２２３ ｎ型半導体
２２４ 開口
２２５ 開口
２４２ 半導体層
２４３ 電極
２４４ 電極
２４５ 電極
２４６ 電極
２５１ 画素領域
２５２ 周辺回路領域
２５４ ノード
２５５ 不純物元素
２５６ ノード
２５７ 容量素子
２６０ 回路
２６１ 信号処理回路
２６２ 列駆動回路
２６３ 出力回路
２６４ 回路
２６６ 配線
２６７ 配線
２６８ 配線
２６９ 配線
２７０ 回路
２７３ 電極
２７７ 絶縁層
２８０ 回路
２８１ トランジスタ
２８２ トランジスタ
２８３ ｉ型半導体
２８４ 低濃度ｐ型不純物領域
２８５ ｐ型半導体
２８６ 絶縁層
２８７ 電極
２８８ 側壁
２８９ トランジスタ
２９０ 回路
２９１ フォトダイオード
２９２ トランジスタ
２９３ トランジスタ
２９４ 低濃度ｎ型不純物領域
２９５ ｎ型半導体
３８２ Ｅｃ
３８６ Ｅｃ
３９０ トラップ準位
４１０ トランジスタ
４１１ トランジスタ
４２０ トランジスタ
４２１ トランジスタ
４３０ トランジスタ
４３１ トランジスタ
４４０ トランジスタ
４４１ トランジスタ
４５０ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
５１２ 画素駆動回路
５２２ 配線
５２３ 配線
５２４ 配線
５２５ 配線
５２６ 配線
５２７ 配線
５２８ 配線
５２９ 配線
５３１ 配線
５３２ 配線
５４１ トランジスタ
５４２ トランジスタ
５４３ トランジスタ
５４４ トランジスタ
５４５ トランジスタ
５５１ 容量素子
５５２ 容量素子
５６１ ノード
５６２ ノード
５６３ ノード
６００ レンズ
６０２ フィルタ
６０４ 配線層
６６０ 光
７１２ 画素駆動回路
７２１ 配線
７２２ 配線
７２３ 配線
７２４ 配線
７２５ 配線
７２６ 配線
７２７ 配線
７２８ 配線
７２９ 配線
７３１ 配線
７４１ トランジスタ
７４２ トランジスタ
７４３ トランジスタ
７４４ トランジスタ
７４５ トランジスタ
７５１ 容量素子
７６１ ノード
７６２ ノード
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作スイッチ
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９２１ 筐体
９２２ シャッターボタン
９２３ マイク
９２５ レンズ
９２７ 発光部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作スイッチ
９４５ レンズ
９４６ 接続部
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５６ 入出力端子
９５７ マイク
９５９ カメラ
１４０６ トランジスタ
１４０８ トランジスタ
１４１０ ノード
１４１２ フォトダイオード
１４１４ トランジスタ
１４２２ フォトダイオード
１４２４ トランジスタ
１４３０ 配線
１４３２ フォトダイオード
１４３４ トランジスタ
１４４２ フォトダイオード
１４４４ トランジスタ
１４５１ 配線
１４５２ 配線
１４５３ 配線
１４５４ 配線
１４６１ 配線
１４７０ 配線
１８００ シフトレジスタ回路
１８１０ シフトレジスタ回路
１９００ バッファ回路
１９１０ バッファ回路
２１００ アナログスイッチ回路
２１１０ 垂直出力線
２２００ 出力線
１１１ａ 画素
１１１ｂ 画素
１１１Ｂ 画素
１１１Ｇ 画素
１１１Ｒ 画素
２４２ａ 半導体層
２４２ｂ 半導体層
２４２ｃ 半導体層
２４３ａ 電極
２４３ｂ 電極
２６４ａ コンパレータ
２６４ｂ カウンタ回路
２７２ｃ 半導体層
３８３ａ Ｅｃ
３８３ｂ Ｅｃ
３８３ｃ Ｅｃ
６０２Ｂ フィルタ
６０２Ｇ フィルタ
６０２Ｒ フィルタ

Claims (7)

  1. 光電変換素子と、第１の回路と、を有し、
    前記第１の回路は、第１乃至第５のトランジスタと、容量素子と、第１乃至第９の配線と、を有し、
    前記光電変換素子は、ｎ型半導体と、ｐ型半導体と、を有し、
    前記第１の配線は、前記ｎ型半導体または前記ｐ型半導体の一方と電気的に接続され、
    前記ｎ型半導体または前記ｐ型半導体の他方は、第１のノードと電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第１のノードと電気的に接続され、
    前記第１のトランジスタのゲートは前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は前記第７の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は前記第８の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのゲートは前記第３の配線と電気的に接続され、
    記第３のトランジスタのソースまたはドレインの他方は前記第４の配線と電気的に接続され、
    前記第３のトランジスタのゲートは第２のノードと電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は前記第１のノードと電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は前記第２のノードと電気的に接続され、
    前記第４のトランジスタのゲートは第６の配線と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は前記第９の配線と電気的に接され、
    前記第５のトランジスタのソースまたはドレインの他方は前記第１のノードと電気的に接され、
    前記容量素子の一方の電極は前記第２のノードと電気的に接続され、
    前記容量素子の他方の電極は前記第４の配線と電気的に接続され、
    前記第５のトランジスタのゲートは前記第５の配線と電気的に接続された撮像装置。
  2. 請求項１において、
    前記光電変換素子はｉ型半導体を有し、
    平面視において、
    前記第１の回路が有する金属材料及び前記第１の回路が有する半導体材料の、
    いずれとも重ならない前記ｉ型半導体の合計面積が、
    前記ｉ型半導体の全体の面積の６５％以上である撮像装置。
  3. 請求項１において、
    前記光電変換素子はｉ型半導体を有し、
    平面視において、
    前記第１の回路を構成する遮光性材料と重ならない前記ｉ型半導体の合計面積が、
    前記ｉ型半導体の全体の面積の６５％以上である撮像装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１乃至前記第５のトランジスタが有する半導体は、酸化物半導体であることを特徴とする撮像装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第１乃至前記第５のトランジスタが有する半導体は、
    前記ｉ型半導体と異なる禁制帯幅を有することを特徴とする撮像装置。
  6. 少なくとも第１及び第２の光電変換素子を有する撮像装置であって、
    前記第１及び前記第２の光電変換素子はｉ型半導体を有し、
    前記第１の光電変換素子が有する前記ｉ型半導体と、
    前記第２の光電変換素子が有する前記ｉ型半導体は、
    ｎ型半導体またはｐ型半導体を介して隣接することを特徴とする撮像装置。
  7. 請求項１乃至請求項６のいずれか一に記載の撮像装置と、
    表示装置、操作スイッチ、マイク、または、スピーカーと、
    を有する電子機器。
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