JP2011199057A - 固体撮像装置、および、その製造方法、電子機器 - Google Patents

固体撮像装置、および、その製造方法、電子機器 Download PDF

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Abstract

【課題】混色の発生等を防止し、撮像画像の画像品質が低下するなどの不具合の発生を抑制する。
【解決手段】複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３の間においてポテンシャル障壁になるように、画素分離部ＰＢを、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成する。
【選択図】図３

Description

本発明は、固体撮像装置、および、その製造方法、電子機器に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
固体撮像装置は、半導体基板の面に複数の画素が配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
固体撮像装置において、カラー画像を撮像する際には、光電変換部は、一般に、カラーフィルタを介して入射する光を受光面で受光して光電変換することによって、信号電荷を生成する。たとえば、赤・緑・青の３原色のカラーフィルタがベイヤー配列で撮像面に配置されており、その各色のカラーフィルタを透過した各色の光を、各画素において光電変換部が受光する。
ところで、固体撮像装置は、小型化と共に、画素数の増加が要求されている。この場合には、１つの画素のサイズが小さくなるので、各画素で十分な光量を受光することが困難になり、撮像画像の画像品質の向上が容易ではない。このため、固体撮像装置では、高感度化が必要とされる。
また、上記の他に、動画特性の向上のために高速な撮像を実現させる場合や、暗所での撮影が要求される場合においても、画素に入射する光の量が少なくなるので、高感度化が特に必要になる。
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、画素トランジスタを含むように、画素が構成されている。画素トランジスタは、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力するように構成されている。
固体撮像装置は、一般に、半導体基板において回路や配線などが設けられた表面側から入射する光を、光電変換部が受光する。このような場合には、回路や配線などが入射する光を遮光または反射するために、感度を向上させることが困難な場合がある。
このため、半導体基板において回路や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光する「裏面照射型」が提案されている（たとえば、特許文献１参照）。
この他に、撮像面に沿った方向に各色の光を選択的に受光する光電変換部を配置せずに、撮像面に対して垂直な深さ方向に各色用の光電変換部を積層させて配置する「積層型」が提案されている。ここでは、複数の光電変換部のそれぞれを、たとえば、バンドギャップの異なる材料で深さ方向に積層することで各色の光を分離して検出し、色ごとに信号を出力している（たとえば、特許文献２参照）。
また、アバランシェ増倍による信号増幅によって、高感度化を実現させることが提案されている（たとえば、非特許文献１，２参照。）。
また、光吸収係数が高いＣｕＩｎＧａＳｅ２膜などの「カルコパイライト系」の化合物半導体膜を、光電変換部で用いて、高感度化を実現することが提案されている（たとえば、特許文献３および非特許文献３参照）。
特開２００８−１８２１４２号公報 特開２００６−２４５０８８号公報 特開２００７−１２３７２０号公報
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．４４， Ｎｏ．１０ Ｏｃｔｏｂｅｒ １９９７ （１９９７年） ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ４０， １８４７，（２００５年） ２００８年春季応用物理学会 学術講演会予講集２９ｐ−ＺＣ−１２ （２００８年）
上記では、カルコパイライト系の化合物半導体膜を、電極上に結晶成長させることで形成しており、多結晶である。このため、結晶欠陥による暗電流の発生が顕著になる場合がある。また、この場合には、分光することができない。
また、各画素の間において、カルコパイライト系の化合物半導体膜の側面が露出するように、ＲＩＥ法などのエッチング処理で化合物半導体膜が加工されている（たとえば、特許文献３の図２（ｊ）などを参照）。
このため、上記では、画素の間の分離が十分でなく、画素の間において混色が発生し、撮像画像の画像品質が低下する場合がある。また、画素を構成する光電変換部の側壁が露出しているので、そこで界面準位が形成され、トラップされたキャリアの放出等があるために、暗電流の発生が大きくなる場合がある。特に、ＲＩＥ法でエッチング処理をした場合には、イオン照射による結晶へのダメージが大きくなるので、暗電流の発生が大きくなる。
また、ＲＩＥ法でのエッチング処理で画素の分離をする場合には、無効領域が広くなるために、光電変換部の実効的な受光面の面積が小さくなって、量子効率が小さくなる場合がある。
この他に、上記の化合物半導体膜を結晶成長で形成する際には、アンチフェーズドメインが生ずる場合があるために、装置の性能を向上させることが困難な場合がある。
このように、カルコパイライト系の化合物半導体膜を光電変換部として用いた固体撮像装置においては、混色の発生等のように、撮像画像の画像品質が低下するなどの不具合が生ずる場合がある。
したがって、カルコパイライト系の化合物半導体膜を光電変換部として用いた場合において、混色の発生等を防止し、撮像画像の画像品質が低下するなどの不具合の発生を抑制可能な、固体撮像装置、固体撮像装置の製造方法、電子機器を提供する。
本発明の固体撮像装置は、光電変換膜を含む画素が複数配列されていると共に、画素分離部が前記複数の画素の間に介在している画素領域を具備し、前記光電変換膜は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板上にて当該シリコン基板に格子整合するように形成されており、前記画素分離部は、前記複数の画素に対応して形成された前記光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成されている。
本発明の固体撮像装置の製造方法は、光電変換膜を含む画素が複数配列されると共に、画素分離部が前記複数の画素の間に介在する画素領域を具備する固体撮像装置の製造工程を有し、前記固体撮像装置の製造工程は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板上にて当該シリコン基板に格子整合するように前記光電変換膜を形成する光電変換膜形成工程と、前記複数の画素に対応して形成された前記光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって、前記画素分離部を形成する画素分離部形成工程とを含む。
本発明の電子機器は、光電変換膜を含む画素が複数配列されると共に、画素分離部が前記複数の画素の間に介在している画素領域を具備し、前記光電変換膜は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板上にて当該シリコン基板に格子整合するように形成されており、前記画素分離部は、前記複数の画素に対応して形成された前記光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成されている。
本発明では、複数の画素に対応して形成された光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって、画素分離部を形成する。
なお、上記において、「格子整合」の定義は、光電変換膜の厚みが臨界膜厚以内の条件において、格子整合に近い状態を含む。
つまり、臨界膜厚以内であれば、完全に格子整合（Δａ／ａ＝０）しなくても、ミスフィット転位が入らない結晶性の良好な状態が可能となる。
また、「臨界膜厚」の定義は、「ＭａｔｔｈｅｗｓとＢｌａｋｅｓｌｅｅの式」（１）（たとえば、参考文献１を参照）または「ＰｅｏｐｌｅとＢｅａｎの式」（２）（たとえば、参考文献２を参照）で規定される。なお、下記式において、ａは格子定数、ｂは転位のバーガースベクトル、ｖはポワソン比、ｆは格子不整｜Δａ／ａ｜を示している。
Figure 2011199057
Figure 2011199057
（参考文献１）
Ｊ．Ｗ． Ｍａｔｈｅｗｓ ａｎｄ Ａ．Ｅ． Ｂｌａｋｅｓｌｅｅ， Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ ２７ （１９７４）１１８−１２５．
（参考文献２）
Ｒ． Ｐｅｏｐｌｅ ａｎｄ Ｊ．Ｃ． Ｂｅａｎ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ４７ （１９８５） ３２２−３２４．
本発明によれば、カルコパイライト系の化合物半導体膜を光電変換部として用いた場合において、混色の発生等を防止し、撮像画像の画像品質が低下するなどの不具合の発生を抑制可能な、固体撮像装置、固体撮像装置の製造方法、電子機器を提供することができる。
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。 図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。 図３は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。 図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。 図５は、カルコパイライト構造を示す斜視図である。図５では、カルコパイライト材料の一つであるＣｕＩｎＳｅ２を、一例として示している。 図６は、本発明にかかる実施形態１において、固体撮像装置のバンド構造を示す図である。 図７は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。 図８は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。 図９は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。 図１０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。 図１１は、本発明にかかる実施形態１において使用するＭＯＣＶＤ装置（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を示す図である。 図１２は、本発明にかかる実施形態１において使用するＭＢＥ装置（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）を示す図である。 図１３は、本発明にかかる実施形態１の変形例１−１において、固体撮像装置のバンド構造を示す図である。 図１４は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。 図１５は、本発明にかかる実施形態２において、固体撮像装置の製造方法を示す図である。 図１６は、本発明にかかる実施形態２において、固体撮像装置の製造方法を示す図である。 図１７は、本発明にかかる実施形態２において、固体撮像装置の製造方法を示す図である。 図１８は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。 図１９は、本発明にかかる実施形態３において、固体撮像装置の製造方法を示す図である。 図２０は、本発明にかかる実施形態３において、固体撮像装置の製造方法を示す図である。 図２１は、本発明にかかる実施形態４において、固体撮像装置の要部を示す図である。 図２２は、カルコパイライト系材料について、バンドギャップと、格子定数との関係を示した図である。 図２３は、本発明にかかる実施形態４において、固体撮像装置のバンド構造を示す図である。 図２４は、本発明にかかる実施形態４において、固体撮像装置のバンド構造を示す図である。 図２５は、本発明にかかる実施形態４において、固体撮像装置のバンド構造を示す図である。 図２６は、本発明にかかる実施形態４において、固体撮像装置のバンド構造を示す図である。 図２７は、本発明にかかる実施形態４において、カルコパイライト光電変換膜１３ｄを構成する各組成について、バンドギャップから予測される吸収係数αの波長依存性を示す図である。 図２８は、本発明にかかる実施形態４において、固体撮像装置の分光感度特性を示す図である。 図２９は、本発明にかかる実施形態４において、固体撮像装置の分光感度特性を示す図である。 図３０は、ＣｕＧａＩｎＺｎＳＳｅ系の混晶からなるカルコパイライト系材料について、バンドギャップと、格子定数との関係を示した図である。 図３１は、本発明にかかる実施形態４の変形例において、固体撮像装置のバンド構造を示す図である。 図３２は、本発明にかかる実施形態４の変形例において、固体撮像装置のバンド構造を示す図である。 図３３は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。 図３４は、本発明にかかる実施形態５において、固体撮像装置のバンド構造を示す図である。 図３５は、本発明にかかる実施形態５の変形例５−１において、固体撮像装置の要部を示す図である。 図３６は、本発明にかかる実施形態５の変形例において、固体撮像装置のバンド構造を示す図である。 図３７は、本発明にかかる実施形態６において、固体撮像装置の要部を示す図である。 図３８は、本発明にかかる実施形態６において、固体撮像装置の分光感度特性を示す図である。 図３９は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。 図４０は、本発明にかかる実施形態７の変形例７−１において、固体撮像装置の要部を示す図である。 図４１は、本発明にかかる実施形態７の変形例７−２において、固体撮像装置の要部を示す図である。 図４２は、本発明にかかる実施形態８において、固体撮像装置の要部を示す図である。 図４３は、本発明にかかる実施形態８の変形例８−１において、固体撮像装置の要部を示す図である。 図４４は、本発明にかかる実施形態８の変形例８−２において、固体撮像装置の要部を示す図である。 図４５は、本発明にかかる実施形態８の変形例８−３において、固体撮像装置の要部を示す図である。 図４６は、本発明にかかる実施形態８の変形例８−４において、固体撮像装置の要部を示す図である。 図４７は、本発明にかかる実施形態９において、オフ基板であるシリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際の原子配列を示す図である。 図４８は、本発明にかかる実施形態９において、オフ基板であるシリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際の原子配列を示す図である。 図４９は、本発明にかかる実施形態９において、オフ基板であるシリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際の原子配列を示す図である。 図５０は、本発明にかかる実施形態９において、シリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際に、アンチフェーズドメインが生じた領域Ｂを拡大して示す斜視図である。 図５１は、本発明にかかる実施形態９の変形例において、シリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際に、アンチフェーズドメインが生じた領域Ｂを示す斜視図である。
本発明の実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
１．実施形態１（イオン注入でドーピングされた画素分離を形成する場合（裏面照射型＋ＣＦ））
２．実施形態２（ラテラル成長でドーピングされた画素分離を形成する場合（裏面照射型＋ＣＦ））
３．実施形態３（組成制御で画素分離（ノンドープ）を形成した場合）
４．実施形態４（表面照射型の場合１）
５．実施形態５（表面照射型の場合２）
６．実施形態６（表面照射型の場合３）
７．実施形態７（その他の裏面照射型の場合）
８．実施形態８（正孔を信号として読み出す場合）
９．実施形態９（オフ基板を用いる場合）
１０．その他
＜１．実施形態１（イオン注入でドーピングされた画素分離を形成する場合（裏面照射型＋ＣＦ））＞
（Ａ）装置構成
（Ａ−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理回路４４とを有する。各部について、順次、説明する。
固体撮像装置１は、光学系４２を介して入射する光（被写体像）を撮像面ＰＳから受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。具体的には、信号電荷を読み出して、ローデータとして出力する。
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射する被写体像による光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
制御部４３は、各種の制御信号を固体撮像装置１と信号処理回路４４とに出力し、固体撮像装置１と信号処理回路４４とを制御して駆動させる。
信号処理回路４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
（Ａ−２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。
固体撮像装置１は、たとえば、ＣＭＯＳ型イメージセンサとして構成されている。この固体撮像装置１は、図２に示すように、シリコン基板１１を含む。シリコン基板１１は、たとえば、単結晶シリコン半導体からなる半導体基板であり、図２に示すように、シリコン基板１１の面においては、撮像領域ＰＡと、周辺領域ＳＡとが設けられている。
撮像領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに、配置されている。つまり、画素Ｐがマトリクス状に並んでいる。そして、この撮像領域ＰＡは、図１に示した撮像面ＰＳに相当する。画素Ｐの詳細については、後述する。
周辺領域ＳＡは、図２に示すように、撮像領域ＰＡの周囲に位置している。そして、この周辺領域ＳＡにおいては、周辺回路が設けられている。
具体的には、図２に示すように、垂直駆動回路３と、カラム回路４と、水平駆動回路５と、外部出力回路７と、タイミングジェネレータ８と、シャッター駆動回路９とが、周辺回路として設けられている。
垂直駆動回路３は、図２に示すように、周辺領域ＳＡにおいて、撮像領域ＰＡの側部に設けられており、撮像領域ＰＡの画素Ｐを行単位で選択して駆動するように構成されている。
カラム回路４は、図２に示すように、周辺領域ＳＡにおいて、撮像領域ＰＡの下端部に設けられており、列単位で画素Ｐから出力される信号について信号処理を実施する。ここでは、カラム回路４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
水平駆動回路５は、図２に示すように、カラム回路４に電気的に接続されている。水平駆動回路５は、たとえば、シフトレジスタを含み、カラム回路４にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路７へ出力させる。
外部出力回路７は、図２に示すように、カラム回路４に電気的に接続されており、カラム回路４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路７ａとＡＤＣ回路７ｂとを含む。外部出力回路７においては、ＡＧＣ回路７ａが信号にゲインをかけた後に、ＡＤＣ回路７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
タイミングジェネレータ８は、図２に示すように、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７，シャッター駆動回路９のそれぞれに電気的に接続されている。タイミングジェネレータ８は、各種パルス信号を生成し、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７，シャッター駆動回路９に出力することで、各部について駆動制御を行う。
シャッター駆動回路９は、画素Ｐを行単位で選択して、画素Ｐにおける露光時間を調整するように構成されている。
上記の各部は、行単位にて並ぶ複数の画素Ｐについて同時に駆動させる。具体的には、上述した垂直駆動回路３によって供給される選択信号によって、画素Ｐが、水平ライン（画素行）単位で垂直方向ｙに、順次、選択される。そして、タイミングジェネレータ８から出力される各種タイミング信号によって各画素Ｐが駆動する。これにより、各画素Ｐから出力された電気信号が、画素列ごとに、カラム回路４に読み出される。そして、カラム回路４にて蓄積された信号が、水平駆動回路５によって選択されて、外部出力回路７へ、順次、出力される。
（Ａ−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置の詳細構成について説明する。
図３，図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
ここで、図３は、画素Ｐの断面を示している。また、図４は、画素Ｐの回路構成を示している。
図３に示すように、固体撮像装置１は、シリコン基板１１を含み、シリコン基板１１の一方の面（上面）には、カルコパイライト光電変換膜１３，画素分離部ＰＢが形成されている。
そして、図３に示すように、シリコン基板１１の他方の面（下面）には、読み出し用電極１５と、ゲートＭＯＳ４１とが設けられている。また、図３では図示を省略しているが、図４に示す読出し回路５１が、さらに設けられている。読出し回路５１は、図４に示すように、リセットトランジスタＭ１と、増幅トランジスタＭ２と、選択トランジスタＭ３とを含む。読出し回路５１は、ゲートＭＯＳ４１を介して、カルコパイライト光電変換膜１３から信号電荷を読み出し、垂直信号線２７へ電気信号として出力するように構成されている。
そして、図示を省略しているが、シリコン基板１１の他方の面（下面）には、読み出し用電極１５などの各部を覆うように、配線層（図示なし）が設けられている。
そして、配線層（図示なし）が設けられた面（表面）に対して反対に位置する面（裏面）において、入射光Ｈをカルコパイライト光電変換膜１３が受光するように構成されている。つまり、本実施形態の固体撮像装置１は、「裏面照射型ＣＭＯＳイメージセンサ」である。
各部について順次説明する。
（Ａ−３−１）カルコパイライト光電変換膜１３について
固体撮像装置１において、カルコパイライト光電変換膜１３は、図２に示した複数の画素Ｐに対応するように複数が配置されている。つまり、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んで設けられている。
このカルコパイライト光電変換膜１３は、入射光（被写体像）を受光し、光電変換することによって信号電荷を生成するように構成されている。
図３に示すように、カルコパイライト光電変換膜１３は、たとえば、ｐ型シリコン半導体であるシリコン基板１１の一方の面上に設けられている。
ここでは、カルコパイライト光電変換膜１３は、図３に示すように、シリコン基板１１において、複数の画素Ｐに対応するように形成されたｎ型不純物領域１２の上面に設けられている。そして、カルコパイライト光電変換膜１３は、上面にｐ＋層１４ｐが被覆するように形成されている。そして、カルコパイライト光電変換膜１３で生成された信号電荷は、ゲートＭＯＳ４１を介して、読出し回路５１によって読み出される。
そして、図３に示すように、カルコパイライト光電変換膜１３は、側面に画素分離部ＰＢが設けられている。
本実施形態では、カルコパイライト光電変換膜１３は、カルコパイライト構造の化合物半導体であって、シリコン基板１１（Ｓｉ（１００）基板）に格子整合するように結晶が成長されて形成されている。
ここでは、カルコパイライト光電変換膜１３は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板１１上にて単結晶薄膜としてエピタキシャル成長されて形成されている。
たとえば、ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜が、カルコパイライト光電変換膜１３として、シリコン基板１１上に積層されて形成されている。カルコパイライト光電変換膜１３は、導電型が、たとえば、ｐ型である。カルコパイライト光電変換膜１３は、ｐ型の他、ｉ型、ｎ型のいずれであっても良い。
また、上記の化合物半導体以外に、銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体を用いて、カルコパイライト光電変換膜１３を形成しても好適である。
図５は、カルコパイライト構造を示す斜視図である。図５では、カルコパイライト材料の一つであるＣｕＩｎＳｅ２を、一例として示している。
図５に示すように、ＣｕＩｎＳｅ２は、シリコンと同様に、基本形がダイヤモンド構造である。このため、シリコン原子の一部が銅（Ｃｕ），インジウム（Ｉｎ）などの原子に置換することでカルコパイライト構造が構成されるので、シリコン基板１１の面上にて、エピタキシャル成長させることによって、カルコパイライト光電変換膜１３を形成できる。
たとえば、分子線エピタキシー法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）で、カルコパイライト光電変換膜１３が形成される。この他に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ），液相エピタキシー法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）などのエピタキシャル成長法で形成可能である。
（Ａ−３−２）画素分離部ＰＢについて
固体撮像装置１において、画素分離部ＰＢは、図２に示した複数の画素Ｐの間に介在して、画素Ｐの間を互いに分離するように設けられている。つまり、撮像面（ｘｙ面）において複数の画素Ｐの間に介在するように、水平方向ｘと垂直方向ｙとに格子状に延在するように設けられている。
ここでは、画素分離部ＰＢは、図３に示すように、シリコン基板１１の一方の面上において、画素Ｐごとに形成されたカルコパイライト光電変換膜１３の側面に設けられている。
本実施形態においては、画素分離部ＰＢは、ｐ型の不純物を含む半導体で形成されている。たとえば、高濃度のｐ型の不純物を含む銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト系化合物半導体で、画素分離部ＰＢが形成されている。
（Ａ−３−３）読み出し用電極１５について
固体撮像装置１において、読み出し用電極１５は、図２に示した複数の画素Ｐに対応するように複数が配置されている。
ここでは、読み出し用電極１５は、図３に示すように、シリコン基板１１において、カルコパイライト光電変換膜１３が設けられた面（裏面）とは反対側の面（表面）の側に設けられている。
（Ａ−３−４）ゲートＭＯＳ４１について
固体撮像装置１において、ゲートＭＯＳ４１は、図２に示した複数の画素Ｐに対応するように複数が配置されている。
ここでは、ゲートＭＯＳ４１は、シリコン基板１１において、カルコパイライト光電変換膜１３が設けられた面（裏面）とは反対側の面（表面）の側に設けられている。そして、ゲートＭＯＳ４１は、たとえば、シリコン基板１１に活性化領域（図示なし）が形成されており、各ゲートが導電材料で形成されている。
（Ａ−３−５）読出し回路５１について
固体撮像装置１において、読出し回路５１は、図２に示した複数の画素Ｐに対応するように複数が配置されている。
図４に示すように、読出し回路５１は、リセットトランジスタＭ１と、増幅トランジスタＭ２と、選択トランジスタＭ３とを含み、カルコパイライト光電変換膜１３で生成された信号電荷を、ゲートＭＯＳ４１を介して読み出すように構成されている。
読出し回路５１を構成する各トランジスタＭ１，Ｍ２，Ｍ３は、図３では図示していないが、ゲートＭＯＳ４１と同様に、シリコン基板１１において、カルコパイライト光電変換膜１３が設けられた面（裏面）とは反対側の面（表面）の側に設けられている。各トランジスタＭ１，Ｍ２，Ｍ３は、たとえば、シリコン基板１１に活性化領域（図示なし）が形成されており、各ゲートが導電材料で形成されている。
読出し回路５１において、リセットトランジスタＭ１は、増幅トランジスタＭ２のゲート電位をリセットするように構成されている。
具体的には、リセットトランジスタＭ１は、図４に示すように、行リセット信号が供給されるリセット線ＲＳＴにゲートが接続されている。また、リセットトランジスタＭ１は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースがフローティングディフュージョンＦＤに接続されている。そして、リセットトランジスタＭ１は、リセット線ＲＳＴから入力される行リセット信号に基づいて、フローティングディフュージョンＦＤを介して、増幅トランジスタＭ２のゲート電位を、電源電位にリセットする。
読出し回路５１において、増幅トランジスタＭ２は、信号電荷による電気信号を、増幅して出力するように構成されている。
具体的には、増幅トランジスタＭ２は、図４に示すように、ゲートがフローティングディフュージョンＦＤに接続されている。また、増幅トランジスタＭ２は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが選択トランジスタＭ３に接続されている。
読出し回路５１において、選択トランジスタＭ３は、行選択信号が入力された際に、増幅トランジスタＭ２によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。
具体的には、選択トランジスタＭ３は、図４に示すように、選択信号が供給されるアドレス線ＳＥＬにゲートが接続されている。選択トランジスタＭ３は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタＭ２によって増幅された出力信号を、垂直信号線２７に出力する。
（Ａ−３−６）その他
この他に、図３に示すように、シリコン基板１１の上面（裏面）側においては、カラーフィルタＣＦやオンチップレンズＭＬが、画素Ｐに対応して設けられている。
ここでは、カラーフィルタＣＦは、図３に示すように、シリコン基板１１の上面において、絶縁膜ＨＴを介して設けられている。具体的には、カラーフィルタＣＦは、たとえば、３原色のフィルタ層（図示なし）を含み、その３原色のフィルタ層が、たとえば、ベイヤー配列で各色のフィルタ層が配置されている。各色のフィルタ層の配列は、ベイヤー配列に限らず、他の配列でも良い。
オンチップレンズＭＬは、図３に示すように、シリコン基板１１の上面において、絶縁膜ＨＴおよびカラーフィルタＣＦを介して設けられている。オンチップレンズＭＬは、シリコン基板１１の上方へ凸状に突き出るように設けられており、量子効率を向上させるために、上方から入射する光をカルコパイライト光電変換膜１３へ集光する。
また、図示を省略しているが、シリコン基板１１の下面（表面）においては、上記の読出し回路５１等の各部を被覆するように、配線層（図示なし）が設けられている。この配線層においては、各回路素子に電気的に接続された配線（図示なし）が、絶縁層（図示なし）内に形成されている。具体的には、配線層を構成する各配線は、図４にて示した、アドレス線ＳＥＬ，垂直信号線２７，リセット線ＲＳＴなどの配線として機能するように積層して形成されている。
図６は、本発明にかかる実施形態１において、固体撮像装置のバンド構造を示す図である。
図６において、（ａ）は、図３にて一点鎖線で示したＺ１−Ｚ２部分のバンド構造を示し、（ｂ）は、Ｘ１−Ｘ２部分のバンド構造を示している。つまり、（ａ）は、カルコパイライト光電変換膜１３およびシリコン基板１１の深さ方向ｚにおけるバンド構造を示している。そして、（ｂ）は、シリコン基板１１の面に沿った方向ｘにおいて、カルコパイライト光電変換膜１３，画素分離部ＰＢが形成された部分のバンド構造を示している。
図６（ａ）に示すように、深さ方向ｚにおいては、カルコパイライト光電変換膜１３でバンドが傾斜している。このため、蓄積された電子が、シリコン基板１１の側へ移動する。
そして、図６（ｂ）に示すように、シリコン基板１１の面に沿った方向ｘにおいては、カルコパイライト光電変換膜１３と画素分離部ＰＢとの間に、ポテンシャル障壁が形成されている。このため、蓄積された電子が画素Ｐの間で移動することが遮られる。
（Ｂ）製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
図７〜図１０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
ここで、図７〜図１０は、図３と同様に、断面を示しており、図７〜図１０に示す各工程を順次経て、図３等に示した固体撮像装置１について製造をする。
（Ｂ−１）カルコパイライト光電変換膜１３，ｐ＋層１４ｐの形成
まず、図７に示すように、カルコパイライト光電変換膜１３，ｐ＋層１４ｐについて形成する。
ここでは、カルコパイライト光電変換膜１３，ｐ＋層１４ｐの形成前に、シリコン基板１１の面に、読み出し用電極１５、ゲートＭＯＳ４１、読出し回路５１の各部を形成する。そして、シリコン基板１１の面（表面）において、読出し回路５１等の各部を被覆するように、配線層（図示なし）を設ける。
本実施形態においては、いわゆるＳＯＩ基板のシリコン層（シリコン基板１１に相当）に、上記の各部を形成後、そのシリコン層を別のガラス基板（図示なし）の面に転写する。これにより、シリコン層であるシリコン基板１１の裏面側が現れ、（１００）面が露出する。そして、シリコン基板１１の内部に、ｎ型不純物領域１２を形成する。
この後、図７に示すように、シリコン基板１１において、読み出し用電極１５、ゲートＭＯＳ４１などの各部が形成された面とは反対側の面（裏面）に、カルコパイライト光電変換膜１３と、ｐ＋層１４ｐとを順次成膜する。
カルコパイライト光電変換膜１３については、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板１１に格子整合するように形成する。
たとえば、ＭＢＥ法，ＭＯＣＶＤ法などのエピタキシャル成長法で、上記の化合物半導体をシリコン基板１１にエピタキシャル成長させることで、カルコパイライト光電変換膜１３を形成する。
シリコン（Ｓｉ）の格子定数は、５．４３１Åである。ＣｕＡｌＧａＩｎＳＳｅ系混晶は、この格子定数に対応した材料を含み、シリコン基板１１に格子整合するように形成可能である。このため、たとえば、ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜を、カルコパイライト光電変換膜１３として、シリコン基板１１上に形成する。
たとえば、導電型がｐ型になるように、カルコパイライト光電変換膜１３を形成する。ｐ型の他、ｉ型、ｎ型になるように、カルコパイライト光電変換膜１３を形成しても良い。
本実施形態では、たとえば、ｎ型ドーパントである亜鉛（Ｚｎ）の濃度が結晶成長と共に低下するように、ｐ型のＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜を成膜して、カルコパイライト光電変換膜１３を設ける。これにより、深さ方向ｚにおいてバンドが傾斜するように、カルコパイライト光電変換膜１３を形成することができる。
たとえば、不純物濃度が１０１４〜１０１６ｃｍ−３になるように、カルコパイライト光電変換膜１３を形成する。また、たとえば、膜厚が５００ｎｍになるように、カルコパイライト光電変換膜１３を形成する。
カルコパイライト光電変換膜１３については、シリコン基板上において画素分離部ＰＢを形成する部分についても被覆するように、上記の化合物半導体をエピタキシャル成長させて形成する。
なお、上記では、ｎ型ドーパントをｐ型のＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜に含める場合について示したが、これに限定されない。たとえば、ＩＩＩ族とＩ族の各供給量を適宜制御することで、上記と同様に、深さ方向ｚにおいてバンドが傾斜するように、カルコパイライト光電変換膜１３を形成することができる。
ｐ＋層１４ｐについても、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体で形成する。
具体的には、ＭＯＣＶＤ法、ＭＢＥ法などの方法で、Ｇａ，Ｉｎ，Ａｓ，Ｐなどの不純物が多く含まれる条件にて上記の化合物半導体を結晶成長させることで、ｐ＋層１４ｐを形成する。ここでは、正孔がｐ＋層１４ｐに入って横方向に流れるように、高い不純物濃度でｐ＋層１４ｐを形成する。
たとえば、不純物濃度が１０１７〜１０１９ｃｍ−３になるように、ｐ＋層１４ｐを形成する。また、たとえば、膜厚が１０〜１００ｎｍになるように、ｐ＋層１４ｐを形成する。
図１１は、本発明にかかる実施形態１において使用するＭＯＣＶＤ装置を示す図である。
ＭＯＣＶＤ成長方法で、上記のような化合物半導体を結晶成長させる際には、たとえば、図１１に示すＭＯＣＶＤ装置を用いる。
基板（シリコン基板）上で上記の結晶を成長させる際には、図１１に示すように、基板がサセプター（カーボン製）の上に載せられる。サセプターは、高周波加熱装置（ＲＦコイル）で加熱され、基板の温度が制御される。たとえば、基板は、熱分解が可能となる４００℃〜１０００℃の温度範囲になるように加熱される。
そして、有機金属原料が水素でバブリングされて飽和蒸気圧状態にされ、各原料分子が反応管まで輸送される。ここでは、マスフローコントローラー（ＭＦＣ）で各原料に流す水素流量が制御され、原料の単位時間当たりに輸送されるモル量が調整される。そして、基板上で有機金属原料が熱分解されて結晶が成長する。輸送モル量比と結晶の組成比には、相関性がある。このため、結晶の組成比を任意に調整することができる。
原料ガスには、下記のような有機金属が用いられる。
具体的には、銅の有機金属としては、たとえば、アセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）を用いる。この他に、シクロペンタンジエニル銅トリエチルリン（ｈ５−（Ｃ２Ｈ５）Ｃｕ：Ｐ（Ｃ２Ｈ５）３）を用いても良い。
ガリウム（Ｇａ）の有機金属としては、たとえば、トリメチルガリウム（Ｇａ（ＣＨ３）３）を用いる。この他に、トリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いても良い。
アルミニウム（Ａｌ）の有機金属としては、たとえば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）を用いる。この他に、トリエチルアルミニウム（Ａｌ（Ｃ２Ｈ５）３）を用いても良い。
インジウム（Ｉｎ）の有機金属としては、たとえば、トリメチルインジウム（Ｉｎ（ＣＨ３）３）を用いる。この他に、トリエチルインジウム（Ｉｎ（Ｃ２Ｈ５）３）を用いても良い。
セレン（Ｓｅ）の有機金属としては、たとえば、ジメチルセレン（Ｓｅ（ＣＨ３）２）を用いる。この他に、ジエチルセレン（Ｓｅ（Ｃ２Ｈ５）２）を用いても良い。
イオウ（Ｓ）の有機金属としては、たとえば、ジメチルスルフィド（Ｓ（ＣＨ３）２）を用いる。この他に、ジエチルスルフィド（Ｓ（Ｃ２Ｈ５）２）を用いても良い。
亜鉛（Ｚｎ）の有機金属としては、たとえば、ジメチルジンク（Ｚｎ（ＣＨ３）２）を用いる。この他に、ジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）を用いても良い。
また、有機金属以外に、たとえば、Ｓｅ原料として、セレン化水素（Ｈ２Ｓｅ）を用いても良い。その他、Ｓ原料として、硫化水素（Ｈ２Ｓ）を用いても良い。
なお、シクロペンタジエニル銅トリエチルリン（ｈ５−（Ｃ２Ｈ５）Ｃｕ：Ｐ（Ｃ２Ｈ５）３）や、アセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）やトリメチルインジウム（Ｉｎ（ＣＨ３）３）等の原料は、室温で固相状態である。この場合には、原料を加熱して液相状態にする。また、固相状態でも単に高温にして蒸気圧を高くした状態で使ってもよい。
図１２は、本発明にかかる実施形態１において使用するＭＢＥ装置を示す図である。
ＭＢＥ成長方法で、上記のような化合物半導体を結晶成長させる際には、たとえば、図１２に示すＭＢＥ装置を用いる。
この場合には、銅の単体原料と、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、セレン（Ｓｅ）およびイオウ（Ｓ）の各単体原料を、各クヌーセンセルに入れる。そして、これらの原料を適切な温度に加熱して、各分子線を基板上に照射させることによって、結晶成長を実施する。
このとき、イオウ（Ｓ）のように、蒸気圧が特に高い原料の場合には、分子線量の安定性が乏しいことがある。このため、このような場合には、バルブドクラッキングセルを用いて、分子線量を安定化させてもよい。さらに、ガスソースＭＢＥのように、一部の原料をガスソースにしてもよい。たとえば、Ｓｅ原料として、セレン化水素（Ｈ２Ｓｅ）を使用しても良く、イオウ（Ｓ）原料として、硫化水素（Ｈ２Ｓ）を使用しても良い。
（Ｂ−２）レジストパターンＰＲの形成
つぎに、図８に示すように、レジストパターンＰＲについて形成する。
ここでは、図８に示すように、ｐ＋層１４ｐの面上に、レジストパターンＰＲを形成する。
本実施形態では、ｐ＋層１４ｐの上面のうち、下部に画素分離部ＰＢを形成する部分の面が露出し、この部分以外の部分の面が被覆されるように開口が設けられたレジストパターンＰＲを形成する。
具体的には、ｐ＋層１４ｐの上面に、フォトレジスト膜（図示なし）を塗布で成膜後、リソグラフィで、そのフォトレジスト膜をパターン加工することで、レジストパターンＰＲを形成する。
（Ｂ−３）イオン注入の実施
つぎに、図９に示すように、イオン注入を実施する。
ここでは、図９に示すように、レジストパターンＰＲをマスクとして用いて、カルコパイライト光電変換膜１３に不純物をイオン注入する。これにより、レジストパターンＰＲの開口から、カルコパイライト光電変換膜１３にて画素分離部ＰＢを形成する部分に、不純物がイオン注入される。
本実施形態では、Ｇａ，Ｉｎ，Ａｓ，Ｐなどのｐ型不純物を、カルコパイライト光電変換膜１３にて画素分離部ＰＢを形成する部分にイオン注入して、ｐ型不純物を高濃度に含有させる。
たとえば、画素分離部ＰＢを形成する部分におけるｐ型の不純物濃度が１０１７〜１０１９ｃｍ−３になるように、イオン注入を実施する。
そして、レジストパターンＰＲをｐ＋層１４ｐから除去する。
（Ｂ−４）画素分離部ＰＢの形成
つぎに、図１０に示すように、画素分離部ＰＢを形成する。
ここでは、アニールを実施して活性化させることで、画素分離部ＰＢを形成する。
具体的には、４００℃以上の温度条件でアニールを実施して、画素分離部ＰＢを形成する。
このように、シリコン基板１０１の面上にて画素分離部ＰＢを形成する部分を含むように形成されたカルコパイライト光電変換膜１３のうち、その画素分離部ＰＢの形成部分に対して選択的にドーピングすることで、画素分離部ＰＢを形成する。
そして、図３に示したように、シリコン基板１１の上面（裏面）側に、カラーフィルタＣＦ、オンチップレンズＭＬなどの各部を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。
（Ｃ）まとめ
以上のように、本実施形態において、画素領域ＰＡには、画素Ｐが複数配列されている。そして、これと共に、画素領域ＰＡには、画素分離部ＰＢが複数の画素Ｐの間に介在するように形成されている（図２参照）。
ここでは、画素Ｐは、カルコパイライト光電変換膜１３を含み、このカルコパイライト光電変換膜１３は、カルコパイライト構造の化合物半導体であって、シリコン基板１１上にて当該シリコン基板に格子整合するように形成されている（図３参照）。たとえば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体で、カルコパイライト光電変換膜１３が形成されている。このように、本実施形態では、光吸収係数の高いカルコパイライト系材料の混晶を、Ｓｉ（１００）基板に格子整合するようにエピタキシャル成長させることで、カルコパイライト光電変換膜１３が形成されている。このため、カルコパイライト光電変換膜１３の結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３の間においてポテンシャル障壁になるように、ドーピングの濃度制御がされた化合物半導体によって形成されている（図３，図６（ｂ）参照）。このため、本実施形態では、画素分離部ＰＢによって、混色の発生を防止することができる。
画素分離部ＰＢが存在しない従来型であれば、光電変換で生成された電子が、自由に画素間を移動できることになる。あらゆる方向に等価に移動できるとすると、１．５μｍ画素で３０％程度の電子が、隣の画素に入ることになる。この画素分離ＰＢが入ることでそれがほとんど無くなる。
また、本実施形態では、カルコパイライト光電変換膜１３において入射光が入射する側の面上に、高濃度不純物拡散層として、ｐ＋層１４ｐが形成されている。このため、暗電流の発生が抑えられる。
また、本実施形態では、ｐ＋層１４ｐは、複数の画素Ｐの間において連結されるように形成されている。このため、正孔がカルコパイライト光電変換膜１３からｐ＋層１４に入って横方向の画素Ｐの間で流れ、カルコパイライト光電変換膜１３で生成された電子は、シリコン基板１１の側に流れる（図６（ａ）参照）。よって、透明電極をカルコパイライト光電変換膜１３の上面に設ける必要がなくなる。
なお、上記においては、ｐ＋層１４を高い不純物濃度になるように形成することで、カルコパイライト光電変換膜１３の上部に透明電極膜を形成しない場合について示した。しかし、これに限定されない。カルコパイライト光電変換膜１３の上部に、透明電極膜を上部電極として形成してもよい。
（Ｄ）変形例１−１
図１３は、本発明にかかる実施形態１の変形例１−１において、固体撮像装置のバンド構造を示す図である。
図１３では、図６（ａ）と同様に、カルコパイライト光電変換膜１３およびシリコン基板１１の深さ方向ｚにおけるバンド構造を示している。図１３において、（ａ）は、図６（ａ）の場合と異なったバンド構造でカルコパイライト光電変換膜１３が形成された場合について示しており、（ｂ）は、その場合に好適な変形例１−１について示している。
格子整合したカルコパイライト材料は、必ずしもバンド構造が常に一定にならないことがある。つまり、図１３（ａ）に示すように、カルコパイライト光電変換膜１３は、図６（ａ）と比較して判るように、異なったバンド構造で形成される場合がある。
たとえば、下記の参考文献に記述されているように、成長条件によっては、ＣｕＡｕ型の規則相を作ることがあるために、これによって、バンド構造が変化して、電子親和力（伝導帯の底から真空準位までのエネルギー差）が変化することがある。
［参考文献］Ｄ．Ｓ．Ｓｕ ａｎｄ Ｗ．Ｎｅｕｍａｎｎ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７３，７８５，（１９９８）．
このため、前述した図６（ａ）のような、（シリコン基板１１の電子親和力）＞（カルコパイライト光電変換膜１３の電子親和力）の関係にならない場合がある。
図１３（ａ）に示すように、（シリコン基板１１の電子親和力）＜（カルコパイライト光電変換膜１３の電子親和力）になった場合は、シリコン基板１１とカルコパイライト光電変換膜１３との間にポテンシャル障壁が存在することになる。このため、カルコパイライト光電変換膜１３で蓄積された電子が、シリコン基板１１の側に移動することが困難になる場合がある。
このような不具合の発生を防止するために、図１３（ｂ）に示すように、シリコン基板１１とカルコパイライト光電変換膜１３との間に、中間層ＩＴを介在させても良い。中間層ＩＴは、シリコン基板１１とカルコパイライト光電変換膜１３との間のポテンシャル障壁を低くするために、電子親和力がシリコン基板１１の電子親和力とカルコパイライト光電変換膜１３の電子親和力の間になるように形成されている。つまり、中間層ＩＴは、電子親和力が下記の関係になるように形成されている。
（シリコン基板１１の電子親和力）＜（中間層ＩＴの電子親和力）＜（カルコパイライト光電変換膜１３の電子親和力）
中間層ＩＴは、シリコン基板１１の電子親和力と、カルコパイライト光電変換膜１３の電子親和力とのちょうど半分の電子親和力になるように形成されることが、最も好適である。
たとえば、中間層ＩＴについては、下記の材料、膜厚などの条件で形成することが好適である。
・材料（組成）：ＣｕＧａ０．６４Ｉｎ０．３６Ｓ２
・膜厚：５ｎｍ
なお、中間層ＩＴは、臨界膜厚以内であれば、必ずしもシリコン基板１１と格子整合させる必要はない。
たとえば、この中間層ＩＴ（ＣｕＧａ０．６４Ｉｎ０．３６Ｓ２）の場合、Ｓｉ基板との格子不整はΔａ／ａ＝５．１２×１０−３となる。このとき、膜厚５ｎｍであれば、「ＭａｔｔｈｅｗｓとＢｌａｋｅｓｌｅｅの式」（参考文献１）または「Ｐｅｏｐｌｅ と Ｂｅａｎの式」（参考文献２）で規定される臨界膜厚より小さくなる。
＜２．実施形態２（ラテラル成長でドーピングされた画素分離を形成する場合（裏面照射型＋ＣＦ））＞
（Ａ）装置構成など
図１４は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
ここで、図１４は、図３と同様に、画素Ｐの断面を示している。
図１４に示すように、本実施形態においては、絶縁膜８０が設けられている。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
絶縁膜８０は、図１４に示すように、シリコン基板１１の一方の面上に設けられている。
ここでは、シリコン基板１１において、読み出し用電極１５が設けられた面（表面）とは反対側の面（裏面）の側で画素分離部ＰＢが形成される部分に、絶縁膜８０が設けられている。たとえば、シリコン酸化膜が、この絶縁膜８０として設けられている。この他に、シリコン窒化膜などを、この絶縁膜８０として設けてもよい。
詳細については後述するが、絶縁膜８０は、シリコン基板１１の面（裏面）においてカルコパイライト光電変換膜１３を選択的に結晶成長させるために、カルコパイライト光電変換膜１３の形成部分以外の部分の面上に設けられている。
そして、シリコン基板１１においては、絶縁膜８０を介して、画素分離部ＰＢが設けられている。
（Ｂ）製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
図１５〜図１７は、本発明にかかる実施形態２において、固体撮像装置の製造方法を示す図である。
ここで、図１５〜図１７は、図１４と同様に、断面を示しており、図１５〜図１７に示す各工程を順次経て、図１４に示した固体撮像装置について製造をする。
（Ｂ−１）絶縁膜８０の形成
まず、図１５に示すように、絶縁膜８０を形成する。
ここでは、絶縁膜８０の形成前に、実施形態１の場合と同様にして、シリコン基板１１の面に、読み出し用電極１５、ゲートＭＯＳ４１、読出し回路５１の各部を形成する。そして、シリコン基板１１の面（表面）において、読出し回路５１等の各部を被覆するように、配線層（図示なし）を設ける。
この後、図１５に示すように、シリコン基板１１において、読み出し用電極１５等の各部が設けられた面（表面）とは反対側の面（裏面）の側で画素分離部ＰＢが形成される部分に、絶縁膜８０を設ける。つまり、複数の画素Ｐの間を区画するように、絶縁膜８０を形成する。
具体的には、シリコン基板１１の裏面（上面）を被覆するように、たとえば、シリコン酸化膜（図示なし）を成膜する。その後、そのシリコン酸化膜をフォトリソグラフィ技術でパターン加工することによって、絶縁膜８０を形成する。
たとえば、膜厚が５０〜１００ｎｍになるように、この絶縁膜８０を形成する。
（Ｂ−２）カルコパイライト光電変換膜１３の形成
つぎに、図１６に示すように、カルコパイライト光電変換膜１３を形成する。
ここでは、図１６に示すように、シリコン基板１１において、読み出し用電極１５などの各部が形成された面とは反対側の面（裏面）に、カルコパイライト光電変換膜１３を成膜する。
たとえば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板１１に格子整合するように、カルコパイライト光電変換膜１３を形成する。
たとえば、実施形態１の場合と同様にして、ＭＯＣＶＤ法、ＭＢＥ法などの方法で、上記の化合物半導体をシリコン基板１１にエピタキシャル成長させることで、カルコパイライト光電変換膜１３を形成する。
本実施形態では、実施形態１の場合と異なり、シリコン基板１１の上面において、光電変換膜を形成する部分を選択的に被覆するように、上記の化合物半導体を、エピタキシャル成長させることによって、カルコパイライト光電変換膜１３を形成する。
図１５に示したように、シリコン基板１１には複数の画素Ｐの間を区画するように絶縁膜８０が形成されている。このため、シリコン基板１１の面において、絶縁膜８０の形成部分以外の露出部分に、カルコパイライト光電変換膜１３が選択的に結晶成長する。ここでは、絶縁膜８０の膜厚よりも厚い膜厚になるようにカルコパイライト光電変換膜１３を形成し、各画素Ｐに対応するように形成されたカルコパイライト光電変換膜１３の間には、トレンチＴＲが設けられる。
（Ｂ−３）画素分離部ＰＢ，ｐ＋層１４ｐの形成
つぎに、図１７に示すように、画素分離部ＰＢ，ｐ＋層１４ｐを形成する。
ここでは、図１７に示すように、シリコン基板１１において、読み出し用電極１５などの各部が形成された面とは反対側の面（裏面）に、画素分離部ＰＢ，ｐ＋層１４ｐを形成する。つまり、シリコン基板１１の裏面において、画素分離部ＰＢが絶縁膜８０を被覆すると共に、ｐ＋層１４ｐがカルコパイライト光電変換膜１３を被覆するように、画素分離部ＰＢ，ｐ＋層１４ｐを形成する。
たとえば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体で、画素分離部ＰＢ，ｐ＋層１４ｐのそれぞれを形成する。
具体的には、Ｇａ，Ｉｎ，Ａｓ，Ｐなどのｐ型の不純物が多く含まれる条件で、上記の化合物半導体をラテラル成長させる。これにより、カルコパイライト光電変換膜１３の間のトレンチＴＲに上記の化合物半導体が埋め込まれて、画素分離部ＰＢが形成されると共に、カルコパイライト光電変換膜１３の上面に、ｐ＋層１４ｐが形成される。
たとえば、不純物濃度が１０１７〜１０１９ｃｍ−３になるように、画素分離部ＰＢ，ｐ＋層１４ｐを形成する。
このように、シリコン基板１１上において、画素分離部ＰＢを形成する部分を被覆するように、化合物半導体を結晶成長させることによって、画素分離部ＰＢを形成する。そして、これと共に、カルコパイライト光電変換膜１３の上面を被覆するように、化合物半導体を結晶成長させることによって、ｐ＋層１４ｐを形成する。
そして、図１４に示したように、シリコン基板１１の上面（裏面）側に、カラーフィルタＣＦ、オンチップレンズＭＬなどの各部を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。
（Ｃ）まとめ
以上のように、本実施形態では、実施形態１と同様に、カルコパイライト光電変換膜１３は、カルコパイライト構造の化合物半導体であって、シリコン基板１１上にて当該シリコン基板に格子整合するように形成されている。このため、カルコパイライト光電変換膜１３の結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３の間においてポテンシャル障壁になるように、ドーピングの濃度制御がされた化合物半導体によって形成されている（図１４参照）。このため、本実施形態では、画素分離部ＰＢによって、混色の発生を防止することができる。
実施形態２の場合、実施形態１に比べてイオン注入やアニールなどプロセス工程数が減ることで、製造コスト的に好適な効果がある。また、イオン注入やアニールを必要としないので、それらのプロセスによるダメージがない（たとえば、イオン注入時のダメージや、アニール時の配線層への悪影響など）。
＜３．実施形態３（組成制御で画素分離（ノンドープ）を形成した場合）＞
（Ａ）装置構成など
図１８は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。
ここで、図１８は、図１４と同様に、画素Ｐの断面を示している。
図１８に示すように、本実施形態においては、画素分離部ＰＢｃが実施形態２と異なる。この点を除き、本実施形態は、実施形態２と同様である。このため、重複する部分については、記載を省略する。
画素分離部ＰＢｃは、図１８に示すように、画素Ｐに対応するように形成された複数のカルコパイライト光電変換膜１３の間において、絶縁膜８０を被覆するように、設けられている。
本実施形態では、画素分離部ＰＢｃは、実施形態２と異なり、ｐ型の不純物を含まない半導体で形成されている。たとえば、バンドギャップが広い、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト系化合物半導体で、画素分離部ＰＢｃが形成されている。たとえば、バンドギャップ差が、ｋＴ＝２７ｍｅＶ以上になるように、画素分離部ＰＢｃが形成されている。このようにすることで、画素Ｐに対応するように形成された複数のカルコパイライト光電変換膜１３の間に、ポテンシャル障壁が形成されるので、画素Ｐの間が画素分離部ＰＢｃで分離される。
（Ｂ）製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
図１９〜図２０は、本発明にかかる実施形態３において、固体撮像装置の製造方法を示す図である。
ここで、図１９〜図２０は、図１８と同様に、断面を示しており、図１９〜図２０に示す各工程を順次経て、図１８に示した固体撮像装置について製造をする。
（Ｂ−１）画素分離部ＰＢｃの形成
まず、図１９に示すように、画素分離部ＰＢｃを形成する。
ここでは、画素分離部ＰＢｃの形成に先立って、実施形態２の場合と同様にして、絶縁膜８０，カルコパイライト光電変換膜１３を形成する（図１５，図１６参照）。
この後、図１９に示すように、画素Ｐに対応するように形成された複数のカルコパイライト光電変換膜１３の間において、絶縁膜８０を被覆するように、画素分離部ＰＢｃを形成する。
本工程では、たとえば、バンドギャップの広い銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト系化合物半導体で、画素分離部ＰＢｃを形成する。
具体的には、実施形態２と異なり、ｐ型の不純物を含まない条件で、上記の化合物半導体をラテラル成長させる。これにより、カルコパイライト光電変換膜１３の間のトレンチＴＲに上記の化合物半導体が埋め込まれて、画素分離部ＰＢｃが形成される。
たとえば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレンの組成比が、
１．０：０．３６：０．６４：０：１．２８：０．７２、あるいは、１．０：０．２４：０．２３：０．５３：２．０：０になるように、画素分離部ＰＢｃを形成する。
つまり、ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２、あるいは、ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２になるように、画素分離部ＰＢｃを形成する。
（Ｂ−２）ｐ＋層１４ｐの形成
つぎに、図２０に示すように、ｐ＋層１４ｐを形成する。
ここでは、図２０に示すように、シリコン基板１１の裏面（上面）側において、カルコパイライト光電変換膜１３と、画素分離部ＰＢｃとの上面を被覆するように、ｐ＋層１４ｐを設ける。
たとえば、実施形態２と同様にして、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体で、ｐ＋層１４ｐを形成する。
具体的には、Ｇａ，Ｉｎ，Ａｓ，Ｐなどの不純物が多く含まれる条件で、上記の化合物半導体を結晶成長させて、ｐ＋層１４ｐを形成する。
そして、図１８に示したように、シリコン基板１１の上面（裏面）側に、カラーフィルタＣＦ、オンチップレンズＭＬなどの各部を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。
（Ｃ）まとめ
以上のように、本実施形態では、実施形態１と同様に、カルコパイライト光電変換膜１３は、カルコパイライト構造の化合物半導体であって、シリコン基板１１上にて当該シリコン基板に格子整合するように形成されている。このため、カルコパイライト光電変換膜１３の結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢｃは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３の間においてポテンシャル障壁になるように、組成が制御された化合物半導体によって形成されている（図１８参照）。このため、本実施形態では、画素分離部ＰＢｃによって、混色の発生を防止することができる。
さらに、バンドギャップ制御によるポテンシャル障壁の場合、必ずしも障壁層にドーピングする必要がなく、実施形態１，２に比べて、結晶性が良くなる好適な効果がある。さらに、実施形態１に比べてイオン注入やアニールなどプロセス工程数が減ることで、製造コスト的に好適な効果がある。
＜４．実施形態４（表面照射型の場合１）＞
（Ａ）装置構成など
図２１は、本発明にかかる実施形態４において、固体撮像装置の要部を示す図である。
ここで、図２１は、図３と同様に、画素Ｐの断面を示している。
図２１に示すように、本実施形態においては、画素Ｐの構成が実施形態１と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、適宜、記載を省略する。
図２１に示すように、固体撮像装置は、シリコン基板１１を含み、シリコン基板１１の一方の面（上面）には、カルコパイライト光電変換膜１３ｄ，画素分離部ＰＢｄが形成されている。
そして、図示を省略しているが、このシリコン基板１１の一方の面（上面）には、実施形態１と異なり、読み出し用電極（図示なし）と、ゲートＭＯＳ（図示なし）と、読出し回路（図示なし）が設けられている。これらの各部は、たとえば、このシリコン基板１１の一方の面にて、画素Ｐの間に設けられており、配線層（図示なし）で被覆されている。
そして、シリコン基板１１にてカルコパイライト光電変換膜１３ｄ等の各部が設けられた面（表面）において、入射光Ｈをカルコパイライト光電変換膜１３ｄが受光するように構成されている。具体的には、シリコン基板１１の上面（表面）側においては、オンチップレンズ（図示なし）が、画素Ｐに対応して設けられており、オンチップレンズで集光された入射光をカルコパイライト光電変換膜１３ｄが受光するように構成されている。つまり、本実施形態の固体撮像装置は、「表面照射型ＣＭＯＳイメージセンサ」である。ただし、本実施形態では、カラーフィルタを設けていない。
各部について順次説明する。
（Ａ−１）カルコパイライト光電変換膜１３ｄについて
固体撮像装置において、カルコパイライト光電変換膜１３ｄは、図２１に示すように、複数の画素Ｐに対応するように複数が配置されている。
カルコパイライト光電変換膜１３ｄは、図２１に示すように、たとえば、ｐ型シリコン半導体であるシリコン基板１１の一方の面上に設けられている。ここでは、カルコパイライト光電変換膜１３ｄは、シリコン基板１１において、複数の画素Ｐに対応するように形成されたｎ型不純物領域１２ｄの上面に設けられている。
そして、図２１に示すように、カルコパイライト光電変換膜１３ｄは、上面に、透明電極１４が被覆するように形成されている。透明電極１４は、たとえば、インジウムスズオキサイド（ＩＴＯ）、酸化亜鉛、インジウム亜鉛オキサイド等の透明な導電材料で形成されている。透明電極１４は、グランドに接地され、正孔蓄積によるチャージを防ぐように構成されている。
そして、図２１に示すように、カルコパイライト光電変換膜１３ｄは、側面に画素分離部ＰＢｄが設けられている。
カルコパイライト光電変換膜１３ｄは、実施形態１と同様に、カルコパイライト構造の化合物半導体であって、シリコン基板１１（Ｓｉ（１００）基板）に格子整合するように形成されている。ここでは、カルコパイライト光電変換膜１３ｄは、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体であって、ｐ型シリコン半導体であるシリコン基板１１に格子整合するように形成されている。
本実施形態では、カルコパイライト光電変換膜１３ｄは、実施形態１と異なり、入射光を、深さ方向ｚで、赤色，緑色，青色の各色の光に分光して光電変換するように構成されている。ここでは、図２１に示すように、カルコパイライト光電変換膜１３ｄは、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとを含み、それぞれが、シリコン基板１１の表面上で、順次、積層されている。カルコパイライト光電変換膜１３ｄにおいては、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇとが、ｉ型であり、第３光電変換膜２３Ｂが、ｐ型である。つまり、全体でｐ−ｉ−ｎ構造となるように構成されている。
カルコパイライト光電変換膜１３ｄのうち、第１光電変換膜２１Ｒは、図２１に示すように、シリコン基板１１の表面に直接的に設けられている。この第１光電変換膜２１Ｒは、上方から入射する入射光のうち、赤色光を選択的に分光して光電変換するように構成されている。つまり、第１光電変換膜２１Ｒは、透明電極１４，第３光電変換膜２３Ｂ，第２光電変換膜２２Ｇなどの各部を透過した光のうち、赤色の波長帯の光を高感度に受光して光電変換し電荷を生成するように設けられている。
カルコパイライト光電変換膜１３ｄのうち、第２光電変換膜２２Ｇは、図２１に示すように、シリコン基板１１の表面に、第１光電変換膜２１Ｒを介在して設けられている。この第２光電変換膜２２Ｇは、上方から入射する入射光のうち、緑色光を選択的に分光して光電変換するように構成されている。つまり、第２光電変換膜２２Ｇは、透明電極１４，第３光電変換膜２３Ｂなどの各部を透過した光のうち、緑色の波長帯の光を高感度に受光して光電変換し電荷を生成するように設けられている。
カルコパイライト光電変換膜１３ｄのうち、第３光電変換膜２３Ｂは、図２１に示すように、シリコン基板１１の表面に、第１光電変換膜２１Ｒおよび第２光電変換膜２２Ｇを介在して設けられている。この第３光電変換膜２３Ｂは、上方から入射する入射光のうち、青色光を選択的に分光して光電変換するように構成されている。つまり、第３光電変換膜２３Ｂは、透明電極１４などの各部を透過した光のうち、青色の波長帯の光を高感度に受光して光電変換し電荷を生成するように設けられている。
図２２は、カルコパイライト系材料について、バンドギャップと、格子定数との関係を示した図である。
図２２において一点鎖線で示すように、シリコン（Ｓｉ）の格子定数ａである５．４３１Åの条件で、カルコパイライト系材料の組成を調整することで、バンドギャップを任意に設定することができる。このため、赤色光，緑色光，青色光のそれぞれを、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれが、選択的に光電変換するように、組成が調整されて、それぞれが形成されている。
具体的には、第１光電変換膜２１Ｒは、バンドギャップが２．００ｅＶ±０．１ｅＶ（波長５９０ｎｍ〜６５０ｎｍ）の範囲になるように形成される。このため、図２２に示すように、第１光電変換膜２１Ｒは、ＣｕＡｌ≡ＧａｙＩｎｚＳ２の組成において、下記の数式を満たすように形成されている。
０≦ｘ≦０．１２
０．３８≦ｙ≦０．５２
０．４８≦ｚ≦０．５０
ｘ＋ｙ＋ｚ＝１
また、第２光電変換膜２２Ｇは、バンドギャップが２．２０ｅＶ±０．１５ｅＶ（波長５３０ｎｍ〜６０５ｎｍ）の範囲になるように形成される。このため、図２２に示すように、第２光電変換膜２２Ｇは、ＣｕＡｌｘＧａｙＩｎｚＳ２の組成において、下記の数式を満たすように形成されている。
０．０６≦ｘ≦０．４１
０．０１≦ｙ≦０．４５
０．４９≦ｚ≦０．５８
ｘ＋ｙ＋ｚ＝１
また、第３光電変換膜２３Ｂは、バンドギャップが２．５１ｅＶ±０．２ｅＶ（波長４６０ｎｍ〜５３５ｎｍ）の範囲になるように形成される。このため、図２２に示すように、第３光電変換膜２３Ｂは、ＣｕＡｌｘＧａｙＳｕＳｅｖの組成において、下記の数式を満たすように形成されている。
０．３１≦ｘ≦０．５２
０．４８≦ｙ≦０．６９
１．３３≦ｕ≦１．３８
０．６２≦ｖ≦０．６７
ｘ＋ｙ＋ｕ＋ｖ＝３（もしくは、ｘ＋ｙ＝１、および、ｕ＋ｖ＝２）
たとえば、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、下記の組成になるように形成されている。
・第１光電変換膜２１Ｒ：ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜（バンドギャップ：２．００ｅＶ）
・第２光電変換膜２２Ｇ：ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２膜（バンドギャップ：２．２０ｅＶ）
・第３光電変換膜２３Ｂ：ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２膜（バンドギャップ：２．５１ｅＶ）
なお、上記では、図２２に示すようにベガード則（線形）の場合を示しているが、ボーイングが存在してベガード則から外れる場合には、望みのバンドギャップになるように、上記の組成を変更して、各光電変換膜２１Ｒ，２２Ｇ，２３Ｂを形成しても良い。
図２１では図示を省略しているが、上記のカルコパイライト光電変換膜１３ｄにおいては、各界面部分にてキャリアを閉じ込めるために、スパイク状のエネルギー障壁が設けられている。カルコパイライト光電変換膜１３ｄのバンド構造の詳細については、後述する。
（Ａ−２）画素分離部ＰＢｄについて
固体撮像装置において、画素分離部ＰＢｄは、実施形態１と同様に、複数の画素Ｐの間に介在して、画素Ｐの間を互いに分離するように設けられている。
ここでは、画素分離部ＰＢｄは、図２１に示すように、シリコン基板１１の一方の面上において、画素Ｐごとに形成されたカルコパイライト光電変換膜１３ｄの側面に設けられている。
本実施形態においては、画素分離部ＰＢｄは、ｐ型の不純物を含む半導体で形成されている。たとえば、高濃度のｐ型の不純物を含む銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト系化合物半導体で、画素分離部ＰＢが形成されている。
（Ａ−３）その他
上記の固体撮像装置において、各信号の読出しの際には、たとえば、アバランシェ増倍の低電圧駆動を同時に行う。
図２３〜図２６は、本発明にかかる実施形態４において、固体撮像装置のバンド構造を示す図である。
図２３〜図２６においては、図２１にて一点鎖線で示したＺ１ｄ−Ｚ２ｄ部分のバンド構造を示している。つまり、カルコパイライト光電変換膜１３ｄおよびシリコン基板１１の深さ方向ｚにおけるバンド構造を示している。
これらの図のうち、図２３は、信号読出し等の動作を実施する前の状態を示している。つまり、ゼロバイアスの状態を示している。
これに対して、図２４〜図２６は、信号読出し等の動作を実施するときの状態を示している。つまり、所定の逆バイアスＶＲ，ＶＧ，ＶＢをカルコパイライト光電変換膜１３ｄに印加した場合を示している。ここでは、図２４は、第１光電変換膜２１Ｒから得られる赤色信号（Ｒ信号）を読み出す場合を示している。図２５は、第２光電変換膜２２Ｇから得られる緑色信号（Ｇ信号）を読み出す場合を示している。図２６は、第３光電変換膜２３Ｂから得られる青色信号（Ｂ信号）を読み出す場合を示している。
深さ方向ｚにおいては、カルコパイライト光電変換膜１３ｄが、全体で、ｐ−ｉ−ｎ構造となっており、図２３に示すように、内部電界によって、バンドが傾斜している。このため、この傾斜によって、光の入射で生成された電子−正孔対が、電子と正孔とに空間的に分離される。
さらに、カルコパイライト光電変換膜１３ｄは、図２３に示すように、ｎ型不純物領域１２ｄと、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとの各界面に、スパイク状のエネルギー障壁が形成されている。ここでは、それぞれの界面付近のワイドギャップ側において、スパイク状の障壁が、下記の式を満たすように形成されている。つまり、スパイク状のエネルギー障壁が、室温の熱エネルギーより十分に高くなるように形成されている。
下記式では、ＢＲは、ｎ型不純物領域１２ｄと第１光電変換膜２１Ｒとの界面における障壁のエネルギーである。ＢＧは、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇとの界面における障壁のエネルギーである。ＢＢは、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとの界面における障壁のエネルギーである。また、ｋは、ボルツマン定数であり、ｋＴは、室温の熱エネルギーに対応した値である。
ＢＢ≧ＢＧ≧ＢＲ＞ｋＴ（＝２６ｍｅＶ）
このように、固体撮像装置のバンド構造が構成されることで、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとのそれぞれにおいて、光電子が閉じ込められるので、各色に応じた信号電荷の蓄積が可能になっている（光電子蓄積）。
上記のように、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとのそれぞれにおいて、信号電荷が蓄積された際には、順次、各膜から信号電荷が信号として読み出される。
まず、図２４に示すように、第１光電変換膜２１Ｒから信号電荷をＲ信号として読み出す。
ここでは、図２４に示すように、逆バイアスＶＲを印加することで、Ｒ信号を読み出す。Ｇ信号やＢ信号については、スパイク状の障壁によって、閉じ込められているので、読み出されない。
この信号の読み出しの際は、一旦、ｎ型不純物領域１２ｄで電荷が蓄積された状態で、ゲートＭＯＳ（図示なし），読み出し回路（図示なし）によって、信号が読み出される。
図２４に示すように、ｎ型不純物領域１２ｄと、第１光電変換膜２１Ｒ（ｉ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜）との間には、伝導帯のエネルギー段差が設けられている。このため、低い電圧印加でも、衝突により格子に大きい運動エネルギーを与えることで、イオン化による新たな電子−正孔対が生成され、アバランシェ増倍が生じる。
つぎに、図２５に示すように、第２光電変換膜２２Ｇから信号電荷をＧ信号として読み出す。
ここでは、図２５に示すように、逆バイアスＶＧを印加することで、Ｇ信号を読み出す。この場合には、第１光電変換膜２１Ｒから信号電荷をＲ信号として読み出す場合の逆バイアス電圧よりも高い逆バイアスＶＧを印加する。
この場合においても、図２５に示すように、第１光電変換膜２１Ｒから信号電荷をＲ信号として読み出す場合と同様に、アバランシェ増倍が同様に生じて、Ｇ信号が読み出される。
つぎに、図２６に示すように、第３光電変換膜２３Ｂから信号電荷がＢ信号として読み出される。
ここでは、図２６に示すように、逆バイアスＶＢを印加することで、Ｂ信号を読み出す。この場合には、第１光電変換膜２１Ｒから信号電荷をＲ信号として読み出す場合、および、第２光電変換膜２２Ｇから信号電荷をＧ信号として読み出す場合の逆バイアス電圧よりも高い逆バイアスＶＧを印加する。
この場合においても、図２６に示すように、アバランシェ増倍が同様に生じて、Ｂ信号が読み出される。
上記のようにして、逆バイアス電圧ＶＲ、ＶＧ、ＶＢを、順次、印加することで、Ｒ信号，Ｇ信号，Ｂ信号のそれぞれを読み出すことができる（ただし、ＶＢ＞ＶＧ＞ＶＲ）。
なお、上記では、信号の読み出しに、ゲートＭＯＳを使った読み出し方法を述べたが、これに限定されない。ゲートＭＯＳを形成せずに、直接、ｎ型不純物領域１２ｄに読み出し用電極を形成して、信号の読み出しを実施するように構成しても良い。
（Ｂ）製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
まず、図２１に示したように、シリコン基板１１として、（１００）シリコン基板を準備後、そのシリコン基板１１に、ｎ型不純物領域１２ｄを形成する。この他に、読出し電極，読出し回路などをシリコン基板１１に形成する。
つぎに、図２１に示したように、シリコン基板１１上に、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを順次設ける。
ここでは、たとえば、ＭＢＥ法で、ｉ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２混晶の結晶成長をシリコン基板１１上で行うことで、第１光電変換膜２１Ｒを形成する。
この場合においては、第１光電変換膜２１Ｒとシリコン基板１１との界面に、下記のエネルギーＢＲの障壁が入るように、第１光電変換膜２１Ｒの形成を実施する。
ＢＲ＞ｋＴ＝２６ｍｅＶ
たとえば、最初に、ｉ−ＣｕＡｌ０．０６Ｇａ０．４５Ｉｎ０．４９Ｓ２の組成で結晶成長を開始する。その後、ＡｌとＩｎの組成を徐々に小さくすると同時に、Ｇａの組成を徐々に増加させて、ｉ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２の組成になるように、結晶成長を実施する。
たとえば、上記の障壁の厚みが、１００ｎｍであって、第１光電変換膜２１Ｒのトータルの厚みが、たとえば、０．８μｍになるように、第１光電変換膜２１Ｒを形成する。なお、上記においては、ＢＲ＝５０ｍｅＶ以下であり、室温の熱エネルギーよりも十分に高い。
そして、第１光電変換膜２１Ｒの上面に、第２光電変換膜２２Ｇを形成する。
たとえば、ＭＢＥ法で、ｉ−ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２混晶の結晶成長をシリコン基板１１上で行うことで、第２光電変換膜２２Ｇを形成する。
この場合においては、第１光電変換膜２１Ｒとの界面に、下記のエネルギーＢＧの障壁が入るように、第２光電変換膜２２Ｇの形成を実施する。
ＢＧ＞ＢＲ＞ｋＴ＝２６ｍｅＶ
たとえば、最初に、ｉ−ＣｕＡｌ０．３３Ｇａ０．１１Ｉｎ０．５６Ｓ２の組成で結晶成長を開始する。その後、ＡｌとＩｎの組成を徐々に減少させると同時に、Ｇａの組成を徐々に増加させて、ｉ−ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２の組成になるように、結晶成長を実施する。
たとえば、上記の障壁の厚みが、１００ｎｍであって、第２光電変換膜２２Ｇのトータルの厚みが、たとえば、０．７μｍになるように、第２光電変換膜２２Ｇを形成する。なお、上記においては、ＢＧ＝８４ｍｅＶ以下であり、室温の熱エネルギーより十分に高い
そして、第２光電変換膜２２Ｇの上面に、第３光電変換膜２３Ｂを形成する。
たとえば、ＭＢＥ法で、ｐ−ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２混晶の結晶成長をシリコン基板１１上で行うことで、第３光電変換膜２３Ｂを形成する。
この場合においては、第２光電変換膜２２Ｇとの界面に、下記のエネルギーＢＢの障壁が入るように、第３光電変換膜２３Ｂの形成を実施する。
ＢＢ＞ＢＧ＞ＢＲ＞ｋＴ＝２６ｍｅＶ
たとえば、最初に、ｐ−ＣｕＡｌ０．４２Ｇａ０．５８Ｓ１．３６Ｓｅ０．６４の組成で結晶成長を開始させる。そして、その後、ＡｌとＳの組成を徐々に減少させると同時に、Ｇａの組成を徐々に増加させて、ｐ−ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２の組成になるように、結晶成長を実施する。
たとえば、上記の障壁の厚みが、１００ｎｍであって、第３光電変換膜２３Ｂのトータルの厚みが、たとえば、０．３μｍになるように、第３光電変換膜２３Ｂを形成する。なお、上記においては、ＢＢ＝１００ｍｅＶ以下であり、室温の熱エネルギーより十分に高い。
なお、上記においては、上記の結晶成長の実施前に、シリコン基板１１の表面にシリコン酸化膜（図示せず）を成膜する。そして、その後、シリコン基板１１の表面にて、カルコパイライト光電変換膜１３の形成する部分が露出するように、そのシリコン酸化膜（図示せず）をパターン加工する。
この後、上記のように、カルコパイライト光電変換膜１３の形成する部分に、選択的に、上記の化合物半導体を結晶成長させて、第１光電変換膜２１Ｒなどを順次形成する。
つぎに、画素分離部ＰＢｄを形成する。
ここでは、実施形態２の場合と同様にして、画素分離部ＰＢｄを形成する。
たとえば、カルコパイライト光電変換膜１３ｄの間を区画するようにシリコン酸化膜（図示なし）が形成された状態の下、ｐ型の不純物が多く含まれる条件で、化合物半導体をラテラル成長させる。これにより、カルコパイライト光電変換膜１３ｄの間に、化合物半導体が埋め込まれて、画素分離部ＰＢｆが形成される。
つぎに、透明電極１４をカルコパイライト光電変換膜１３ｄの上面に設ける。
ここでは、カルコパイライト光電変換膜１３ｄ上に、たとえば、インジウムスズオキサイド（ＩＴＯ）などの透明な導電材料を、スパッタ蒸着法で成膜してＩＴＯ膜（図示なし）を形成する。その後、そのＩＴＯ膜をパターン加工することで、透明電極１４を設ける。
そして、適宜、シリコン基板１１の上面（表面）側に、オンチップレンズなどの各部を設ける。このようにすることで、表面照射型のＣＭＯＳ型イメージセンサを完成させる。
（Ｃ）まとめ
以上のように、本実施形態では、実施形態１と同様に、カルコパイライト光電変換膜１３ｄは、カルコパイライト構造の化合物半導体であって、シリコン基板１１上にて当該シリコン基板１１に格子整合するように形成されている。このため、本実施形態は、カルコパイライト光電変換膜１３ｄの結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢｄは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３ｄの間においてポテンシャル障壁になるようにドーピングされた化合物半導体によって形成されている（図２１参照）。このため、本実施形態では、画素分離部ＰＢｄによって、混色の発生を防止することができる。
また、本実施形態では、カルコパイライト光電変換膜１３ｄは、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを含む。第１光電変換膜２１Ｒは、シリコン基板１１の上に設けられており、上方から入射した光のうち、赤色成分の光について選択的に光電変換するように形成されている。第２光電変換膜２２Ｇは、第１光電変換膜２１Ｒを介在してシリコン基板１１の上に設けられており、上方から入射した光のうち、緑色成分の光について選択的に光電変換するように形成されている。第３光電変換膜２３Ｂは、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇを介在してシリコン基板１１の上に設けられており、上方から入射した光のうち、青色成分の光について選択的に光電変換するように形成されている（図２１参照）。そして、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇとの界面部分、および、第２光電変換膜２２Ｇと第３光電変換膜２３Ｂとの界面部分は、バンド構造が当該界面部分以外の部分よりもワイドギャップになるように形成されている（図２３参照）。そして、第１光電変換膜２１Ｒに逆バイアス電圧ＶＲを印加することによって、当該第１光電変換膜２１Ｒから信号電荷を赤色信号として読み出す。また、第２光電変換膜２２Ｇに逆バイアス電圧ＶＧを印加することによって、当該第２光電変換膜２２Ｇから信号電荷を緑色信号として読み出す。また、第３光電変換膜２３Ｂに逆バイアス電圧ＶＢを印加することによって、当該第３光電変換膜２３Ｂから信号電荷を青色信号として読み出す。この場合には、ＶＲ、ＶＧ、ＶＢの順で、ＶＢ＞ＶＧ＞ＶＲの関係になるように、各逆バイアス電圧を各部に順次印加する。このため、本実施形態では、深さ方向ｚにおいて、赤・緑・青の３原色の各光の信号を得ることができる。この場合には、アバランシェ増倍の低電圧化が可能となる。また、このような読み出し方法によって、受光の面積を大きくすることが可能になるので、高感度化が可能であって、製造プロセスの簡便化により低コスト化を実現することができる。
図２７は、本発明にかかる実施形態４において、カルコパイライト光電変換膜１３ｄを構成する各組成について、バンドギャップから予測される吸収係数αの波長依存性を示す図である。
図２７に示すように、カルコパイライト光電変換膜１３ｄを構成する各組成は、バンドギャップより低いエネルギー側の光子エネルギーで、吸収係数αが急峻に小さくなっている。
図２８，図２９は、本発明にかかる実施形態４において、固体撮像装置の分光感度特性を示す図である。
図２８では、下記のように、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを形成した場合を示している。
・第１光電変換膜２１Ｒ：ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜（厚さ０．８μｍ）
・第２光電変換膜２２Ｇ：ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２膜（厚さ０．７μｍ）
・第３光電変換膜２３Ｂ：ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２膜（厚さ０．３μｍ）
これに対して、図２９では、下記のように、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを変えて形成した場合を示している。
・第１光電変換膜２１Ｒ：Ｓｉ膜（厚さ２．６μｍ）
・第２光電変換膜２２Ｇ：Ｓｉ膜（厚さ１．７μｍ）
・第３光電変換膜２３Ｂ：Ｓｉ膜（厚さ０．６μｍ）
図２８と図２９とを比較して判るように、本実施形態のようにカルコパイライト系化合物半導体で各光電変換膜２１Ｒ，２２Ｇ，２３Ｂを形成した方が、上記のようにシリコンで形成する場合よりも、各色の分離が良好であって、混色の発生を抑制可能である。
このように、本実施形態では、カラーフィルタを用いなくても、色分離が良好である。また、入射光がカラーフィルタでカットされないので、光の利用効率が高く、感度を向上させることができる。
また、さらに、１つの画素Ｐの深さ方向で、ＲＧＢの３色の信号が得られるので、デモザイク処理が不要となり、偽色の発生が原理的になく、高解像度化を容易に実現することができる。また、ローパスフィルターの設置が、不要となり、低コスト化を実現することができる。
なお、本実施形態では、実施形態１と同様に、上記の化合物半導体層に不純物をイオン注入することで、画素分離部ＰＢｄを形成する場合について示したが、これに限定されない。
実施形態２の場合と同様に、カルコパイライト光電変換膜１３ｄをシリコン基板１１の面の一部に選択的に結晶成長した後に、画素分離部ＰＢｄを、複数のカルコパイライト光電変換膜１３ｄの間の溝を埋めるようにラテラル成長で形成してもよい。
また、実施形態３の場合と同様に、バンドギャップの広い化合物半導体を用いて、画素の間にポテンシャル障壁を形成することで、画素分離部ＰＢｄを形成しても良い。
（Ｄ）変形例
（Ｄ−１）変形例４−１
上記では、カルコパイライト光電変換膜１３ｄを、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体で形成する場合について説明したが、これに限定されない。
ＣｕＧａＩｎＺｎＳＳｅ系の混晶からなるカルコパイライト構造の化合物半導体で形成する場合においても、シリコン基板に格子整合するように、カルコパイライト光電変換膜を形成することができる。
図３０は、ＣｕＧａＩｎＺｎＳＳｅ系の混晶からなるカルコパイライト系材料について、バンドギャップと、格子定数との関係を示した図である。
図３０にて一点鎖線で示すように、シリコン（Ｓｉ）の格子定数ａである５．４３１Åの条件で、カルコパイライト系材料の組成を調整することで、バンドギャップを任意に設定することができる。このため、ＣｕＧａＩｎＺｎＳＳｅ系の混晶の場合においても、赤色光，緑色光，青色光のそれぞれを、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれが、選択的に光電変換するように形成できる。
具体的には、第１光電変換膜２１Ｒは、バンドギャップが２．００ｅＶ±０．１ｅＶ（波長５９０ｎｍ〜６５０ｎｍ）の範囲になるように形成される。このため、図３０に示すように、第１光電変換膜２１Ｒは、ＣｕＧａｙＩｎｚＳｕＳｅｖの組成において、下記の数式を満たすように形成されている。
０．５２≦ｙ≦０．７６
０．２４≦ｚ≦０．４８
１．７０≦ｕ≦２．００
０≦ｖ≦０．３０
ｙ＋ｚ＋ｕ＋ｖ＝３、または、ｙ＋ｚ＝１およびｕ＋ｖ＝２
また、第２光電変換膜２２Ｇは、バンドギャップが２．２０ｅＶ±０．１５ｅＶ（波長５３０ｎｍ〜６０５ｎｍ）の範囲になるように形成される。このため、図３０に示すように、第２光電変換膜２２Ｇは、ＣｕＧａｙＩｎｚＺｎｗＳｕＳｅｖの組成において、下記の数式を満たすように形成されている。
０．６４≦ｙ≦０．８８
０≦ｚ≦０．３６
０≦ｗ≦０．１２
０．１５≦ｕ≦１．４４
０．５６≦ｖ≦１．８５
ｙ＋ｚ＋ｗ＋ｕ＋ｖ＝３、または、ｙ＋ｚ＋ｗ＝１およびｕ＋ｖ＝２
また、第３光電変換膜２３Ｂは、バンドギャップが２．５１ｅＶ±０．２ｅＶ（波長４６０ｎｍ〜５３５ｎｍ））の範囲になるように形成される。このため、図３０に示すように、第３光電変換膜２３Ｂは、ＣｕＧａｙＺｎｗＳｕＳｅｖの組成において、下記の数式を満たすように形成されている。
０．７４≦ｙ≦０．９１
０．０９≦ｗ≦０．２６
１．４２≦ｕ≦１．４９
０．５１≦ｖ≦０．５８
ｙ＋ｗ＋ｕ＋ｖ＝３
たとえば、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、下記の組成になるように形成されている。
・第１光電変換膜２１Ｒ：ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜
・第２光電変換膜２２Ｇ：ＣｕＧａＩｎ１．３９Ｓｅ０．６膜
・第３光電変換膜２３Ｂ：ＣｕＧａ０．７４Ｚｎ０．２６Ｓ１．４９Ｓｅ０．５１膜
なお、上述のＣｕＡｌＧａＩｎＳＳｅ系の組成に、新たに、これらの組成のものに一部置き換えてもよいし、全部置き換えても良い。
（Ｄ−２）変形例４−２（超格子の適用）
カルコパイライト光電変換膜１３ｄの形成においては、上述の結晶成長に関して、固溶体の成長が困難な場合がある。このため、超格子による擬似的な混晶を成長させることで、カルコパイライト光電変換膜１３ｄを形成しても良い。
たとえば、赤色光を分光する第１光電変換膜２１Ｒの場合には、全体の組成が、ｉ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２の組成比になるように、ｉ−ＣｕＩｎＳ２膜と、ｉ−ＣｕＧａＳ２膜とを交互に積層させる。ここでは、ｉ−ＣｕＩｎＳ２膜とｉ−ＣｕＧａＳ２膜とのそれぞれが臨界膜厚ｈｃ以内の薄膜になるように、ｉ−ＣｕＩｎＳ２膜とｉ−ＣｕＧａＳ２膜とのそれぞれについて、成膜を実施する。なお、臨界膜厚は、「ＭａｔｔｈｅｗｓとＢｌａｋｅｓｌｅｅの式」（参考文献１）または「ＰｅｏｐｌｅとＢｅａｎの式」（参考文献２）で規定される。
上記においては、たとえば、Ｘ線回折法を用いて、ｉ−ＣｕＩｎＳ２層とｉ−ＣｕＧａＳ２層とを交互に積層させて、シリコン（１００）基板に、格子整合させる成長条件を予め求めてから、トータルの組成が望みの組成になるように積層させる。
超格子の各層について臨界膜厚ｈｃを超えて成膜した場合には、ミスフィット転位の欠陥が生じて結晶性が損なわれるが、本変形例では、臨界膜厚ｈｃ以内にしているので、このような不具合の発生を防止できる。
（Ｄ−３）変形例４−３
上記では、深さ方向ｚに分光する構造と、アバランシェ増倍を同時に起こす構造について説明したが、深さ方向ｚに分光せずに、アバランシェ増倍を起こすように構成しても良い。
図３１，図３２は、本発明にかかる実施形態４の変形例において、固体撮像装置のバンド構造を示す図である。
ここで、図３１は、図２３と同様に、信号読出し等の動作を実施する前の状態を示している。つまり、ゼロバイアスの状態を示している。
これに対して、図３２は、図２４等と同様に、信号読出しの動作を実施するときの状態を示している。つまり、所定の逆バイアスを印加した場合を示している。
図３１，図３２に示すように、バンドギャップを連続的に、または、段階的に変化させることで、大きな段差が得られる。
この場合、前述の図２３〜図２６に示した場合と比べて、伝導帯のエネルギー段差がさらに大きくなるので、低い駆動電圧で、より大きなアバランシェ増倍が可能となる。
なお、この場合には、表面側に、カラーフィルタを設けて、色分離を行ってもよい。
＜５．実施形態５（表面照射型の場合２）＞
（Ａ）装置構成など
図３３は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。
ここで、図３３は、図２１と同様に、画素Ｐの断面を示している。図３３では、図２１と異なり、１つの画素Ｐの要部について示している。
図３３に示すように、本実施形態においては、画素Ｐの構成が実施形態４と異なる。この点を除き、本実施形態は、実施形態４と同様である。このため、重複する部分については、適宜、記載を省略する。
図３３に示すように、固体撮像装置は、シリコン基板１１を含み、シリコン基板１１の一方の面（上面）には、カルコパイライト光電変換膜１３ｅが形成されている。
そして、このシリコン基板１１の一方の面（上面）には、図３３に示すように、ゲートＭＯＳ４１が設けられている。また、図示を省略しているが、このシリコン基板１１の一方の面（上面）には、実施形態４と同様に、画素分離部（図示なし），読み出し用電極（図示なし），読出し回路（図示なし）などの各部が設けられている。
つまり、本実施形態の固体撮像装置は、「表面照射型ＣＭＯＳイメージセンサ」である。
各部について順次説明する。
（Ａ−１）カルコパイライト光電変換膜１３ｅについて
固体撮像装置において、カルコパイライト光電変換膜１３ｅは、図３３に示すように、複数の画素Ｐに対応するように複数が配置されている。
カルコパイライト光電変換膜１３ｅは、図３３に示すように、たとえば、ｐ型シリコン半導体であるシリコン基板１１の一方の面上に設けられている。ここでは、カルコパイライト光電変換膜１３ｅは、シリコン基板１１において、複数の画素Ｐに対応するように形成されたｎ型不純物領域１２ｄの上面に設けられている。
カルコパイライト光電変換膜１３ｅは、実施形態４と同様に、カルコパイライト構造の化合物半導体であって、シリコン基板１１（Ｓｉ（１００）基板）に格子整合するように形成されている。ここでは、カルコパイライト光電変換膜１３ｅは、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト構造の化合物半導体であって、ｐ型シリコン半導体であるシリコン基板１１に格子整合するように形成されている。
カルコパイライト光電変換膜１３ｄは、実施形態４と同様に、入射光を、深さ方向ｚで、赤色，緑色，青色の各色の光に分光して光電変換するように構成されている。ここでは、図３３に示すように、カルコパイライト光電変換膜１３ｅは、第１光電変換膜２１Ｒｅと、第２光電変換膜２２Ｇｅと、第３光電変換膜２３Ｂｅとを含み、それぞれが、シリコン基板１１の表面上で、順次、積層されている。
カルコパイライト光電変換膜１３ｅのうち、第１光電変換膜２１Ｒｅは、図３３に示すように、シリコン基板１１の表面に直接的に設けられている。この第１光電変換膜２１Ｒｅは、上方から入射する入射光のうち、赤色光を選択的に分光して光電変換するように構成されている。本実施形態では、第１光電変換膜２１Ｒｅは、実施形態４の場合と同様な組成になるように設けられている。
カルコパイライト光電変換膜１３ｅのうち、第２光電変換膜２２Ｇｅは、図３３に示すように、シリコン基板１１の表面に、第１光電変換膜２１Ｒｅを介在して設けられている。この第２光電変換膜２２Ｇｅは、上方から入射する入射光のうち、緑色光を選択的に分光して光電変換するように構成されている。本実施形態では、第２光電変換膜２２Ｇｅは、実施形態４の場合と同様な組成になるように設けられている。
カルコパイライト光電変換膜１３ｅのうち、第３光電変換膜２３Ｂｅは、図３３に示すように、シリコン基板１１の表面に、第１光電変換膜２１Ｒｅおよび第２光電変換膜２２Ｇｅを介在して設けられている。この第３光電変換膜２３Ｂｅは、上方から入射する入射光のうち、青色光を選択的に分光して光電変換するように構成されている。本実施形態では、第３光電変換膜２３Ｂｅは、実施形態４の場合と同様な組成になるように設けられている。
しかし、本実施形態では、実施形態４と異なり、第１から第３の光電変換膜２１Ｒｅ，２２Ｇｅ，２３Ｂｅは、図３３に示すように、シリコン基板１１の面方向（ここでは、ｙ方向）にて、ｐ層１３ｅｐ，ｉ層１３ｅｉ，ｎ層１３ｅｎが並ぶように構成されている。ここでは、中心部分にｉ層１３ｅｉが設けられており、そのｉ層１３ｅｉをｐ層１３ｅｐとｎ層１３ｅｎとが、シリコン基板１１の面方向で挟むように設けられている。つまり、カルコパイライト光電変換膜１３ｄは、全体でｐ−ｉ−ｎ構造となるように構成されている。
そして、図３３に示すように、カルコパイライト光電変換膜１３ｅのうち、第２光電変換膜２２Ｇｅおよび第３光電変換膜２３Ｂｅの上面には、ｐ型電極１４ｐｅと、ｎ型電極１４ｎｅとが設けられている。
ｐ型電極１４ｐｅは、図３３に示すように、第２光電変換膜２２Ｇｅと第３光電変換膜２３Ｂｅとのそれぞれのｐ層１３ｅｐ上に設けられている。そして、ｎ型電極１４ｎｅは、第２光電変換膜２２Ｇｅと第３光電変換膜２３Ｂｅとのそれぞれのｎ層１３ｅｎ上に設けられている。
（Ａ−２）その他
図示を省略しているが、固体撮像装置において、画素分離部（図示なし）は、実施形態４と同様に、複数の画素Ｐの間に介在して、画素Ｐの間を互いに分離するように設けられている。
ここでは、画素分離部（図示なし）は、実施形態４の場合と同様に、シリコン基板１１の一方の面上において、画素Ｐごとに形成されたカルコパイライト光電変換膜１３ｅの側面に設けられている。
本実施形態では、画素分離部（図示なし）は、読み出し用電極（図示なし），ゲートＭＯＳ（図示なし），読出し回路（図示なし）が設けられた部分以外の部分において、ポテンシャル障壁を形成するように、画素Ｐの間に設けられている。
画素分離部（図示なし）は、たとえば、上記の実施形態１と同様に、不純物がイオン注入された化合物半導体によって形成されている。その他、バンドギャップが広い組成の化合物半導体で、画素分離部（図示なし）を形成しても良い。また、読み出し用電極（図示なし），ゲートＭＯＳ（図示なし），読出し回路（図示なし）が設けられた部分においては、空間が介在するように構成されている。
図３４は、本発明にかかる実施形態５において、固体撮像装置のバンド構造を示す図である。
カルコパイライト光電変換膜１３ｅは、図３４に示すように、第１光電変換膜２１Ｒｅと、第２光電変換膜２２Ｇｅと、第３光電変換膜２３Ｂｅとの各界面部分に、エネルギー障壁が形成されている。ここでは、それぞれの界面付近のワイドギャップ側において、各障壁が、下記の式を満たすように形成されている。つまり、各障壁のエネルギーＢが、室温の熱エネルギーより十分に高くなるように形成されている。
Ｂ＞ｋＴ（＝２６ｍｅＶ）
このように、固体撮像装置のバンド構造が構成されることで、第１光電変換膜２１Ｒｅと、第２光電変換膜２２Ｇｅと、第３光電変換膜２３Ｂｅとのそれぞれにおいて、光電子が閉じ込められるので、各色に応じた信号電荷の蓄積が可能になっている。
そして、第１光電変換膜２１Ｒｅと、第２光電変換膜２２Ｇｅと、第３光電変換膜２３Ｂｅとのそれぞれにおいて、信号電荷が蓄積された後には、順次、各膜に電圧を印加することで、各膜から信号電荷が信号として読み出される。
たとえば、赤色光による信号については、第１光電変換膜２１からｎ型不純物領域１２ｄへ電子が移動した後に、ゲートＭＯＳ４１などを用いて、読み出される。
また、図示を省略しているが、緑色光による信号，青色光による信号については、ｐ型電極１４ｐｅをグランドにつなげ、ｎ型電極１４ｎｅからの読み出される電子をＳｉ基板１１にある蓄積層に一旦蓄積してからゲートＭＯＳなどを用いて読み出される。
（Ｂ）製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
まず、図３３に示したように、シリコン基板１１として、（１００）シリコン基板を準備後、そのシリコン基板１１に、ｎ型不純物領域１２ｄを形成する。この他に、読出し電極，読出し回路などをシリコン基板１１に形成する。
つぎに、図３３に示したように、シリコン基板１１上に、第１光電変換膜２１Ｒｅ，第２光電変換膜２２Ｇｅ，第３光電変換膜２３Ｂｅを順次設ける。
ここでは、たとえば、ＭＢＥ法で、ｉ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２混晶の結晶成長をシリコン基板１１上で行うことで、第１光電変換膜２１Ｒｅを形成する。たとえば、厚みが、たとえば、０．８μｍになるように、第１光電変換膜２１Ｒｅを形成する。
そして、第１光電変換膜２１Ｒｅの上面に、第２光電変換膜２２Ｇｅを形成する。
たとえば、ＭＢＥ法で、ｉ−ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２混晶の結晶成長をシリコン基板１１上で行うことで、第２光電変換膜２２Ｇｅを形成する。
この場合においては、第１光電変換膜２１Ｒｅとの界面に、上述したエネルギーＢの障壁が入るように、第２光電変換膜２２Ｇｅの形成を実施する。
たとえば、最初に、ｉ−ＣｕＡｌ０．３３Ｇａ０．１１Ｉｎ０．５６Ｓ２の組成で結晶成長を開始する。その後、ＡｌとＩｎの組成を徐々に減少させると同時に、Ｇａの組成を徐々に増加させて、ｉ−ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２の組成になるように、結晶成長を実施する。
たとえば、上記の障壁の厚みが、５０ｎｍであって、第２光電変換膜２２Ｇｅのトータルの厚みが、たとえば、０．７μｍになるように、第２光電変換膜２２Ｇｅを形成する。
そして、第２光電変換膜２２Ｇｅの上面に、第３光電変換膜２３Ｂｅを形成する。
たとえば、ＭＢＥ法で、ｉ−ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２混晶の結晶成長をシリコン基板１１上で行うことで、第３光電変換膜２３Ｂｅを形成する。
この場合においては、第２光電変換膜２２Ｇｅとの界面に、上記のエネルギーＢの障壁が入るように、第３光電変換膜２３Ｂｅの形成を実施する。
たとえば、最初に、ｉ−ＣｕＡｌ０．４２Ｇａ０．５８Ｓ１．３６Ｓｅ０．６４の組成で結晶成長を開始する。その後、ＡｌとＳの組成を徐々に減少させると同時に、Ｇａの組成を徐々に増加させて、ｉ−ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２の組成になるように、結晶成長を実施する。
たとえば、上記の障壁の厚みが、５０ｎｍであって、第３光電変換膜２３Ｂｅのトータルの厚みが、たとえば、０．３μｍになるように、第３光電変換膜２３Ｂｅを形成する。
つぎに、図３３に示したように、ｐ層１３ｅｐと、ｎ層１３ｅｎとを形成する。
ここでは、第１光電変換膜２１Ｒｅ，第２光電変換膜２２Ｇｅ，第３光電変換膜２３Ｂｅとにおいて、ｐ層１３ｅｐを形成する部分に、選択的に、ｐ型不純物をイオン注入して、ｐ層１３ｅｐを形成する。たとえば、ｐ型ドーパントとして、ガリウム（Ｇａ）をイオン注入して、ｐ層１３ｅｐを形成する。
また、第１光電変換膜２１Ｒｅ，第２光電変換膜２２Ｇｅ，第３光電変換膜２３Ｂｅとにおいて、ｎ層１３ｅｎを形成する部分に、選択的に、ｎ型不純物をイオン注入して、ｎ層１３ｅｎを形成する。たとえば、ｎ型ドーパントとして、亜鉛（Ｚｎ）をイオン注入して、ｎ層１３ｅｎを形成する。
そして、イオン注入後にアニールを実施することで、ドーパントを活性化し、ｐ−ｉ−ｎ構造のカルコパイライト光電変換膜１３ｅが形成される。
その後、上記の実施形態４と同様にして、画素分離部などの各部を設けることで、表面照射型のＣＭＯＳ型イメージセンサを完成させる。
（Ｃ）まとめ
以上のように、本実施形態では、画素Ｐの構成が実施形態４と異なるが、実施形態４と同様に、カルコパイライト光電変換膜１３ｅは、シリコン基板１１上にてシリコン基板１１に格子整合するように形成されている。このため、本実施形態は、カルコパイライト光電変換膜１３ｅの結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
また、本実施形態では、カルコパイライト光電変換膜１３ｅは、実施形態４の場合と同様に、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを含み、シリコン基板１１上に、順次、積層されている。このため、本実施形態では、深さ方向ｚにおいて、赤・緑・青の３原色の各光の信号を得ることができる。
しかし、本実施形態では、実施形態４と異なり、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂは、シリコン基板１１の面（ｘｙ面）の方向において、ｐ層１３ｅｐ，ｉ層１３ｅｉ、ｎ層１３ｅｎが並ぶように設けられている。
このため、実施形態４の場合と比べて、ほぼ同時に信号が読み出すことができるので動被写体の撮像に優れる。また、蓄積層を別に設けることができるので、飽和感度特性に優れる。
なお、カルコパイライト光電変換膜１３ｄについては、全体でｐ−ｉ−ｎ構造となるように構成する場合について示したが、これに限定されない。ｐｎ構造となるように構成する場合においても、同様な作用効果を奏することができる。
また、上記では、ｐ型電極１４ｐｅを設ける場合について示したが、これに限定されない。ｐ層層１３ｅｐのｐ濃度が高い場合には、正孔が自然に基板側に流れていく。つまり各界面でのポテンシャル障壁が実効的に小さくなり、各ｐ層の界面を乗り越えて基板側に到達可能となる。このようなの場合には、ｐ型電極１４ｐｅは、不要である。
（Ｄ）変形例５−１
図３５は、本発明にかかる実施形態５の変形例５−１において、固体撮像装置の要部を示す図である。
ここで、図３５は、図３３と同様に、画素Ｐの断面を示している。
図３５に示すように、本変形例は、画素Ｐの構成が上記の実施形態５と異なる。この点を除き、本実施形態は、実施形態５と同様である。このため、重複する部分については、適宜、記載を省略する。
図３５に示すように、固体撮像装置は、シリコン基板１１の面において、カルコパイライト光電変換膜１３ｅが設けられた部分の側部に、ｎ型不純物領域１２ｄが設けられている。つまり、カルコパイライト光電変換膜１３ｅは、シリコン基板１１の面にて、ｎ型不純物領域１２ｄが形成されていない部分の面上に設けられている。
カルコパイライト光電変換膜１３ｅは、上記の実施形態５の場合と同様に、第１光電変換膜２１Ｒｅと、第２光電変換膜２２Ｇｅと、第３光電変換膜２３Ｂｅとを含み、それぞれが、シリコン基板１１の表面上で、順次、積層されている。
しかし、本変形例では、上記の実施形態の場合と異なり、第１光電変換膜２１Ｒｅの上面には、第２光電変換膜２２Ｇｅおよび第３光電変換膜２３Ｂｅと同様に、ｐ型電極１４ｐｅと、ｎ型電極１４ｎｅとが設けられている。
ｐ型電極１４ｐｅは、図３５に示すように、第２光電変換膜２２Ｇｅ，第３光電変換膜２３Ｂｅと同様に、第１光電変換膜２１Ｒｅのｐ層１３ｅｐ上に設けられている。そして、ｎ型電極１４ｎｅは、第２光電変換膜２２Ｇｅ，第３光電変換膜２３Ｂｅと同様に、第１光電変換膜２１Ｒｅのｎ層１３ｅｎ上に設けられている。
そして、図３５に示すように、ｎ型不純物領域１２ｄの上面には、配線１８が形成されており、その配線１８は、第１光電変換膜２１Ｒｅのｐ層１３ｅｐ上に設けられたｐ型電極１４ｐに電気的に接続されている。
図３６は、本発明にかかる実施形態５の変形例において、固体撮像装置のバンド構造を示す図である。
カルコパイライト光電変換膜１３ｅは、図３６に示すように、シリコン基板１１と第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとの各界面部分に、エネルギー障壁が形成されている。ここでは、それぞれの界面付近のワイドギャップ側において、各障壁のエネルギーＢが、室温の熱エネルギーより十分に高くなるように形成されている。
このため、本変形例においても、第１光電変換膜２１Ｒｅと、第２光電変換膜２２Ｇｅと、第３光電変換膜２３Ｂｅとのそれぞれにおいて、光電子が閉じ込められるので、各色に応じた信号電荷の蓄積が可能になっている。
そして、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとのそれぞれにおいて、信号電荷が蓄積された後には、各膜に電圧を印加することで、各膜から信号電荷が信号として読み出される。
図示を省略しているが、ｐ型電極１４ｐｅをグランド側につなげ、またｎ型電極１４ｎｅからの読み出される電子をシリコン基板１１側にある蓄積層に一旦蓄積してからゲートＭＯＳなどを用いることで、各信号を読み出す。
なお、上記の他に、第１光電変換膜２１Ｒｅの上に、ｎ型電極１４ｎｅが設けられているので、その第１光電変換膜２１中で蓄積された電子を、ｎ型電極１４ｎｅから、直接、読み出すように構成しても良い。
また、赤色（Ｒ）信号、緑色（Ｇ）信号、青色（Ｂ）信号のすべてを、一旦、シリコン基板１１中に、別々に蓄積して、それをゲートＭＯＳ４１で読み出すように構成しても良い。
ここではｐ型電極１４ｐｅは、正孔を取り出すものであるが、直接、グラウンドに接続することで、チャージアップを避けることができる。また、ｐ型濃度を高くすることで、シリコン基板１１側に正孔を逃がすことも可能となる。この場合、ｐ型電極１４ｐｅは必ずしも必要ない。
上記の場合、赤色（Ｒ）信号の読み出しを除いて、エネルギー段差がないために、必ずしも低電圧駆動でアバランシェ増倍が起こるとは限らない。しかし、信号の読み出しを上述のように順次でなく、各色の信号を同時に読み出すことができる利点がある。
＜６．実施形態６（表面照射型の場合３）＞
（Ａ）装置構成など
図３７は、本発明にかかる実施形態６において、固体撮像装置の要部を示す図である。
ここで、図３７は、図２１と同様に、画素Ｐの断面を示している。
図３７に示すように、本実施形態においては、画素Ｐの構成が実施形態４と異なる。この点を除き、本実施形態は、実施形態４と同様である。このため、重複する部分については、適宜、記載を省略する。
図３７に示すように、固体撮像装置は、シリコン基板１１を含み、シリコン基板１１の一方の面（上面）には、カルコパイライト光電変換膜１３ｆ，画素分離部ＰＢｆが形成されている。
そして、図示を省略しているが、このシリコン基板１１の一方の面（上面）には、実施形態４と同様に、読み出し用電極（図示なし）と、ゲートＭＯＳ（図示なし）と、読出し回路（図示なし）が設けられている。これらの各部は、たとえば、このシリコン基板１１の一方の面にて、画素Ｐの間に設けられており、配線層（図示なし）で被覆されている。
そして、シリコン基板１１にてカルコパイライト光電変換膜１３ｆ等の各部が設けられた面（表面）において、入射光Ｈをカルコパイライト光電変換膜１３ｆが受光するように構成されている。つまり、本実施形態の固体撮像装置は、「表面照射型ＣＭＯＳイメージセンサ」である。
各部について順次説明する。
（Ａ−１）カルコパイライト光電変換膜１３ｆについて
固体撮像装置において、カルコパイライト光電変換膜１３ｆは、図３７に示すように、たとえば、ｐ型シリコン半導体であるシリコン基板１１の一方の面上に設けられている。
本実施形態では、カルコパイライト光電変換膜１３ｆは、実施形態４と異なり、入射光を、深さ方向ｚで、赤色，緑色，青色の各色の光に分光して光電変換するように構成されていない。
ここでは、図３７に示すように、カルコパイライト光電変換膜１３ｆは、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとを含み、それぞれが、シリコン基板１１の面（ｘｙ面）にて並ぶように、設けられている。
第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂとのそれぞれは、ｐ型であり、シリコン基板１１において、複数の画素Ｐに対応するように形成されたｎ型不純物領域１２ｄの上面に設けられている。つまり、ｐｎ構造となるように構成されている。
第１光電変換膜２１Ｒは、上方から入射する入射光のうち、赤色光を選択的に分光して光電変換するように構成されている。また、第２光電変換膜２２Ｇは、上方から入射する入射光のうち、緑色光を選択的に分光して光電変換するように構成されている。また、第３光電変換膜２３Ｂは、上方から入射する入射光のうち、青色光を選択的に分光して光電変換するように構成されている。
たとえば、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、実施形態４と同様に、シリコン基板１１（Ｓｉ（１００）基板）に格子整合されたＣｕＡｌＧａＩｎＳＳｅ系混晶で構成されている。具体的には、下記の組成になるように形成されている。
・第１光電変換膜２１Ｒ：ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜
・第２光電変換膜２２Ｇ：ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２膜
・第３光電変換膜２３Ｂ：ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２膜
また、下記の厚みになるように、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれが形成されている。
・第１光電変換膜２１Ｒ：０．８μｍ
・第２光電変換膜２２Ｇ：０．７μｍ
・第３光電変換膜２３Ｂ：０．７μｍ
そして、図３７に示すように、カルコパイライト光電変換膜１３ｆを構成する第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれの上面を被覆するように、透明電極１４が形成されている。
第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、たとえば、ベイヤー配列に対応するように画素Ｐごとに配置されている。なお、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、ベイヤー配列に限らず、種々の色配列に対応するように配置されていてもよい。
（Ａ−２）画素分離部ＰＢｆについて
固体撮像装置において、画素分離部ＰＢｆは、実施形態４と同様に、複数の画素Ｐの間に介在して、画素Ｐの間を互いに分離するように設けられている。
そして、図３７に示すように、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれの側面には、画素分離部ＰＢｆが設けられている。
ここでは、画素分離部ＰＢｆは、図３７に示すように、シリコン基板１１の一方の面上において、画素Ｐごとに形成された第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれの側面に設けられている。
本実施形態においては、画素分離部ＰＢｆは、実施形態４と同様に、ｐ型の不純物を含む半導体で形成されている。たとえば、高濃度のｐ型の不純物を含む銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系の混晶からなるカルコパイライト系化合物半導体で、画素分離部ＰＢｆが形成されている。
（Ａ−３）その他
上記の固体撮像装置においては、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれに、逆バイアス電圧を印加しなくとも、光電子がシリコン基板１１（シリコン）側へ、エネルギー差で自然に移動する。このため、その光電子を、ゲートＭＯＳ（図示なし）などの素子を用いて、信号として読み出す。たとえば、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれから、信号を同時に読み出す。
図３８は、本発明にかかる実施形態６において、固体撮像装置の分光感度特性を示す図である。図３８では、「Ｒ」が赤色光の場合、「Ｇ」が緑色光の場合、「Ｂ」が青色光の場合の分光感度特性を示している。
図３８に示すように、短波長側がカットされない。このため、たとえば、デモザイク処理後に、下記式のような色演算処理を行う。
Ｒ＝ｒ−ｇ、Ｇ＝ｇ−ｂ、Ｂ＝ｂ
なお、上記において、ｒは、第１光電変換膜２１Ｒで得られたＲＡＷデータの値であり、ｇは、第２光電変換膜２２Ｇで得られたＲＡＷデータの値であり、ｂは、第３光電変換膜２３Ｂで得られたローデータ（ＲＡＷ Ｄａｔａ）の値である。そして、Ｒ，Ｇ，Ｂは、色演算処理後の、赤色信号，緑色信号，青色信号の値を示している。
（Ｂ）製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
まず、図３７に示したように、シリコン基板１１として、（１００）シリコン基板を準備後、そのシリコン基板１１に、ｎ型不純物領域１２ｄを形成する。この他に、読出し電極，読出し回路などをシリコン基板１１に形成する。
つぎに、図３７に示したように、シリコン基板１１上に、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを順次設ける。
ここでは、まず、シリコン基板１１の表面に酸化シリコン膜（図示せず）を成膜後、シリコン基板１１の表面にて、第１光電変換膜２１Ｒの形成する部分が露出するように酸化シリコン膜（図示せず）をパターン加工する。そして、たとえば、ＭＢＥ法で、ｐ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２混晶の結晶成長をシリコン基板１１上で行うことで、第１光電変換膜２１Ｒを形成する。そして、酸化シリコン膜（図示せず）を除去する。
そして、シリコン基板１１の表面に酸化シリコン膜（図示せず）を成膜後、シリコン基板１１の表面にて、第２光電変換膜２２Ｇの形成する部分が露出するように酸化シリコン膜（図示せず）をパターン加工する。そして、たとえば、ＭＢＥ法で、ｐ−ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２混晶の結晶成長をシリコン基板１１上で行うことで、第２光電変換膜２２Ｇを形成する。そして、酸化シリコン膜（図示せず）を除去する。
そして、シリコン基板１１の表面に酸化シリコン膜（図示せず）を成膜後、シリコン基板１１の表面にて、第３光電変換膜２３Ｂの形成する部分が露出するように酸化シリコン膜（図示せず）をパターン加工する。そして、たとえば、ＭＢＥ法で、ｐ−ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２混晶の結晶成長をシリコン基板１１上で行うことで、第２光電変換膜２２Ｇを形成する。そして、酸化シリコン膜（図示せず）を除去する。
なお、上記においては、Ｃｕ／１３族元素比を１以下にすることで、各膜をｐ型導電性にすることが可能であるので、この比を、たとえば、０．９８〜０．９９として、上記の結晶成長を実施する。
また、ここでは、上述したように、超格子による擬似的な混晶を成長させることで、各膜を形成しても良い。
つぎに、画素分離部ＰＢｆを形成する。
ここでは、実施形態２の場合と同様にして、画素分離部ＰＢｆを形成する。
たとえば、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂの間を区画するようにシリコン酸化膜が形成された状態の下、ｐ型の不純物が多く含まれる条件で化合物半導体をラテラル成長させる。これにより、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂの間に、化合物半導体が埋め込まれて、画素分離部ＰＢｆが形成される。
つぎに、カルコパイライト光電変換膜１３ｆを構成する第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂの上面に、透明電極１４を設ける。
ここでは、たとえば、インジウムスズオキサイド（ＩＴＯ）などの透明な導電材料を、スパッタ蒸着法で成膜してＩＴＯ膜（図示なし）を形成する。その後、そのＩＴＯ膜をパターン加工することで、透明電極１４を設ける。
そして、適宜、シリコン基板１１の上面（表面）側に、オンチップレンズなどの各部を設ける。このようにすることで、表面照射型のＣＭＯＳ型イメージセンサを完成させる。
（Ｃ）まとめ
以上のように、本実施形態では、画素Ｐの構成が実施形態４と異なるが、実施形態４と同様に、カルコパイライト光電変換膜１３ｆは、シリコン基板１１上にてシリコン基板１１に格子整合するように形成されている。このため、本実施形態は、カルコパイライト光電変換膜１３ｆの結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢｆは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３ｆの間においてポテンシャル障壁になるようにドーピングされた化合物半導体によって形成されている（図３７参照）。このため、本実施形態では、画素分離部ＰＢｆによって、混色の発生を防止することができる。
＜７．実施形態７（その他の裏面照射型の場合）＞
（Ａ）装置構成など
図３９は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。
ここでは、図３９は、図２１と同様に、画素Ｐの断面を示している。
図３９に示すように、本実施形態においては、シリコン基板１１において、読み出し用電極１５、ゲートＭＯＳ４１が設けられている面が、上記の実施形態４と異なる。また、図示を省略しているが、シリコン基板１１において、読出し回路５１が設けられている面が、上記の実施形態４と異なる。この点を除き、本実施形態は、実施形態４と同様である。このため、重複する部分については、適宜、記載を省略する。
図３９に示すように、本実施形態では、読み出し用電極１５およびゲートＭＯＳ４１は、シリコン基板１１において、カルコパイライト光電変換膜１３ｄが設けられた面とは、反対側の面に設けられている。読出し回路５１も、読み出し用電極１５およびゲートＭＯＳ４１と同様に、シリコン基板１１において、カルコパイライト光電変換膜１３ｄが設けられた面とは、反対側の面に設けられている。
そして、シリコン基板１１の内部においては、ｎ型不純物領域１２ｄが、シリコン基板１１の裏面から表面の近傍までの間に設けられている。
つまり、読み出し用電極１５、ゲートＭＯＳ４１、読出し回路５１は、実施形態４と異なり、シリコン基板１１の表面の側に設けられており、固体撮像装置は、「裏面照射型」として構成されている。
（Ｂ）まとめ
以上のように、本実施形態は、実施形態４と異なり、「裏面照射型」であるが、実施形態４と同様に、カルコパイライト光電変換膜１３ｄは、シリコン基板１１上にてシリコン基板１１に格子整合するように形成されている。このため、本実施形態は、カルコパイライト光電変換膜１３ｄの結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢｄは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３ｄの間においてポテンシャル障壁になるようにドーピングされた化合物半導体によって形成されている（図３９参照）。このため、本実施形態では、画素分離部ＰＢｄによって、混色の発生を防止することができる。
また、本実施形態では、カルコパイライト光電変換膜１３ｄは、実施形態４と同様に、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを含み、シリコン基板１１上に、順次、積層されている。このため、本実施形態では、実施形態４の場合と同様に、３原色の光について深さ方向で分光可能であって、光電子蓄積と、３段階電圧印加による信号読み出しと、アバランシェ増倍の低電圧化が同時に可能となる。また、読み出し用電極１５等が設けられている面とは反対側であって、光の開口が広い裏面から入射する入射光を受光して光電変換を実施するので、感度を向上させることができる。
また、本実施形態は、「裏面照射型」であるので、配線層（図示なし）を介在せずに、入射光がカルコパイライト光電変換膜１３ｄへ入射する。このため、更に高感度化を実現することができる。
（Ｃ）変形例
（Ｃ−１）変形例７−１
図４０は、本発明にかかる実施形態７の変形例７−１において、固体撮像装置の要部を示す図である。
ここで、図４０は、図３９と同様に、画素Ｐの断面を示している。
図４０に示すように、本変形例では、カルコパイライト光電変換膜１３ｇの構成が、上記の実施形態７と異なる。このため、重複する部分については、適宜、記載を省略する。
カルコパイライト光電変換膜１３ｇは、図４０に示すように、シリコン基板１１側より、ｎ−ＣｕＡｌＳ１．２Ｓｅ０．８もしくはｉ−ＣｕＡｌＳ１．２Ｓｅ０．８からｐ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２に組成が変化したものを用いて形成されている。
このカルコパイライト光電変換膜１３ｇは、たとえば、ＭＢＥ法で、トータルの厚さが２μｍ程度になるように形成される。
具体的には、最初に、ｎ−ＣｕＡｌＳ１．２Ｓｅ０．８またはｉ−ＣｕＡｌＳ１．２Ｓｅ０．８の結晶を成長させる。その後、ＡｌとＳｅの組成を徐々に減少させると共に、ＧａとＩｎの組成を徐々に増加させて、ｐ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２の組成にする。
この結晶成長の際には、途中でｎ型またはｉ型からｐ型に変化させる。ｎ型導電性にするためには、１２族元素をドーピングする。例えば、結晶成長の際、亜鉛（Ｚｎ）を微量に添加する。一方で、ｉ型にする場合は、何もドーピングしない。さらに、ｐ型導電性にするためには、Ｃｕ／１３族元素比を１以下にする。例えば、この比を０．９８〜０．９９として結晶成長する。
また、この結晶成長の実施前には、シリコン基板１１の面において、カルコパイライト光電変換膜１３ｇを形成する部分以外の部分をシリコン酸化膜（図示なし）で被覆する。そして、シリコン基板１１の面において、シリコン酸化膜（図示なし）で被覆されていない面に、選択的に、化合物半導体を結晶成長させて、上記のカルコパイライト光電変換膜１３ｇを形成する。
この変形例においては、たとえば、ベイヤー配列のカラーフィルタを画素Ｐごとに設けることで、色分離する。
本変形例では、カルコパイライト光電変換膜１３ｇは、図２２を参照して判るように、シリコン基板１１に格子整合すると共に、バンドギャップを最大限に変化できる範囲で組成が変化するように形成されている。このため、逆バイアスを印加するときに、小さい駆動電圧で大きなエネルギー段差が得られるために、アバランシェ増倍が大きく起こり、高い感度が得られる。
（Ｃ−２）変形例７−２
図４１は、本発明にかかる実施形態７の変形例７−２において、固体撮像装置の要部を示す図である。
ここで、図４１は、図３９と同様に、画素Ｐの断面を示している。
図４１に示すように、本変形例では、カルコパイライト光電変換膜１３ｇｂの構成が、上記の実施形態７と異なる。このため、重複する部分については、適宜、記載を省略する。
固体撮像装置は、図４１に示すように、「裏面照射型」として構成されている。
固体撮像装置において、カルコパイライト光電変換膜１３ｇｂは、図４１に示すように、上記の実施形態７と異なり、入射光を、深さ方向ｚで、赤色，緑色，青色の各色の光に分光して光電変換するように構成されていない。
ここでは、図４１に示すように、カルコパイライト光電変換膜１３ｇｂは、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとを含み、それぞれが、シリコン基板１１の面（ｘｙ面）にて並ぶように、設けられている。
本変形例では、「裏面照射型」として構成されるように、読み出し用電極１５やゲートＭＯＳ４１等が、シリコン基板１１の表面側に形成される点などを除いて、実施形態６と同様である。
つまり、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂとのそれぞれは、実施形態６の場合と同様に、形成されている。
具体的には、図４１に示すように、下記の組成になるように形成されている。
・第１光電変換膜２１Ｒ：ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜
・第２光電変換膜２２Ｇ：ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２膜
・第３光電変換膜２３Ｂ：ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２膜
そして、実施形態６の場合と同様に、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれの側面には、画素分離部ＰＢｆが設けられている。
この場合には、読み出し用電極１５等が設けられている面とは反対側であって、光の開口が広い裏面から入射する入射光を受光して光電変換を実施するので、感度を向上させることができる。
＜８．実施形態８（正孔を信号として読み出す場合）＞
（Ａ）装置構成など
図４２は、本発明にかかる実施形態８において、固体撮像装置の要部を示す図である。
ここでは、図４２は、図２１（実施形態４）と同様に、画素Ｐの断面を示している。
本実施形態においては、「電子」を信号として読み出す実施形態４の場合と異なり、「正孔」を信号として読み出すように構成されている。本実施形態では、下記の点を除き、実施形態４と同様である。このため、重複する部分については、適宜、記載を省略する。
本実施形態では、図４２に示すように、シリコン基板１１ｈの導電型が実施形態４の場合と異なり、ｎ型である。
このシリコン基板１１ｈにおいては、ｎ型不純物領域に代わって、ｐ型不純物領域１２ｈが設けられている。
カルコパイライト光電変換膜１３ｄは、実施形態４と同様に、シリコン基板１１ｈに格子整合されたＣｕＡｌＧａＩｎＳＳｅ系混晶で形成されている。
そして、カルコパイライト光電変換膜１３ｄは、実施形態４と同様に、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとを含み、それぞれが、シリコン基板１１ｈの表面上で、順次、積層されている。
このカルコパイライト光電変換膜１３ｄにおいて、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇとのそれぞれは、ｉ型である。しかし、第３光電変換膜２３Ｂは、実施形態４のようにｐ型ではなく、ｉ型である。つまり、カルコパイライト光電変換膜１３ｄを構成する第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂのすべてが、不純物がドーピングされていない。なお、ここでは、ｉ型としたが、ライトドープのｐ型になるように、カルコパイライト光電変換膜１３ｄを形成しても良い。
また、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、各界面付近のワイドギャップ側において、スパイク状のエネルギー障壁が、下記の式を満たすように価電子帯側に形成されている。
ＢＢ≧ＢＧ≧ＢＲ＞ｋＴ（＝２６ｍｅＶ）
このようなバンド構造にすることで、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとのそれぞれにおいて、正孔が閉じ込めることができる。
また、画素分離部ＰＢｈは、実施形態４の場合と異なり、導電型がｎ型であって、そのｎ型不純物の濃度が、高濃度になるように形成されている。
また、カルコパイライト光電変換膜１３ｄと、透明電極１４との間に、実施形態４と異なり、中間層１６が設けられている。中間層１６は、たとえば、硫化カドミウム（ＣｄＳ）層であり、電子が透明電極１４の側へ移動するためのポテンシャル障壁を下げて、駆動電圧を下げるために設けられている。また、透明電極１４は、たとえば、酸化亜鉛等のｎ型の透明電極材料で形成されている。
本実施形態において信号を読み出す際には、読み出しの印加電圧の正負の関係が、電子読み出し構造の場合に対して逆転させる。つまり、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂのそれぞれに、ＶＲ、ＶＧ、ＶＢの順で、負の電圧を印加する（ただし、ＶＢ＜ＶＧ＜ＶＲ≦−ｋＴ）。これにより、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂのそれぞれから、赤色（Ｒ）信号と緑色（Ｇ）信号と青色（Ｂ）信号のそれぞれを、順次、読み出すことができる。
（Ｂ）まとめ
本実施形態では、実施形態４と異なり、「正孔」を信号として読み出すように構成されているが、実施形態４と同様に、カルコパイライト光電変換膜１３ｄは、シリコン基板１１上にて当該シリコン基板１１に格子整合するように形成されている。このため、本実施形態は、カルコパイライト光電変換膜１３ｄの結晶性が良好となり、暗電流の発生を抑制可能であって、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば、夜間）であっても、高画質な撮影が可能になる。
そして、本実施形態では、画素分離部ＰＢｈは、複数の画素Ｐに対応して形成されたカルコパイライト光電変換膜１３ｄの間においてポテンシャル障壁になるようにドーピングされた化合物半導体によって形成されている（図４２参照）。このため、本実施形態では、画素分離部ＰＢｈによって、混色の発生を防止することができる。
また、本実施形態では、カルコパイライト光電変換膜１３ｄは、実施形態４と同様に、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂを含み、シリコン基板１１上に、順次、積層されている。このため、本実施形態では、実施形態４の場合と同様に、３原色の光について深さ方向で分光可能であって、光電子蓄積と、３段階電圧印加による信号読み出しと、アバランシェ増倍の低電圧化が同時に可能となる。また、読み出し用電極１５等が設けられている面とは反対側であって、光の開口が広い裏面から入射する入射光を受光して光電変換を実施するので、感度を向上させることができる。
（Ｃ）変形例
上記の実施形態においては、実施形態４と同様な構成において、「正孔」を信号として読み出す場合の一例を示した。実施形態４の他に、他の実施形態と同様な構成においても、「電子」を信号として読み出すように構成してもよい。下記に、その一例を順次示す。
（Ｃ−１）変形例８−１
図４３は、本発明にかかる実施形態８の変形例８−１において、固体撮像装置の要部を示す図である。
ここでは、図４３は、図３３（実施形態５）と同様に、画素Ｐの断面を示している。
本実施形態においては、図４３に示すように、実施形態５と同様な構成において、「正孔」を信号として読み出す場合について示す。本実施形態では、下記の点を除き、実施形態５と同様である。このため、重複する部分については、適宜、記載を省略する。
本実施形態では、図４３に示すように、シリコン基板１１ｈの導電型が実施形態５の場合と異なり、ｎ型である。
このシリコン基板１１ｈにおいては、ｎ型不純物領域に代わって、ｐ型不純物領域１２ｈが設けられている。
このように構成することで、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂのそれぞれから、赤色（Ｒ）信号と緑色（Ｇ）信号と青色（Ｂ）信号のそれぞれとして、正孔を読み出すことができる。
（Ｃ−２）変形例８−２
図４４は、本発明にかかる実施形態８の変形例８−２において、固体撮像装置の要部を示す図である。
ここでは、図４４は、図３７（実施形態６）と同様に、画素Ｐの断面を示している。
本実施形態においては、図４４に示すように、実施形態６と同様な構成において、「正孔」を信号として読み出す場合について示す。本実施形態では、下記の点を除き、実施形態６と同様である。このため、重複する部分については、適宜、記載を省略する。
本実施形態では、図４４に示すように、シリコン基板１１ｈの導電型が実施形態６の場合と異なり、ｎ型である。
このシリコン基板１１ｈにおいては、ｎ型不純物領域に代わって、ｐ型不純物領域１２ｈが設けられている。
このように構成することで、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂのそれぞれから、赤色（Ｒ）信号と緑色（Ｇ）信号と青色（Ｂ）信号のそれぞれとして、正孔を読み出すことができる。
（Ｃ−３）変形例８−３
図４５は、本発明にかかる実施形態８の変形例８−３において、固体撮像装置の要部を示す図である。
ここでは、図４５は、図３９（実施形態７）と同様に、画素Ｐの断面を示している。
本実施形態においては、図４５に示すように、実施形態７と同様な構成において、「正孔」を信号として読み出す場合について示す。本実施形態では、下記の点を除き、実施形態７と同様である。このため、重複する部分については、適宜、記載を省略する。
本実施形態では、図４５に示すように、シリコン基板１１ｈの導電型が実施形態７の場合と異なり、ｎ型である。
このシリコン基板１１ｈにおいては、ｎ型不純物領域に代わって、ｐ型不純物領域１２ｈが設けられている。
カルコパイライト光電変換膜１３ｄは、実施形態７と同様に、シリコン基板１１ｈに格子整合されたＣｕＡｌＧａＩｎＳＳｅ系混晶で形成されている。
そして、カルコパイライト光電変換膜１３ｄは、実施形態７と同様に、第１光電変換膜２１Ｒと、第２光電変換膜２２Ｇと、第３光電変換膜２３Ｂとを含み、それぞれが、シリコン基板１１ｈの表面上で、順次、積層されている。
そして、第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、たとえば、下記のような組成および厚みになるように形成されている。
・第１光電変換膜２１Ｒ：ｐ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜，０．８μｍ厚
・第２光電変換膜２２Ｇ：ｉ−ＣｕＡｌ０．２４Ｇａ０．２３Ｉｎ０．５３Ｓ２膜，０．７μｍ厚
・第３光電変換膜２３Ｂ：ｎ−ＣｕＡｌ０．３６Ｇａ０．６４Ｓ１．２８Ｓｅ０．７２膜，０．７μｍ厚
第１光電変換膜２１Ｒ，第２光電変換膜２２Ｇ，第３光電変換膜２３Ｂのそれぞれは、各界面付近のワイドギャップ側において、スパイク状のエネルギー障壁が、実施形態８と同様に形成されている。
また、画素分離部ＰＢｈは、実施形態７の場合と異なり、導電型がｎ型であって、そのｎ型不純物の濃度が、高濃度になるように形成されている。
また、カルコパイライト光電変換膜１３ｄと、透明電極１４との間に、実施形態８と異なり、中間層１６が設けられている。中間層１６は、上記の実施形態８と同様に、たとえば、硫化カドミウム（ＣｄＳ）層であり、電子が透明電極１４の側へ移動するためのポテンシャル障壁を下げて、駆動電圧を下げるために設けられている。また、透明電極１４は、たとえば、酸化亜鉛等のｎ型の透明電極材料で形成されている。
このように構成することで、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂのそれぞれから、赤色（Ｒ）信号と緑色（Ｇ）信号と青色（Ｂ）信号のそれぞれとして、正孔を読み出すことができる。
（Ｃ−４）変形例８−４
図４６は、本発明にかかる実施形態８の変形例８−４において、固体撮像装置の要部を示す図である。
ここでは、図４６は、図４０（実施形態７の変形例７−１）と同様に、画素Ｐの断面を示している。
本実施形態においては、図４６に示すように、実施形態７の変形例７−１と同様な構成において、「正孔」を信号として読み出す場合について示す。本実施形態では、下記の点を除き、実施形態７の変形例７−１と同様である。このため、重複する部分については、適宜、記載を省略する。
本実施形態では、図４６に示すように、シリコン基板１１ｈの導電型が、実施形態７の変形例７−１の場合と異なり、ｎ型である。このシリコン基板１１ｈにおいては、ｎ型不純物領域に代わって、ｐ型不純物領域１２ｈが設けられている。
カルコパイライト光電変換部１３ｈは、シリコン基板１１ｈ側から上方へ向かって、ｐ−ＣｕＡｌＳ１．２Ｓｅ０．８またはｉ−ＣｕＡｌＳ１．２Ｓｅ０．８の組成がｎ−ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２の組成へ徐々に変化するように設けられている。
画素分離部ＰＢｈは、実施形態７の変形例７−１の場合と異なり、導電型がｎ型であって、そのｎ型不純物の濃度が、高濃度になるように形成されている。
また、カルコパイライト光電変換膜１３ｄと、透明電極１４との間には、実施形態７の変形例７−１と異なり、中間層１６が設けられている。中間層１６は、上記の実施形態８と同様に、たとえば、硫化カドミウム（ＣｄＳ）層であり、電子が透明電極１４の側へ移動するためのポテンシャル障壁を下げて、駆動電圧を下げるために設けられている。また、透明電極１４は、たとえば、酸化亜鉛等のｎ型の透明電極材料で形成されている。
このように構成することで、第１光電変換膜２１Ｒと第２光電変換膜２２Ｇと第３光電変換膜２３Ｂのそれぞれから、赤色（Ｒ）信号と緑色（Ｇ）信号と青色（Ｂ）信号のそれぞれとして、正孔を読み出すことができる。
＜９．実施形態９（オフ基板を用いる場合）＞
（Ａ）構成など
上記の実施形態では、主面が（１００）面であるシリコン基板を用いており、その主面に上記の化合物半導体をエピタキシャル成長させて、カルコパイライト光電変換膜を形成する場合について示している。つまり、｛１００｝基板を用いる場合について説明している。しかし、これに限定されない。
イオン性がない無極性なシリコン基板の上に、イオン性元素を材料として上記の化合物半導体をエピタキシャル成長させた場合には、アンチフェーズドメインと呼ばれる欠陥が発生する場合がある。つまり、局所的にカチオンとアニオンが逆フェーズになって成長し、アンチフェーズドメインが生ずる。
このため、シリコン基板として、オフ基板を用いてもよい。オフ基板上にエピタキシャル成長をさせることによって、アンチフェーズドメインの発生を抑制可能である（たとえば、下記の参考文献を参照）。
［参考文献］
川辺光央，高杉英利，上田登志雄，横山 新，板東義雄：ＧａＡｓ ｏｎ Ｓｉ の初期成長過程；応用物理学会結晶工学分科会第４回結晶工学シンポジウムテキスト（１９８７．７．１７） ｐｐ．１−８．
図４７，図４８，図４９は、本発明にかかる実施形態９において、オフ基板であるシリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際の原子配列を示す図である。図４７，図４８，図４９のそれぞれは、結晶を＜０ −１ １＞方向に見た断面を示している。
図４７，図４８，図４９では、たとえば、Ｉ族原子は、銅（Ｃｕ）原子であり、ＩＩＩ族原子は、ガリウム（Ｇａ）原子、または、インジウム（Ｉｎ）原子であり、ＶＩ族原子は、硫黄（Ｓ）原子、セレン（Ｓｅ）原子などである。図４７，図４８，図４９において、白色の四角形のマークで表示している「Ｉ族またはＩＩＩ族原子列」は、紙面に垂直な方向にて、Ｉ族原子とＩＩＩ族原子が交互に並んでいることを示している。また、図４９において、黒色の四角形のマークで表示している「Ｉ族またはＩＩＩ族原子の逆位相の配列」は、「Ｉ族またはＩＩＩ族原子列」に対して、Ｉ族原子とＩＩＩ族原子とが逆に配置されていることを示している。具体的には、図５に示すように、＜０ −１ １＞方向では、Ｉ族原子（たとえば、Ｃｕ）とＩＩＩ族原子（たとえば、Ｉｎ）がＶＩ族原子を介して交互に配列されているが、この位置関係が、逆になっている。
これらの図のうち、図４７は、シリコン基板１１ｋ上において、ＶＩ族原子から成長が開始した場合を示している。また、図４８は、Ｉ族またはＩＩＩ族原子から成長が開始した場合を示している。図４７，図４８は、Ｉ族またはＩＩＩ族のカチオン（プラスイオン性原子）と、ＶＩ族のアニオン（マイナスイオン性原子）の間のアンチフェーズドメインが、消滅する場合を示している。これに対して、図４９は、Ｉ族とＩＩＩ族の原子間のアンチフェーズドメインが、消滅する場合を示している。
図４７，図４８，図４９に示すように、本実施形態では、たとえば、主表面が（１００）面から＜０１１＞方向に所定の傾斜角度（オフ角）θ１で傾斜したオフ基板を、シリコン基板１１ｋとして用いる。つまり、｛１００｝基板を＜０１１＞方向にオフしたオフ基板を、シリコン基板１１ｋとして用いる。たとえば、傾斜角度（オフ角）θ１＝約６°のオフ基板を用いる。
オフ基板であるシリコン基板１１ｋ上には、Ｉ族またはＩＩＩ族のカチオン（プラスイオン性原子）と、ＶＩ族のアニオン（マイナスイオン性原子）が規則的に配列されて、カルコパイライト光電変換膜１３ｋが形成される。
この場合においては、領域Ｂ（一点鎖線で区画する領域）のように、カチオンとアニオンとが局所的に逆位相になって成長し、アンチフェーズドメインが生じる場合がある。
しかしながら、図４７，図４８，図４９に示すように、オフ基板の主表面に結晶成長させているので、アンチフェーズドメインが生じた領域Ｂが三角形状で閉じる。
図５０は、本発明にかかる実施形態９において、シリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際に、アンチフェーズドメインが生じた領域Ｂを拡大して示す斜視図である。
図５０に示すように、領域Ｂでは、断面が三角形状のアンチフェーズドメインは、奥行き方向（＜０ −１ １＞方向）において連続的に延在するように形成されている。つまり、三角柱を横に倒した形状になるようにアンチフェーズドメインが形成される。
そして、図４７，図４８，図４９に示すように、領域Ｂの上方では、アンチフェーズドメインが生じない領域Ａのみとなるように、エピタキシャル成長が進行する。
このため、本実施形態では、アンチフェーズドメインの発生を抑制可能である。
図４７，図４８，図４９では、傾斜角度θ１＝約６°の場合を示したが、これに限定されない。傾斜が少しでもあることで、上述のような三角形に閉じることによる作用と効果が生ずる。傾斜角度θ１が大きくなるほど、領域Ｂは小さくなるが、傾斜角度θ１が２°以上にすることが好適である。このようにすることで、領域Ｂは、図４７，図４８で３倍程度の大きさで収まるので、十分な効果が得られることになる。
たとえば、図４７〜４８では、領域Ｂの三角形の高さが約５ｎｍとなる。現在、光電変換膜として必要な厚みは、吸収係数〜１０５ｃｍ−１から約１２０ｎｍ以上である（このとき７０％以上の光を吸収）。傾斜角度θ１＝２°の場合、この領域Ｂの三角形の高さは１５ｎｍ程度で収まる。この場合、アンチフェーズドメインの欠陥のない領域が、最低でも表面から１００ｎｍ以上存在するために、暗電流低減の効果が十分となる。
さらに上限値としては、階段状の基板構造が維持できるまでの角度となる。具体的にはθ１＝９０°までとなる。
（Ｂ）まとめ
以上のように、本実施形態においては、他の実施形態と異なり、オフ基板であるシリコン基板１１ｋに、上記の化合物半導体をエピタキシャル成長させることで、カルコパイライト光電変換膜１３ｋを形成している。このため、上記したように、アンチフェーズドメインの発生を抑制可能である。
（Ｃ）変形例
上記では、主表面が（１００）面から＜０１１＞方向に対して所定の傾斜角度（オフ角）θ１でオフされたオフ基板を、シリコン基板１１ｋとして用いる場合について示した。しかし、これに限定されない。
図５１は、本発明にかかる実施形態９の変形例において、シリコン基板１１ｋ上に、カルコパイライト光電変換膜１３ｋを形成した際に、アンチフェーズドメインが生じた領域Ｂを示す斜視図である。
図５１に示すように、＜０１１＞方向に所定の傾斜角度（オフ角）θ１で傾斜すると共に、＜０ −１ １＞方向に所定の傾斜角度（オフ角）θ２で傾斜したオフ基板を用いることが好適である。つまり、｛１００｝基板を、更に、＜０−１１＞方向にオフしたオフ基板を、シリコン基板１１ｋとして用いることが好適である。
この場合には、図５１に示すように、領域Ｂのアンチフェーズドメインの体積を減らすことができる。
具体的には、図５１に示すように、＜０１１＞方向と＜０ −１ １＞方向との両方向に傾斜させると、三角形状に閉じる作用が、その垂直な２つの方向から同時に起こる。このため、領域Ｂは、形状が三角錐になるので、体積が減少することになる。
このとき、両者の傾斜角度θ１，θ２が、２°以上であって、同じ角度である場合には、その方位が合成されて、＜００１＞方向に傾斜することになり、その合成された傾斜角度θ3が、３°以上になる。このため、上記のように２つの方向において傾斜させた場合、領域Ｂのアンチフェーズドメインの体積は、１つの方向のみの傾斜の場合と比べて、１／３になり、最も好適である。
ただし、必ずしも正確に＜００１＞方向に傾斜させる必要性はなく、傾斜Si基板の製造面を考慮すると、傾斜方向のバラツキを含めて、たとえば、（１００）面を＜００１＞±５°方向において、３°以上のオフ角度になるように傾斜させることが、好適である。
つまり、｛１００｝基板を［００１］±５°方向に、３°以上のオフ角度でオフしたオフ基板を、シリコン基板として用いることが好適である。
両者の傾斜角度θ１，θ２が同じ場合の他に、傾斜角度θ１，θ２が異なる場合でも、上記同様な作用・効果を奏することができる。傾斜角度θ１，θ２が異なる場合には、オフ基板の主表面は、＜０１１＞方向の傾斜角度θ１と、＜０ −１ １＞方向の傾斜角度θ２との比ｋ（下記式参照）によって規定される＜０ （（１−ｋ）／２） １＞方向に傾斜する。このため、この傾斜角度が、２°以上であれば、上記と同様に好適である。
ｋ ＝Ｔａｎ（θ２）／Ｔａｎ（θ１）
＜１０．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
上記の実施形態においては、カメラに本発明を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に、本発明を適用しても良い。
また、上記の実施形態では、固体撮像装置がＣＭＯＳイメージセンサである場合について説明したが、これに限定されない。必要ならば、ＣＭＯＳイメージセンサの他に、ＣＣＤ型イメージセンサの場合に、本発明を適用しても良い。
上記の実施形態では、１つの光電変換部に対して、読出し回路を１つずつ設ける場合について説明したが、これに限定されない。たとえば、複数の光電変換部に対して、読出し回路を１つずつ設ける場合に適用しても良い。
また、上記の実施形態では、第１導電型（たとえば、ｐ型）のシリコン基板に、第２導電型（たとえば、ｎ型）の不純物領域を形成する場合について例示したが（図３などを参照）、これに限定されない。第２導電型（たとえば、ｎ型）のシリコン基板に、第１導電型（たとえば、ｐ型）のウェルを形成し、そのウェルに第２導電型（たとえば、ｎ型）の不純物領域１２を形成するように構成しても良い。
その他、上記の各実施形態について、適宜、組み合わせても良い。
なお、上記の実施形態において、固体撮像装置１は、本発明の固体撮像装置に相当する。また、上記の実施形態において、シリコン基板１１，１１ｈ，１１ｋは、本発明のシリコン基板に相当する。また、上記の実施形態において、カルコパイライト光電変換膜１３，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｇｂ，１３ｋは、本発明の光電変換膜に相当する。また、上記の実施形態において、ｎ層１３ｅｎは、本発明のｎ型不純物領域に相当する。また、上記の実施形態において、ｐ層１３ｅｐは、本発明のｐ型不純物領域に相当する。また、上記の実施形態において、ｐ＋層１４ｐは、本発明の高濃度不純物拡散層に相当する。また、上記の実施形態において、第１光電変換膜２１Ｒ，２１Ｒｅは、本発明の第１光電変換膜に相当する。また、上記の実施形態において、第２光電変換膜２２Ｇ，２２Ｇｅは、本発明の第２光電変換膜に相当する。また、上記の実施形態において、第３光電変換膜２３Ｂ，２３Ｂｅは、本発明の第３光電変換膜に相当する。また、上記の実施形態において、カメラ４０は、本発明の電子機器に相当する。また、上記の実施形態において、シリコン基板１０１は、本発明のシリコン基板に相当する。また、上記の実施形態において、画素Ｐは、本発明の画素に相当する。また、上記の実施形態において、画素領域ＰＡは、本発明の画素領域に相当する。また、上記の実施形態において、画素分離部ＰＢ，ＰＢｃ，ＰＢｄ，ＰＢｆ，ＰＢｈは、本発明の画素分離部に相当する。
１：固体撮像装置、３：垂直駆動回路、４：カラム回路、５：水平駆動回路、７：外部出力回路、７ａ：ＡＧＣ回路、７ｂ：ＡＤＣ回路、８：タイミングジェネレータ、９：シャッター駆動回路、１１，１１ｈ，１１ｋ：シリコン基板、１２，１２ｄ，１２ｅ：ｎ型不純物領域、１２ｈ：ｐ型不純物領域、１３，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｇｂ，１３ｋ：カルコパイライト光電変換膜、１３ｅｉ：ｉ層、１３ｅｎ：ｎ層、１３ｅｐ：ｐ層、１４ｐ：ｐ＋層、１４：透明電極、１４ｎｅ：ｎ型電極、１４ｐｅ：ｐ型電極、１５：読み出し用電極、１６：中間層、１８：配線、２１Ｒ，２１Ｒｅ：第１光電変換膜、Ｍ１：リセットトランジスタ、２２Ｇ，２２Ｇｅ：第２光電変換膜、Ｍ２：増幅トランジスタ、２３Ｂ，２３Ｂｅ：第３光電変換膜、Ｍ３：選択トランジスタ、２７：垂直信号線、４０：カメラ、４２：光学系、４３：制御部、４４：信号処理回路、５１：読出し回路、８０：絶縁膜、１０１：シリコン基板、１６：中間層、Ｐ：画素、ＰＡ：画素領域、ＰＢ，ＰＢｃ，ＰＢｄ，ＰＢｆ，ＰＢｈ：画素分離部

Claims (20)

  1. 光電変換膜を含む画素が複数配列されていると共に、画素分離部が前記複数の画素の間に介在している画素領域
    を具備し、
    前記光電変換膜は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板上にて当該シリコン基板に格子整合するように形成されており、
    前記画素分離部は、前記複数の画素に対応して形成された前記光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成されている
    固体撮像装置。
  2. 前記光電変換膜において入射光が入射する側の面上に設けられた高濃度不純物拡散層
    を有する、
    請求項１に記載の固体撮像装置。
  3. 前記高濃度不純物拡散層は、前記複数の画素の間において連結されるように形成されている、
    請求項２に記載の固体撮像装置。
  4. 前記シリコン基板は、オフ基板である、
    請求項１に記載の固体撮像装置。
  5. 前記シリコン基板は、｛１００｝基板を＜０１１＞方向にオフしたオフ基板である、
    請求項４に記載の固体撮像装置。
  6. 前記シリコン基板は、｛１００｝基板を、更に、＜０−１１＞方向にオフしたオフ基板である、
    請求項５に記載の固体撮像装置。
  7. 前記シリコン基板は、｛１００｝基板を＜０１１＞方向に２°以上の傾斜角度になるようにオフしたオフ基板である、
    請求項４に記載の固体撮像装置。
  8. 前記シリコン基板は、｛１００｝基板を、更に、＜０−１１＞方向に２°以上の傾斜角度になるようにオフしたオフ基板である、
    請求項７に記載の固体撮像装置。
  9. 前記シリコン基板は、＜０１１＞方向の傾斜角度θ１と、＜０−１１＞方向の傾斜角度θ２とを用いて、下記式（１）で規定される＜０ （１−ｋ）／２ １＞方向において、合成される傾斜角度が２°以上になるようにオフしたオフ基板である
    請求項６に記載の固体撮像装置。
    ｋ＝Ｔａｎ（θ２）／Ｔａｎ（θ１） ・・・（１）
  10. 前記シリコン基板は、｛１００｝基板を［００１］±５°方向に、３°以上のオフ角度でオフしたオフ基板である、
    請求項４に記載の固体撮像装置。
  11. 前記光電変換膜は、
    バンドギャップが２．００ｅＶ±０．１ｅＶであって、入射した光のうち、赤色成分の光について選択的に光電変換する第１光電変換膜と、
    ２．２０ｅＶ±０．１５ｅＶであって、入射した光のうち、緑色成分の光について選択的に光電変換する第２光電変換膜と、
    ２．５１ｅＶ±０．２ｅＶであって、入射した光のうち、青色成分の光について選択的に光電変換する第３光電変換膜と
    を有する
    請求項１に記載の固体撮像装置。
  12. 前記第１光電変換膜は、前記シリコン基板上に形成され、
    前記第２光電変換膜は、前記第１光電変換膜を介在して前記シリコン基板上に形成され、
    前記第３光電変換膜は、前記第１光電変換膜および前記第２光電変換膜を介在して前記シリコン基板上に形成されている、
    請求項１１に記載の固体撮像装置。
  13. 前記第１光電変換膜と前記第２光電変換膜との界面部分、および、前記第２光電変換膜と前記第３光電変換膜との界面部分は、バンド構造が当該界面部分以外の部分よりもワイドギャップになるように形成されている、
    請求項１２に記載の固体撮像装置。
  14. 前記第１光電変換膜，前記第２光電変換膜，前記第３光電変換膜は、前記シリコン基板の面の方向において、ｐ型不純物領域と、ｎ型不純物領域とが並ぶように設けられている、
    請求項１３に記載の固体撮像装置。
  15. 前記カルコパイライト光電変換膜と前記シリコン基板との間に介在する中間層
    を更に有し、
    前記カルコパイライト光電変換膜は、前記シリコン基板よりも電子親和力が大きく、
    前記中間層は、電子親和力が前記シリコン基板の電子親和力と前記カルコパイライト光電変換膜の電子親和力の間になるように形成されている、
    請求項１記載の固体撮像装置。
  16. 前記シリコン基板は、前記光電変換膜が形成された一方の面に対して反対側の他方の面に配線層が形成されており、
    前記光電変換膜は、前記シリコン基板において前記一方の面の側から入射する光を受光して光電変換するように設けられている、
    請求項１に記載の固体撮像装置。
  17. 光電変換膜を含む画素が複数配列されると共に、画素分離部が前記複数の画素の間に介在する画素領域を具備する固体撮像装置の製造工程
    を有し、
    前記固体撮像装置の製造工程は、
    銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板上にて当該シリコン基板に格子整合するように前記光電変換膜を形成する光電変換膜形成工程と、
    前記複数の画素に対応して形成された前記光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって、前記画素分離部を形成する画素分離部形成工程と
    を含む、
    固体撮像装置の製造方法。
  18. 前記光電変換膜形成工程および前記画素分離部形成工程は、
    銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体を、前記シリコン基板上において、前記光電変換膜を形成する部分と、前記画素分離部を形成する部分とを被覆するように、エピタキシャル成長させることによって、化合物半導体膜を形成するステップと、
    前記化合物半導体膜において、前記画素分離部を形成する部分に対して選択的にドーピングすることによって、前記画素分離部を形成するステップと
    を含む、
    請求項１７に記載の固体撮像装置の製造方法。
  19. 前記光電変換膜形成工程においては、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体を、前記シリコン基板上において、前記光電変換膜を形成する部分を選択的に被覆するように、エピタキシャル成長させることによって、前記光電変換膜を形成し、
    前記画素分離部形成工程においては、前記シリコン基板上において、前記画素分離部を形成する部分を少なくとも被覆するように、化合物半導体をエピタキシャル成長させることによって、前記画素分離部を形成する、
    請求項１７に記載の固体撮像装置の製造方法。
  20. 光電変換膜を含む画素が複数配列されると共に、画素分離部が前記複数の画素の間に介在している画素領域
    を具備し、
    前記光電変換膜は、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン系混晶からなるカルコパイライト構造の化合物半導体であって、シリコン基板上にて当該シリコン基板に格子整合するように形成されており、
    前記画素分離部は、前記複数の画素に対応して形成された前記光電変換膜の間においてポテンシャル障壁になるように、ドーピングの濃度制御または組成制御がされた化合物半導体によって形成されている
    電子機器。
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