JP2013219075A - 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 - Google Patents
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Abstract
【課題】画素感度特性の向上が可能な固体撮像装置を提供する。
【解決手段】半導体基体５２と、半導体基体５２の第１面側に形成された回路と、半導体基体５２の第２面に設けられた格子状パターン４０と、格子状パターン４０内に形成された、半導体基体５２の表面と平行な面における断面の面積が半導体基体から遠くなるにつれて小さくなる形状を有する半導体層４３とを備える固体撮像装置５０を構成する。
【選択図】図３
【解決手段】半導体基体５２と、半導体基体５２の第１面側に形成された回路と、半導体基体５２の第２面に設けられた格子状パターン４０と、格子状パターン４０内に形成された、半導体基体５２の表面と平行な面における断面の面積が半導体基体から遠くなるにつれて小さくなる形状を有する半導体層４３とを備える固体撮像装置５０を構成する。
【選択図】図３
Description
本技術は、固体撮像装置、この固体撮像装置の製造方法、及び、この固体撮像装置が搭載される電子機器に関する。
表面照射型の固体撮像素子において、フォトダイオード（ＰＤ）上にファセット付きのＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を、選択エピタキシャル成長させた構成が提案されている（例えば、特許文献１参照）。この構成により、固体撮像装置の集光特性や、主に赤色や赤外領域での画素感度特性を向上させることができる。
また、現在では、画素感度特性を改善するために、裏面照射型の固体撮像装置が提案されている。
また、現在では、画素感度特性を改善するために、裏面照射型の固体撮像装置が提案されている。
上述のように、固体撮像装置では、画素感度の向上が求められている。
本技術においては、画素感度特性の向上が可能な固体撮像装置、この固体撮像装置の製造方法、及び、電子機器を提供するものである。
本技術の固体撮像装置は、半導体基体と、半導体基体の第１面側に形成された回路と、半導体基体の第２面に設けられた格子状パターンとを備える。そして、格子状パターン内に形成された、半導体基体の表面と平行な面における断面の面積が半導体基体から遠くなるにつれて小さくなる形状を有する半導体層とを備える。
また、本技術の電子機器は、上記固体撮像装置と、固体撮像装置の出力信号を処理する信号処理回路とを備える
また、本技術の電子機器は、上記固体撮像装置と、固体撮像装置の出力信号を処理する信号処理回路とを備える
また、本技術の固体撮像装置の製造方法は、半導体基体の第１面に回路を形成する工程と、半導体基体の第２面に格子状パターンを形成する工程とを有する。そして、格子状パターン内に、半導体基体の表面と平行な面における断面の面積が半導体基体から遠くなるにつれて小さくなる形状を有する半導体層をエピタキシャル成長させる工程とを有する。
また、本技術の固体撮像装置によれば、半導体基体の第２面上に形成される半導体層が、半導体基体の表面と平行な面における断面の面積が半導体基体から遠くなるにつれて小さくなる形状を有するため、集光特性が向上する。このため、固体撮像装置、及び、この固体撮像装置を備える電子機器の画素感度特性が向上する。
また、本技術の固体撮像装置の製造方法によれば、半導体基体の第２面上に、エピタキシャル成長により、半導体層が形成される。この半導体層が、半導体基体の表面と平行な面における断面の面積が半導体基体から遠くなるにつれて小さくなる形状を有するため、集光特性が向上する。このため、画素感度特性の向上が可能な固体撮像装置を製造することができる。
本技術によれば、画素感度特性の向上が可能な固体撮像装置、この固体撮像装置の製造方法、及び、電子機器を提供することができる。
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．固体撮像装置の第１実施形態
２．第１実施形態の固体撮像装置の製造方法
３．固体撮像装置の第２実施形態
４．第３実施形態の固体撮像装置の製造方法
５．固体撮像装置の第３実施形態
６．第２実施形態の固体撮像装置の製造方法
７．電子機器
なお、説明は以下の順序で行う。
１．固体撮像装置の第１実施形態
２．第１実施形態の固体撮像装置の製造方法
３．固体撮像装置の第２実施形態
４．第３実施形態の固体撮像装置の製造方法
５．固体撮像装置の第３実施形態
６．第２実施形態の固体撮像装置の製造方法
７．電子機器
〈１．半導体装置の実施の形態〉
［固体撮像装置の概略構成］
図１に、本技術が適用される固体撮像装置の一例として、ＣＭＯＳ型の固体撮像装置１について説明する。図１の構成は、下記に説明する各実施形態に係る固体撮像装置に共通の構成である。また、本例では、半導体基体の回路形成面（表面）側とは反対側に光の入射面を有する、いわゆる、裏面照射型のＣＭＯＳ型固体撮像装置として説明する。
［固体撮像装置の概略構成］
図１に、本技術が適用される固体撮像装置の一例として、ＣＭＯＳ型の固体撮像装置１について説明する。図１の構成は、下記に説明する各実施形態に係る固体撮像装置に共通の構成である。また、本例では、半導体基体の回路形成面（表面）側とは反対側に光の入射面を有する、いわゆる、裏面照射型のＣＭＯＳ型固体撮像装置として説明する。
本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に光電変換部を含む複数の画素２が規則的に２次元アレイ状に配列された画素部（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素２としては、複数の光電変換部に転送トランジスタ除く他の１つの画素トランジスタ群を共有させたいわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、後述するように、転送トランジスタ、リセットトランジスタ、増幅トランジスタの３トランジスタ、あるいは選択トランジスタを追加した４トランジスタで構成することができる。
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８等を有して構成される。
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置の内部情報等のデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素部３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去等の信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
［画素部の概略構成：平面図］
次に、本例の固体撮像装置の画素部の構成について説明する。図２に、本例に適用する４画素共有単位からなる画素部の構成を示す。図２に示すように、４画素のフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］を配列した４画素共有単位が、２次元アレイ状に配列されて画素部が構成される。
次に、本例の固体撮像装置の画素部の構成について説明する。図２に、本例に適用する４画素共有単位からなる画素部の構成を示す。図２に示すように、４画素のフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］を配列した４画素共有単位が、２次元アレイ状に配列されて画素部が構成される。
４画素共有単位は、横２×縦２の計４つのフォトダイオードＰＤに対して１つのフローティングディフュージョンＦＤを共有する構成である。そして、４つのフォトダイオードＰＤ１〜ＰＤ４と、この４つのフォトダイオードＰＤ１〜ＰＤ４に対して４つの転送ゲート電極３１〜３４と、１つのフローティングディフュージョンＦＤを有して構成される。
各フォトダイオードＰＤ１〜ＰＤ４と、フローティングディフュージョンＦＤと、各転送ゲート電極３１〜３４とにより、転送トランジスタＴｒ１１〜Ｔｒ１４が構成される。フローティングディフュージョンＦＤは、４つのフォトダイオードＰＤ１〜ＰＤ４に囲まれた中央部に配置され、各転送ゲート電極３１〜３４は、各フォトダイオードＰＤ１〜ＰＤ４の中央部側の角部に対応する位置に配置される。
また、図２では、４画素共有単位の上下に、選択トランジスタＴｒ２３、増幅トランジスタＴｒ２２、及び、リセットトランジスタＴｒ２１が配置される。
選択トランジスタＴｒ２３は、一対のソース／ドレイン領域２６及び２７と、選択ゲート電極３６を有して構成される。増幅トランジスタＴｒ２２は、一対のソース／ドレイン領域２５及び２６と、増幅ゲート電極３５を有して構成される。リセットトランジスタＴｒ２１は、一対のソース／ドレイン領域２８及び２９と、リセットゲート電極３７を有して構成される。上記各ゲート電極は、例えばポリシリコン膜で形成される。ＦＤは、増幅トランジスタＴｒ２２の増幅ゲート電極３５及びリセットトランジスタＴｒ２１のソース領域２７に接続される。
選択トランジスタＴｒ２３は、一対のソース／ドレイン領域２６及び２７と、選択ゲート電極３６を有して構成される。増幅トランジスタＴｒ２２は、一対のソース／ドレイン領域２５及び２６と、増幅ゲート電極３５を有して構成される。リセットトランジスタＴｒ２１は、一対のソース／ドレイン領域２８及び２９と、リセットゲート電極３７を有して構成される。上記各ゲート電極は、例えばポリシリコン膜で形成される。ＦＤは、増幅トランジスタＴｒ２２の増幅ゲート電極３５及びリセットトランジスタＴｒ２１のソース領域２７に接続される。
４画素共有単位のフォトダイオードＰＤ１〜ＰＤ４の間には、素子分離領域３８が設けられている。また、４画素共有単位、選択トランジスタＴｒ２３、増幅トランジスタＴｒ２２、及び、リセットトランジスタＴｒ２１の間には、素子分離領域３９が設けられている。
素子分離領域３８，３９上に、格子状パターン４０が配置されている。また、４画素共有単位には、格子状パターン４０で囲まれた光電変換領域２１〜２４が形成される。
格子状パターン４０は、４画素共有単位では、フォトダイオードＰＤ１〜ＰＤ４間の素子分離領域３８上に配置されている。４画素共有単位同士が隣接する部分（４画素共有単位の左右）では、４画素共有単位内と同様に、フォトダイオードＰＤ１〜ＰＤ４間の素子分離領域３８上に、格子状パターン４０が配置されている。また、隣接する４画素共有単位同士では、格子状パターン４０が連続して形成されている。
また、格子状パターン４０は、素子分離領域３９では、４画素共有単位と各トランジスタとの間に配置されている。また、素子分離領域３９を跨いで、４画素共有単位同士が隣接する部分（４画素共有単位の上下）では、格子状パターン４０が上下に連続して形成されている。
格子状パターン４０は、４画素共有単位では、フォトダイオードＰＤ１〜ＰＤ４間の素子分離領域３８上に配置されている。４画素共有単位同士が隣接する部分（４画素共有単位の左右）では、４画素共有単位内と同様に、フォトダイオードＰＤ１〜ＰＤ４間の素子分離領域３８上に、格子状パターン４０が配置されている。また、隣接する４画素共有単位同士では、格子状パターン４０が連続して形成されている。
また、格子状パターン４０は、素子分離領域３９では、４画素共有単位と各トランジスタとの間に配置されている。また、素子分離領域３９を跨いで、４画素共有単位同士が隣接する部分（４画素共有単位の上下）では、格子状パターン４０が上下に連続して形成されている。
［画素部の概略構成：断面図］
次に、本例の固体撮像装置の画素部の断面構成について説明する。
図３に、図２に示す画素部のＡ−Ａ線断面の構成を示す。図３Ａは、固体撮像装置の画素部における、要部の断面構成である。また、図３Ｂは、図３Ａに示すＢ部の拡大図である。
次に、本例の固体撮像装置の画素部の断面構成について説明する。
図３に、図２に示す画素部のＡ−Ａ線断面の構成を示す。図３Ａは、固体撮像装置の画素部における、要部の断面構成である。また、図３Ｂは、図３Ａに示すＢ部の拡大図である。
図３に示す本例の固体撮像装置５０は、半導体基体５２の一方の面（図面下方）側が配線層５１、図示しない画素トランジスタやロジック回路等の周辺回路が形成される回路形成面であり、他方の面（図面上方）側が光の入射面である、いわゆる裏面照射型の固体撮像装置である。以下の説明では、回路形成面を半導体基体５２の第１面又は表面、光の入射面を半導体基体の第２面又は裏面とする。
図３Ａに示すように、半導体基体５２は、第１面側の表面に第１導電型（ｐ型）半導体領域４９を備える。そして、図２の素子分離領域３８に該当する位置に、第１面側から第２面の表面まで連続して形成されたｐ型半導体領域４８を備える。そして、ｐ型半導体領域４８に囲まれた領域に、第２導電型（ｎ型）半導体領域４２が形成されている。
また、半導体基体５２の第２面上には、格子状パターン４０と、凸状の半導体層４３を備える。格子状パターン４０は、素子分離領域３８を構成するｐ型半導体領域４８上に形成されている。そして、格子状パターン４０の間の領域が、光電変換領域２１，２３である。
格子状パターンは、所定の厚さの絶縁層から形成されている。図３では、ＳｉＯ２からなる第１絶縁層４５と、ＳｉＮからなる第２絶縁層４６からなる。上述の図２に示すように、画素部において素子分離領域３８，３９上に連続して形成されている。
凸状の半導体層４３は、シリコンよりバンドギャップが小さい材料から形成されている。例えば、Ｇｅ，Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１），ＩｎＧａＡｓ，ＧａＡｓ，ＩｎＰ，ＩｎＳｂ等から形成されている。Ｓｉ材料を光吸収層に使用する場合、赤外領域の感度が低い又は感度をもたないという問題が発生することがある。上記の材料は、特に赤色の波長領域においてシリコンより光吸収係数が大きい。このため、これらの材料を用いたフォトダイオードは、赤色から赤外領域の光に対する感度が高いフォトダイオードとなる。
また、半導体層４３には、上記材料以外にも、例えば、カルコパイライト構造の化合物半導体を適用することができる。カルコパイライト構造の化合物半導体としては、ＣｕＩｎＧａＳｅ２，ＣｕＡｌＳ２，ＣｕＡｌＳｅ２，ＣｕＡｌＴｅ２，ＣｕＧａＳ２，ＣｕＧａＳｅ２，ＣｕＧａＴｅ２，ＣｕＩｎＳ２，ＣｕＩｎＳｅ２，ＣｕＩｎＴｅ２，ＡｇＡｌＳ２，ＡｇＡｌＳｅ２，ＡｇＡｌＴｅ２，ＡｇＧａＳ２，ＡｇＧａＳｅ２，ＡｇＧａＴｅ２，ＡｇＩｎＳ２，ＡｇＩｎＳｅ２，ＡｇＩｎＴｅ２等を適用することができる。
凸状の半導体層４３は、上記材料のエピタキシャル成長層から形成される。また、半導体層４３は、半導体基体５２の表面と平行な面における断面の面積が、半導体基体５２から遠くなるにつれて小さくなる形状を有する、ファセットエピタキシャル成長層である。
半導体基体５２の表面では、素子分離領域上に格子状パターン４０が形成されているため、この部分にはエピタキシャル成長層が形成されない。つまり、格子状パターン４０が形成された状態で、半導体基体５２上にエピタキシャル成長層を形成することにより、自己整合的に格子状パターン４０内に、ファセットを有する半導体層４３が形成される。
半導体基体５２の表面では、素子分離領域上に格子状パターン４０が形成されているため、この部分にはエピタキシャル成長層が形成されない。つまり、格子状パターン４０が形成された状態で、半導体基体５２上にエピタキシャル成長層を形成することにより、自己整合的に格子状パターン４０内に、ファセットを有する半導体層４３が形成される。
フォトダイオードＰＤとなる光吸収領域は、光吸収係数の高い半導体層４３の領域のみから構成されることが好ましい。また、より深いフォトダイオードＰＤが必要な場合は、半導体層４３と、その下の半導体基体５２内の半導体領域（ｎ型半導体領域４２、ｐ型半導体領域４９）との両方を、フォトダイオードＰＤの構成としてもよい。
半導体層４３で光電変換された信号電荷は、半導体基体５２の第１面側に形成された転送トランジスタにより、フローティングディフュージョンＦＤに転送される。このとき、ｎ型半導体領域４２が電荷転送路となり、信号電荷が半導体層４３から半導体基体５２の第１面側に転送される。
また、格子状パターン４０と半導体層４３上を覆って、第３絶縁層４４が形成されている。第３絶縁層４４は、負の固定電荷を有する膜から構成されている。負の固定電荷を持つ材料としては、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン等が適用できる。また、上記以外の材料としては、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜等から負の固定電荷を有する膜を形成することも可能である。負の固定電荷を有する膜は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性や製造工程中でのイオン注入の阻止能力を上げることが可能になる。
図３Ｂに示すように、格子状パターン４０は、その幅Ｂが素子分離領域３８の幅、つまりｐ型半導体領域４８の幅Ａよりも小さくなるように形成されている。そして、格子状パターン４０の両側から、ｐ型半導体領域４８の表面が露出するように形成されている。このため、半導体層４３の端部が、ｐ型半導体領域４８と接して形成されている。
半導体層４３の表面には、負の固定電荷を有する膜からなる第３絶縁層４４が形成されている。このため、第３絶縁層４４と接する半導体層４３の表面に正孔が蓄積される。つまり、半導体層４３の表面がｐ型化されるため、半導体層４３は、半導体層４３Ａと、この表層に形成されたｐ型半導体層４３Ｂとの構成となる。
このように、半導体層４３の表面がｐ型化されることにより、半導体基体５２のｐ型半導体領域４８と、ｐ型半導体層４３Ｂとが連続したｐ型領域として形成される。そして、半導体層４３Ａとｐ型半導体層４３Ｂとにより、ＨＡＤ（hole accumulated diode）構造のフォトダイオードＰＤが構成される。また、ｐ型半導体層４３Ｂがｐ型半導体領域４８と導通することにより、半導体層４３の表面から発生する暗電流を抑えることができる。
このように、半導体層４３の表面がｐ型化されることにより、半導体基体５２のｐ型半導体領域４８と、ｐ型半導体層４３Ｂとが連続したｐ型領域として形成される。そして、半導体層４３Ａとｐ型半導体層４３Ｂとにより、ＨＡＤ（hole accumulated diode）構造のフォトダイオードＰＤが構成される。また、ｐ型半導体層４３Ｂがｐ型半導体領域４８と導通することにより、半導体層４３の表面から発生する暗電流を抑えることができる。
また、図３Ａに示すように、半導体基体５２の第１面上には、配線層５１を備える。配線層５１は、半導体基体５２の第１面側に形成されている各種素子及び各種回路等、これら覆う，複数の配線と層間絶縁層とが積層されている。半導体基体５２は、配線層５１の表面で図示しない支持基板に貼り合わされている。
半導体基体５２の第２面上には、第３絶縁層４４を覆う層間膜５３が形成されている。層間膜５３は、例えは、反射防止膜、保護膜、平坦化膜等から形成されている。
層間膜５３には、遮光膜５７が形成されている。遮光膜５７は、画素部の素子分離領域上に形成される。図３Ａでは、素子分離領域となるｐ型半導体領域４８の上方に形成されている。
層間膜５３には、遮光膜５７が形成されている。遮光膜５７は、画素部の素子分離領域上に形成される。図３Ａでは、素子分離領域となるｐ型半導体領域４８の上方に形成されている。
層間膜５３上には、各画素に対応したカラーフィルタ５４が配置されている。カラーフィルタ５４上に平坦化膜５５が形成され、平坦化膜５５上に各画素に対応したオンチップレンズ５６が形成されている。
上述の構成では、裏面照射型の固体撮像装置において、集光性や（主に長波長領域の）画素感度を向上させることができる。具体的には、ＰＤ領域裏面側の表面に格子パターンを形成することにより、ファセット付きのＳｉＧｅ選択エピタキシャル成長させている。光電変換部となる半導体層がファセットを有している為、ＰＤへの集光性を改善し、画素感度の向上や、混色の抑制が可能となる。
また、半導体基体上にシリコンよりバンドギャップが小さい材料からなる半導体層を形成することにより、比較的浅い領域において（赤外領域も含む）長波長領域の光を吸収する事が可能なため、通常の裏面照射型と比べてＰＤを浅く形成できる。つまり、画素の微細化に寄与できる。
また、半導体基体上にシリコンよりバンドギャップが小さい材料からなる半導体層を形成することにより、比較的浅い領域において（赤外領域も含む）長波長領域の光を吸収する事が可能なため、通常の裏面照射型と比べてＰＤを浅く形成できる。つまり、画素の微細化に寄与できる。
なお、半導体層４３として、カルコパイライト構造のｐ型化合物半導体を適用する場合には、負の固定電荷を有する膜を設けなくてもよい。この場合には、ｐ型化合物半導体からなる半導体層４３と半導体基体５２のｎ型半導体領域４２とからフォトダイオード ＰＤが構成される。そして、半導体層４３で発生した信号電荷（電子）が半導体基体５２のｎ型半導体領域４２に転送され、半導体基体５２の第１面側のゲート電極によってフローティングディフュージョンＦＤへ転送される。
〈２．第１実施形態の固体撮像装置の製造方法〉
次に、上述の第１実施形態の固体撮像装置の製造方法について説明する。図４〜図１４は、第１実施形態の固体撮像装置の製造工程図であり、特に、光電変換部が形成される領域における製造工程を示す図である。なお、図４、図６〜１２及び図１４は、図２におけるＡ−Ａ線断面の構成を示す図である。また、図５及び図１３は、図２におけるＢ−Ｂ線断面の構成を示す図である。
次に、上述の第１実施形態の固体撮像装置の製造方法について説明する。図４〜図１４は、第１実施形態の固体撮像装置の製造工程図であり、特に、光電変換部が形成される領域における製造工程を示す図である。なお、図４、図６〜１２及び図１４は、図２におけるＡ−Ａ線断面の構成を示す図である。また、図５及び図１３は、図２におけるＢ−Ｂ線断面の構成を示す図である。
まず、図４及び図５に示すように、従来公知の固体撮像装置の製造方法を適用して、半導体基体５２の各構成、及び、配線層５１を形成する。
図４に示すように、半導体基体５２の第１面側の表面に、ｐ型半導体領域４９を形成する。ｐ型半導体領域４９は、図５に示すように、ゲート電極下には形成しない。さらに、図４及び図５に示すように、素子分離領域に、半導体基体５２の第１面から所定の深さまでｐ型半導体領域４８を形成する。ｐ型半導体領域４８を形成する深さは、最終的に薄型化される半導体基体５２の厚さ以上とする。
さらに、ｎ型半導体領域４２を形成する。ｎ型半導体領域４２は、画素部において素子分離領域となるｐ型半導体領域４８の間に形成する。
図４に示すように、半導体基体５２の第１面側の表面に、ｐ型半導体領域４９を形成する。ｐ型半導体領域４９は、図５に示すように、ゲート電極下には形成しない。さらに、図４及び図５に示すように、素子分離領域に、半導体基体５２の第１面から所定の深さまでｐ型半導体領域４８を形成する。ｐ型半導体領域４８を形成する深さは、最終的に薄型化される半導体基体５２の厚さ以上とする。
さらに、ｎ型半導体領域４２を形成する。ｎ型半導体領域４２は、画素部において素子分離領域となるｐ型半導体領域４８の間に形成する。
また、図５に示すように、半導体基体５２の第１面上に、ゲート絶縁層を介してゲート電極６１を形成する。さらに、半導体基体５２の第１面に図示しない各種回路を形成する。そして、配線層５１にゲート電極６１に接続するコンタクト６２や、図示しない複数層の配線を形成する。
次に、図６に示すように、配線層５１上に支持基板６３を貼り合わせ、半導体基体５２を反転する。そして、図７に示すように、半導体基体５２の第２面側を、ｐ型半導体領域４８及びｎ型半導体領域４２が露出するまで研磨し、半導体基体５２を薄型化する。
次に、ｐ型半導体領域４８上に、第１絶縁層４５及び第２絶縁層４６を形成する。例えば、半導体基体５２の第２面上に第１絶縁層４５として、ＳｉＯ２を５ｎｍ形成する。また、ＳｉＯ２上に第２絶縁層として、ＳｉＮを１０ｎｍ形成する。そして、フォトリソフラフィによるレジストパターニングと、エッチングにより、ｐ型半導体領域４８上にＳｉＯ２とＳｉＮを残存させる。これにより、画素部の素子分離領域上に格子状パターン４０を形成する。格子状パターン４０は、素子分離領域となるｐ型半導体領域４８よりも幅が小さくなるように形成する。
次に、図９に示すように、ｎ型半導体領域４２上に、ファセット面を有する凸状の半導体層４３を形成する。凸状の半導体層４３は、上述のシリコンよりバンドギャップが小さい材料を用いて、公知のファセットエピタキシャル成長により形成する。
上記エピタキシャル成長は、条件によって任意の角度のファセット面の形成や、複数の面方位を形成することができる。
例えば、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなるエピタキシャル層を形成する場合、成長温度：７５０℃、圧力：１０Ｔｏｒｒ、ガス：ＳｉＨ２Ｃｌ２（１００ｓｃｃｍ）、ＨＣＬ（２５ｓｃｃｍ）、ＧｅＨ４（５０〜１００ｓｃｃｍ）、ホウ素濃度：Ｂ２Ｈ６を用いて１４０ｓｃｃｍとして形成する。また、例えば５００℃程度で３０〜６０分のエピタキシャル成長を行う。
例えば、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなるエピタキシャル層を形成する場合、成長温度：７５０℃、圧力：１０Ｔｏｒｒ、ガス：ＳｉＨ２Ｃｌ２（１００ｓｃｃｍ）、ＨＣＬ（２５ｓｃｃｍ）、ＧｅＨ４（５０〜１００ｓｃｃｍ）、ホウ素濃度：Ｂ２Ｈ６を用いて１４０ｓｃｃｍとして形成する。また、例えば５００℃程度で３０〜６０分のエピタキシャル成長を行う。
また、上述のカルコパイライト構造の化合物半導体から半導体層４３を形成する場合には、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）、有機金属気相成長法(ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition)、液相エピタキシー法（ＬＰＥ：Liquid Phase Epitaxy）等を用いる。半導体層４３の形成温度は、例えば２００℃から５００℃である。
次に、図１０に示すように、格子状パターン４０と半導体層４３を覆って、第３絶縁層４４を形成する。第３絶縁層４４は、負の固定電荷を有する膜を形成する。半導体層４３上に負の固定電荷を有する膜からなる第３絶縁層４４を形成することにより、半導体層４３の表層にｐ型半導体層を形成してＨＡＤ構造を形成する。
次に、図１１に示すように、半導体基体５２の第２面上に層間膜５３を形成する。そして、図１２に示すように、層間膜５３上に支持基板６５を貼り合わせ、半導体基体５２を反転する。さらに、配線層５１に貼り合わされていた支持基板６３を除去し、配線層５１を露出する。
そして、図１３に示すように、コンタクト６２に接続する配線６４等の配線と、層間絶縁層とを積層することにより、配線層５１を形成する。
そして、図１３に示すように、コンタクト６２に接続する配線６４等の配線と、層間絶縁層とを積層することにより、配線層５１を形成する。
次に、図１４に示すように、配線層５１上に支持基板６６を貼り合わせ、半導体基体５２を反転する。そして、支持基板６５を除去し、層間膜５３を露出する。そして、層間膜５３に遮光膜５７を形成する。さらに、層間膜５３上に、各画素に対応したカラーフィルタ５４を形成する。カラーフィルタ５４上に平坦化膜５５を形成し、平坦化膜５５上に各画素に対応したオンチップレンズ５６を形成する。
以上の工程により、本例の固体撮像装置を製造することができる。
上述の製造方法では、エピタキシャル成長を阻害する格子状パターンを素子分離領域上に形成した後、半導体基体５２上にファセット面を有するエピタキシャル成長層を形成している。このため、素子分離で囲まれた領域内に、自己整合的にエピタキシャル成長層による半導体層４３を形成することができる。また、格子状パターンを素子分離領域よりも小さい幅で形成することにより、負の固定電荷を有する膜によりエピタキシャル成長層の表面に形成されたｐ型半導体層が、素子分離領域のｐ型半導体領域と接続される。これにより、ＨＡＤ構造のフォトダイオードＰＤを形成することができる。
上述の製造方法では、エピタキシャル成長を阻害する格子状パターンを素子分離領域上に形成した後、半導体基体５２上にファセット面を有するエピタキシャル成長層を形成している。このため、素子分離で囲まれた領域内に、自己整合的にエピタキシャル成長層による半導体層４３を形成することができる。また、格子状パターンを素子分離領域よりも小さい幅で形成することにより、負の固定電荷を有する膜によりエピタキシャル成長層の表面に形成されたｐ型半導体層が、素子分離領域のｐ型半導体領域と接続される。これにより、ＨＡＤ構造のフォトダイオードＰＤを形成することができる。
[周辺回路部の構成]
図１５に、画素部の周囲に形成される周辺回路部の断面構成を示す。
図１５Ａは、一般的な固体撮像装置の周辺回路部に、本技術の第１絶縁層４５、第２絶縁層４６及び第３絶縁層４４を適用した構成である。図１５Ｂ及び図１５Ｃは、上述の本実施形態の固体撮像装置において適用可能な周辺回路部の構成である。
図１５に、画素部の周囲に形成される周辺回路部の断面構成を示す。
図１５Ａは、一般的な固体撮像装置の周辺回路部に、本技術の第１絶縁層４５、第２絶縁層４６及び第３絶縁層４４を適用した構成である。図１５Ｂ及び図１５Ｃは、上述の本実施形態の固体撮像装置において適用可能な周辺回路部の構成である。
図１５Ａに示すように、半導体基体５２の第２面上に、第１絶縁層４５と第２絶縁層４６とが形成されている。ここでは、第１絶縁層４５と第２絶縁層４６とによる格子状パターンは形成されず、周辺回路部の全面に第１絶縁層４５と第２絶縁層４６とが形成されている。そして、第２絶縁層４６上に第３絶縁層４４が形成されている。さらに、第３絶縁層４４上に、層間膜５３と平坦化膜５５が形成されている。層間膜５３には、遮光膜５７が周辺回路部の全面を覆うように形成されている。なお、図１５Ａ〜Ｃでは、半導体基体５２の第１面側に形成される配線層は記載を省略している。
周辺回路部の半導体基体５２は、ｎ型半導体領域７１から構成されている。そして半導体基体５２の第１面側の表面から、図示しないトランジスタのソース・ドレインとなるｐ型半導体領域７２が形成されている。
そして、図１５Ａに示すように、第２面上に負の固定電荷を有する膜（第３絶縁層４４）が形成されている場合には、この膜により半導体基体５２の第２面の表面に蓄積される正孔が、ｐ型半導体領域７２に対し影響を与える。
そして、図１５Ａに示すように、第２面上に負の固定電荷を有する膜（第３絶縁層４４）が形成されている場合には、この膜により半導体基体５２の第２面の表面に蓄積される正孔が、ｐ型半導体領域７２に対し影響を与える。
半導体基体５２上に直接負の固定電荷を有する膜（第３絶縁層４４）が形成されている場合には、この膜を除去する工程において、半導体基体５２にも損傷を与える。このため、負の固定電荷を有する膜を除去せずに、ｐ型半導体領域７２と第２面との間に、ｎ型の不純物を拡散させたｎ型半導体領域７３が形成されている。ｎ型半導体領域７３により、半導体基体５２の第２面の表面に蓄積される正孔によるｐ型半導体領域７２への影響を抑制している。
これに対し、本実施形態では、半導体基体５２上にＳｉＯ２からなる第１絶縁層４５と、ＳｉＮからなる第２絶縁層４６が形成されている。この構造では、負の固定電荷を有する膜からなる第３絶縁層４４を除去した場合にも、第１絶縁層４５及び第２絶縁層４６により、半導体基体５２に損傷が発生しない。
このため、図１５Ｂに示すように、第３絶縁層４４を除去することが可能である。第３絶縁層４４を除去することにより、半導体基体５２にｎ型半導体領域７３を形成する必要がなくなる。第３絶縁層４４の除去は、例えば、フォトリソフラフィによるレジストパターニングと、フッ酸を用いたウェットエッチングにより行うことができる。これにより、製造工程中において、半導体基体５２にｎ型半導体領域７３を形成する工程を省略することができる。
このため、図１５Ｂに示すように、第３絶縁層４４を除去することが可能である。第３絶縁層４４を除去することにより、半導体基体５２にｎ型半導体領域７３を形成する必要がなくなる。第３絶縁層４４の除去は、例えば、フォトリソフラフィによるレジストパターニングと、フッ酸を用いたウェットエッチングにより行うことができる。これにより、製造工程中において、半導体基体５２にｎ型半導体領域７３を形成する工程を省略することができる。
また、図１５Ｃに示すように、第３絶縁層４４だけでなく、第１絶縁層４５及び第２絶縁層４６を除去した構成としてもよい。第１絶縁層４５及び第２絶縁層４６がＳｉＯ２とＳｉＮからなる場合には、上述の負の固定電荷を有する材料に比べ、半導体基体５２に損傷を与えずに除去することができる。このため、第１絶縁層４５、第２絶縁層４６及び第３絶縁層４４を除去することにより、半導体基体５２にｎ型半導体領域７３を形成する工程を省略することができる。
[変形例]
次に、上述の第１実施形態の変形例について説明する。
図１６に、第１実施形態の変形例の固体撮像装置の構成を示す。図１６Ａは、図２におけるＡ−Ａ線断面の画素部の構成を示す図である。図１６Ｂは、周辺回路部の断面構成を示す図である。
次に、上述の第１実施形態の変形例について説明する。
図１６に、第１実施形態の変形例の固体撮像装置の構成を示す。図１６Ａは、図２におけるＡ−Ａ線断面の画素部の構成を示す図である。図１６Ｂは、周辺回路部の断面構成を示す図である。
上述の第１実施形態では、負の固定電荷を有する膜からなる第３絶縁層を形成することにより、エピタキシャル成長層からなる凸状の半導体層の表面をｐ型化している。以下に説明する変形例では、エピタキシャル成長層の表面に形成するｐ型半導体層の形成方法が、上述の第１実施形態と異なる。このため、以下の説明では、上述の第１実施形態と異なる構成のみを説明し、第１実施形態と同様の構成の説明を省略する。
図１６Ａに示すように、凸状の半導体層４３の表面に、ｐ型半導体層７４が形成されている。半導体層４３は、上述の第１実施形態と同様に、エピタキシャル成長層からなる。ｐ型半導体層７４は、Ｉｎ−ｓｉｔｕ ドープエピタキシャル成長により形成される。このように、半導体層４３とｐ型半導体層７４とにより、ＨＡＤ構造のフォトダイオードＰＤが構成される。
上述の構成は、第１実施形態の製造方法において、凸状の半導体層４３を形成する工程を以下の方法で行うことにより、製造することができる。
第１実施形態と同様の方法により、格子状パターン４０を形成した後に、ファセットエピタキシャル成長により半導体基体５２上に半導体層４３を形成する。そして、半導体層４３を形成する工程の最後に、ｉｎ−ｓｉｔｕ ドープエピタキシャル成長によって半導体層４３の表層にｐ型半導体層７４を形成する。ｐ型半導体層７４は、１．０×１０１７（１／ｃｍ３）の不純物濃度、５ｎｍの厚さとする。
第１実施形態と同様の方法により、格子状パターン４０を形成した後に、ファセットエピタキシャル成長により半導体基体５２上に半導体層４３を形成する。そして、半導体層４３を形成する工程の最後に、ｉｎ−ｓｉｔｕ ドープエピタキシャル成長によって半導体層４３の表層にｐ型半導体層７４を形成する。ｐ型半導体層７４は、１．０×１０１７（１／ｃｍ３）の不純物濃度、５ｎｍの厚さとする。
Ｉｎ−ｓｉｔｕ ドープエピタキシャル成長によるｐ型半導体層７４は、イオン注入等の不純物拡散によって形成されるｐ型半導体層に比べ、不純物の拡散が非常に小さい。このため、通常のイオン注入による方法に比べて、フォトダイオードＰＤの飽和信号量（Ｑｓ）を向上させることができる。
上述のように、半導体層４３の表面にｐ型半導体層７４を形成することにより、第１実施形態において半導体層４３の表面をｐ型化するための、負の固定電荷を有する膜を形成する必要がなくなる。このため、第２絶縁層４６上に、負の固定電荷を有する膜が形成されない。
また、図１６Ｂに示すように、格子状パターン４０と同様に、第１絶縁層４５及び第２絶縁層４６が形成されている周辺回路部では、半導体層４３とｐ型半導体層７４が形成されない。このため、上述の図１５Ｂ と同様に、半導体基体５２にｎ型半導体領域７３（図１５Ａ）を形成する必要がなくなる。これにより、製造工程中において、半導体基体５２にｎ型半導体領域７３を形成する工程を省略することができる。
また、図１６Ｂに示すように、格子状パターン４０と同様に、第１絶縁層４５及び第２絶縁層４６が形成されている周辺回路部では、半導体層４３とｐ型半導体層７４が形成されない。このため、上述の図１５Ｂ と同様に、半導体基体５２にｎ型半導体領域７３（図１５Ａ）を形成する必要がなくなる。これにより、製造工程中において、半導体基体５２にｎ型半導体領域７３を形成する工程を省略することができる。
〈３．固体撮像装置の第２実施形態〉
次に、固体撮像装置の第２実施形態について説明する。第２実施形態は、上述の第１実施形態の固体撮像装置と、格子状パターンとその周辺の構成が異なる。このため、以下の第２実施形態の説明では、上述の第１実施形態と異なる格子状パターンとその周辺の構成のみを説明し、第１実施形態と同様の構成の説明を省略する。
次に、固体撮像装置の第２実施形態について説明する。第２実施形態は、上述の第１実施形態の固体撮像装置と、格子状パターンとその周辺の構成が異なる。このため、以下の第２実施形態の説明では、上述の第１実施形態と異なる格子状パターンとその周辺の構成のみを説明し、第１実施形態と同様の構成の説明を省略する。
図１７に、第２実施形態の固体撮像装置の構成を示す。図１７は、図２におけるＡ−Ａ線断面の構成を示す図である。
図１７に示すように、第２実施形態の固体撮像装置では、格子状パターンが、半導体基体５２の第２面側に形成されたトレンチ８４から構成される。トレンチ８４により、上述の図２に示す、画素を囲む格子状パターン４０が形成される。
図１７に示すように、第２実施形態の固体撮像装置では、格子状パターンが、半導体基体５２の第２面側に形成されたトレンチ８４から構成される。トレンチ８４により、上述の図２に示す、画素を囲む格子状パターン４０が形成される。
トレンチ８４は、半導体基体５２において、素子分離領域となるｐ型半導体領域４８に形成されている。トレンチ８４は、エピタキシャル成長させる半導体層８１の厚さ以上の深さに形成される。これにより、半導体層８１を形成する際に、トレンチ８４内がエピタキシャル成長層により埋め込まれずに、半導体基体５２の第２面上でのエピタキシャル成長層同士の接続を防ぐことができる。また、トレンチ８４は、半導体基体５２の第１面側に形成される各種トランジスタ等の構成に影響を与えない深さ以下に形成される。
半導体層８１が半導体基体５２の第２面上から、トレンチ８４の内面（側面及び底面）に連続して形成されている。半導体層８１は、上述の第１実施形態のフォトダイオードＰＤを構成する半導体層４３（図３）と同様の材料により構成することができる。トレンチ８４の側面まで連続して半導体層が形成されているため、トレンチ８４側面での光電変換が可能となる。また、トレンチ８４内では、エピタキシャル成長の速度が遅くなるため、トレンチ８４内の半導体層８１の厚さは、半導体基体５２上よりも小さい。
半導体層８１上には、絶縁層８２が形成されている。絶縁層８２は、負の固定電荷を有する膜から構成される。絶縁層８２は、半導体基体５２の第２面上に形成された半導体層８１の表面から、トレンチ８４内の半導体層８１の表面まで連続して形成されている。
また、この負の固定電荷を有する膜からなる絶縁層８２により半導体層８１に正孔が蓄積され、半導体層８１の表層にｐ型半導体層が形成される。これにより、ＨＡＤ構造のフォトダイオードＰＤが構成される。
また、この負の固定電荷を有する膜からなる絶縁層８２により半導体層８１に正孔が蓄積され、半導体層８１の表層にｐ型半導体層が形成される。これにより、ＨＡＤ構造のフォトダイオードＰＤが構成される。
また、トレンチ８４の底面において、半導体層８１には、ｐ型不純物がイオン注入された、ｐ型拡散領域８３が形成されている。ｐ型拡散領域８３によりトレンチ８４の底面で、隣接する半導体層８１同士の接続が分離されている。また、ｐ型拡散領域８３を介して、ｐ型半導体領域４８と半導体層８１の表層に形成されるｐ型半導体層とが接続されている。
なお、トレンチ８４の幅と、ｐ型半導体領域４８の幅との大小は問わない。ｐ型半導体領域４８よりもトレンチ８４の幅が大きく、ｎ型半導体領域４２までトレンチ８４が形成されていてもよい。トレンチ８４の幅が小さい方が、半導体基体５２上のエピタキシャル成長層からなる半導体層８１の面積が大きくなり、光電変換部の面積の占める割合が大きくなるため好ましい。
また、半導体層８１として、カルコパイライト構造のｐ型化合物半導体を適用する場合には、負の固定電荷を有する膜を設けなくてもよい。さらに、トレンチ８４の底面において、ｐ型拡散領域８３を形成しなくてもよい。また、この場合には、ｐ型化合物半導体からなる半導体層８１とｎ型半導体領域４２とからフォトダイオードＰＤが構成される。そして、半導体層４３で発生した信号電荷（電子）が半導体基体５２のｎ型半導体領域４２に転送され、半導体基体５２の第１面側のゲート電極によってフローティングディフュージョンＦＤへ転送される。
上述の第２実施形態のように、半導体基体５２にトレンチを形成することで、第１実施形態のように半導体基体５２上に絶縁層を形成する以外の方法で、格子状パターンを形成することができる。格子状パターンは、光電変換領域を囲むことでフォトダイオードＰＤとなる半導体層のエピタキシャル成長を阻害することができ、ファセットエピタキシャル成長が可能となる構成であることが必要である。例えば、絶縁層（ＳｉＮ）であれば、エピタキシャル成長が発生せず、ファセットエピタキシャル成長が可能である。また、トレンチであれば、トレンチ内のエピタキシャル成長は、半導体基体上よりも充分に遅いため、ファセットエピタキシャル成長が可能である。このように、光電変換領域を囲む格子状パターンは、選択エピタキシャル成長が可能な構成であれは、特に限定されることなく絶縁層やトレンチ以外の構成も適用することができる。
〈４．第２実施形態の固体撮像装置の製造方法〉
次に、上述の第２実施形態の固体撮像装置の製造方法について説明する。図１８〜図２２は、第２実施形態の固体撮像装置の製造工程図であり、特に、光電変換部が形成される領域における製造工程を示す図である。なお、図１８〜図２２は、図２におけるＡ−Ａ線断面の構成を示す図である。
次に、上述の第２実施形態の固体撮像装置の製造方法について説明する。図１８〜図２２は、第２実施形態の固体撮像装置の製造工程図であり、特に、光電変換部が形成される領域における製造工程を示す図である。なお、図１８〜図２２は、図２におけるＡ−Ａ線断面の構成を示す図である。
まず、上述の第１実施形態と同様の方法により、半導体基体５２の第２面側を、ｐ型半導体領域４８及びｎ型半導体領域４２が露出するまで研磨し、半導体基体５２を薄型化する。この状態を図１８に示す。
次に、図１９に示すように、フォトリソフラフィによるレジストパターニングを行い、レジスト層８５を形成する。レジスト層８５は、素子分離領域となるｐ型半導体領域４８上を開口するパターンに形成する。
そして、図２０に示すように、レジスト層８５の開口部から、ｐ型半導体領域４８のドライエッチングを行う。これにより、半導体基体５２にトレンチ８４を形成する。
そして、図２０に示すように、レジスト層８５の開口部から、ｐ型半導体領域４８のドライエッチングを行う。これにより、半導体基体５２にトレンチ８４を形成する。
次に、図２１に示すように、トレンチ８４の内面を含む半導体基体５２の全面に、エピタキシャル成長による半導体層８１を形成する。トレンチ８４内は、エピタキシャル成長に使用する成膜ガスの供給量が、半導体基体５２の上面よりも少なくなる。このため、トレンチ８４内には、半導体基体５２の上面よりも薄い半導体層８１が形成される。
さらに、トレンチ８４の底部に形成された半導体層８１に、ｐ型不純物をイオン注入する。この工程により、ｐ型拡散領域８３を形成して隣接する画素間で、半導体層８１同士の接続を遮断する。
半導体層８１のエピタキシャル成長は、上述の第１実施形態と同様の条件で行うことができる。
さらに、トレンチ８４の底部に形成された半導体層８１に、ｐ型不純物をイオン注入する。この工程により、ｐ型拡散領域８３を形成して隣接する画素間で、半導体層８１同士の接続を遮断する。
半導体層８１のエピタキシャル成長は、上述の第１実施形態と同様の条件で行うことができる。
次に、図２２に示すように、半導体層８１上に、絶縁層８２を形成する。半導体基体５２の第２面上に形成された半導体層８１の表面から、トレンチ８４内の半導体層８１の表面まで連続して、絶縁層８２を形成する。半導体層８１上に負の固定電荷を有する膜からなる絶縁層８２を形成することにより、半導体層８１の表面をｐ型半導体層にしてＨＡＤ（hole accumulated diode）構造を形成する。
以下、第１実施形態の図１１以降と同様の方法により本例の固体撮像装置を製造することができる。
以下、第１実施形態の図１１以降と同様の方法により本例の固体撮像装置を製造することができる。
〈５．固体撮像装置の第３実施形態〉
次に、固体撮像装置の第３実施形態について説明する。第３実施形態は、格子状パターンとなるトレンチ内に、遮光部が形成されること以外は、上述の第２実施形態と同様の構成である。このため、以下の第３実施形態の説明では、第２実施形態と同様の構成の説明を省略する。
次に、固体撮像装置の第３実施形態について説明する。第３実施形態は、格子状パターンとなるトレンチ内に、遮光部が形成されること以外は、上述の第２実施形態と同様の構成である。このため、以下の第３実施形態の説明では、第２実施形態と同様の構成の説明を省略する。
図２３に、第３実施形態の固体撮像装置の構成を示す。図２３は、図２におけるＡ−Ａ線断面の構成を示す図である。
図２３に示すように、第３実施形態の固体撮像装置では、格子状パターンを構成するトレンチ内が、遮光部９１により埋め込まれている。
半導体基体５２に形成されるトレンチは、上述の第２実施形態と同様の構成である。また、トレンチ内に形成される、半導体層８１及び絶縁層８２も、上述の第２実施形態と同様の構成である。
遮光部９１は、トレンチ内に形成された絶縁層８２上に形成されている。また、遮光部９１は、トレンチ底部から半導体層８１よりも高い位置まで形成されている。遮光部９１は、例えばＡｌ、Ｔｉ、Ｗ等から形成される。
図２３に示すように、第３実施形態の固体撮像装置では、格子状パターンを構成するトレンチ内が、遮光部９１により埋め込まれている。
半導体基体５２に形成されるトレンチは、上述の第２実施形態と同様の構成である。また、トレンチ内に形成される、半導体層８１及び絶縁層８２も、上述の第２実施形態と同様の構成である。
遮光部９１は、トレンチ内に形成された絶縁層８２上に形成されている。また、遮光部９１は、トレンチ底部から半導体層８１よりも高い位置まで形成されている。遮光部９１は、例えばＡｌ、Ｔｉ、Ｗ等から形成される。
遮光部９１を備えることにより、隣接する画素間での斜め入射光を遮断することができる。例えば、半導体基体５２上面の半導体層８１を透過し、隣接する画素のトレンチ側面の半導体層８１に入射する斜め入射光を遮断することができる。このため、隣接画素間での混色を防ぐことができる。特に、層間膜５３中に形成されている遮光膜５７と組み合わせることで、斜め入射光による混色防止に対して効果的である。
〈６．第３実施形態の固体撮像装置の製造方法〉
次に、上述の第３実施形態の固体撮像装置の製造方法について説明する。図２４〜図２８は、第３実施形態の固体撮像装置の製造工程図であり、特に、光電変換部が形成される領域における製造工程を示す図である。なお、図２５〜図２８は、図２におけるＡ−Ａ線断面の構成を示す図である。
次に、上述の第３実施形態の固体撮像装置の製造方法について説明する。図２４〜図２８は、第３実施形態の固体撮像装置の製造工程図であり、特に、光電変換部が形成される領域における製造工程を示す図である。なお、図２５〜図２８は、図２におけるＡ−Ａ線断面の構成を示す図である。
まず、上述の第２実施形態の製造方法において、図２２に示す絶縁層８２を形成する工程までを行う。そして、図２４に示すように、絶縁層８２を覆って、ＳｉＯ２等によりマスク層９２を形成する。マスク層９２は、トレンチ内を含む半導体基体５２上の全面に形成した後、上面をＣＭＰ（Chemical Mechanical Polishing）法等により平坦化する。
次に、図２５に示すように、フォトリソフラフィによるレジストパターニングを行い、レジスト層９３を形成する。レジスト層９３は、素子分離領域となるｐ型半導体領域４８上を開口するパターンに形成する。遮光部９１を形成する領域、つまり、トレンチが形成されている領域を開口するパターンに形成する。
次に、図２６に示すように、レジスト層９３をマスクにして、マスク層９２をドライエッチングにより除去する。マスク層９２のエッチングは、マスク層９２と絶縁層８２との選択性の高い方法により行う。これにより、マスク層９２上から半導体基体５２のトレンチ底面の絶縁層８２上まで、トレンチ９４を形成する。
次に、レジスト層９３を除去した後、図２７に示すように、トレンチ９４内とマスク層９２上とに、遮光材料層９５を形成する。そして、図２８に示すように、ＣＭＰ法等を用いてマスク層９２が露出する位置まで遮光材料層９５を研磨する。これにより、遮光部９１を形成することができる。また、この状態から、さらに遮光部９１とマスク層９２とを研磨することにより、所望の高さの遮光部９６を形成することができる。
以下、第１実施形態の図１１以降と同様の方法により本例の固体撮像装置を製造することができる。
以下、第１実施形態の図１１以降と同様の方法により本例の固体撮像装置を製造することができる。
なお、上述の製造方法において、ＣＭＰ法のみでは、半導体層８１及び絶縁層８２より低い位置まで、遮光部９１を研磨することができない。このため、より低い位置に遮光部９１を形成したい場合には、例えば、ＣＭＰ法により図２８の状態まで研磨した後、さらに遮光部９１にウェットエッチングを行う。ウェットエッチングにより、遮光部９１を所定の高さまで除去する。この後、ハードマスク層（ＳｉＯ２）を除去することにより、図２９に示す半導体層８１よりも低い位置まで形成された遮光部９１を形成することができる。このように、遮光部９１は、任意の位置の高さに形成することができる。
〈７．電子機器〉
次に、上述の固体撮像装置を備える電子機器の実施形態について説明する。
上述の固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器等の電子機器に適用することができる。図３０に、電子機器の一例として、固体撮像装置を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
次に、上述の固体撮像装置を備える電子機器の実施形態について説明する。
上述の固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器等の電子機器に適用することができる。図３０に、電子機器の一例として、固体撮像装置を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
この例のカメラ１００は、固体撮像装置１０１と、固体撮像装置１０１の受光センサ部に入射光を導く光学系１０２と、固体撮像装置１０１及び光学系１０２間に設けられたシャッタ装置１０３と、固体撮像装置１０１を駆動する駆動回路１０４とを備える。さらに、カメラ１００は、固体撮像装置１０１の出力信号を処理する信号処理回路１０５を備える。
固体撮像装置１０１には、上述の各実施形態及び変形例に示す固体撮像装置を適用することができる。光学系（光学レンズ）１０２は、被写体からの像光（入射光）を固体撮像装置１０１の撮像面（不図示）上に結像させる。これにより、固体撮像装置１０１内に、一定期間、信号電荷が蓄積される。なお、光学系１０２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置１０３は、入射光の固体撮像装置１０１への光照射期間及び遮光期間を制御する。
駆動回路１０４は、固体撮像装置１０１及びシャッタ装置１０３に駆動信号を供給する。そして、駆動回路１０４は、供給した駆動信号により、固体撮像装置１０１の信号処理回路１０５への信号出力動作、及び、シャッタ装置１０３のシャッタ動作を制御する。すなわち、この例では、駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１から信号処理回路１０５への信号転送動作を行う。
信号処理回路１０５は、固体撮像装置１０１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリ等の記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
上述のカメラ１００等の電子機器によれば、固体撮像装置１０１において、光電変換膜からの信号電荷の転送効率が優れていため、画質特性の向上した電子機器を提供することができる。
なお、第２実施形態及び第３実施形態の周辺回路部の構成については、第１実施形態と同様の構成とすることができる。
また上述の第２実施形態及び第３実施形態において、上述の第１実施形態の変形例のように、負の固定電荷を有する膜を形成するかわりに、Ｉｎ−ｓｉｔｕ ドープエピタキシャル成長により、ｎ型半導体層８１の表層にｐ型半導体層を形成してもよい。この場合にも、周辺回路部の構成は、第１実施形態の変形例と同様の構成とすることができる。
また上述の第２実施形態及び第３実施形態において、上述の第１実施形態の変形例のように、負の固定電荷を有する膜を形成するかわりに、Ｉｎ−ｓｉｔｕ ドープエピタキシャル成長により、ｎ型半導体層８１の表層にｐ型半導体層を形成してもよい。この場合にも、周辺回路部の構成は、第１実施形態の変形例と同様の構成とすることができる。
なお、本開示は以下のような構成も取ることができる。
（１）半導体基体と、前記半導体基体の第１面側に形成された回路と、前記半導体基体の第２面に設けられた格子状パターンと、前記格子状パターン内に形成された、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層と、を備える固体撮像装置。
（２）前記半導体層の表層に、ｐ型半導体層が形成されている（１）に記載の固体撮像装置。
（３）前記ｐ型半導体層が、前記半導体層を覆う負の固定電荷を有する膜により形成されている（２）に記載の固体撮像装置。
（４）前記ｐ型半導体層が、ｐ型不純物の添加により形成されている（２）に記載の固体撮像装置。
（５）前記格子状パターンが、前記半導体基体上に形成された絶縁層から構成されている（１）から（４）のいずれかに記載の固体撮像装置。
（６）前記格子状パターンが、画素間の素子分離領域上に形成されている（１）から（５）いずれかに記載の固体撮像装置。
（７）前記格子状パターンの幅が、画素間の前記素子分離領域の幅よりも小さい（６）に記載の固体撮像装置。
（８）前記格子状パターンが、前記半導体基体の前記素子分離領域に形成されたトレンチである（１）から（５）のいずれかに記載の固体撮像装置。
（９）前記トレンチ内に、遮光部が形成されている（８）に記載の固体撮像装置。
（１０）前記トレンチの内面に前記半導体層が形成され、前記トレンチ内の前記半導体層の一部にｐ型不純物の拡散層が形成されている（８）に記載の固体撮像装置。
（１１）前記半導体層が、エピタキシャル成長層である（１）から（１０）のいずれかに記載の固体撮像装置。
（１２）前記半導体層が、Ｇｅ，Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１），ＩｎＧａＡｓ，ＧａＡｓ，ＩｎＰ，ＩｎＳｂＳｉＧｅ、及び、カルコパイライト構造の半導体層から選ばれる少なくとも１種類以上からなる（１）から（１１）のいずれかに記載の固体撮像装置。
（１３）半導体基体の第１面に回路を形成する工程と、前記半導体基体の第２面に格子状パターンを形成する工程と、前記格子状パターン内に、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層をエピタキシャル成長させる工程と、を有する固体撮像装置の製造方法。
（１４）（１）から（１２）のいずれかに記載の固体撮像装置と、前記固体撮像装置の出力信号を処理する信号処理回路と、を備える電子機器。
（１）半導体基体と、前記半導体基体の第１面側に形成された回路と、前記半導体基体の第２面に設けられた格子状パターンと、前記格子状パターン内に形成された、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層と、を備える固体撮像装置。
（２）前記半導体層の表層に、ｐ型半導体層が形成されている（１）に記載の固体撮像装置。
（３）前記ｐ型半導体層が、前記半導体層を覆う負の固定電荷を有する膜により形成されている（２）に記載の固体撮像装置。
（４）前記ｐ型半導体層が、ｐ型不純物の添加により形成されている（２）に記載の固体撮像装置。
（５）前記格子状パターンが、前記半導体基体上に形成された絶縁層から構成されている（１）から（４）のいずれかに記載の固体撮像装置。
（６）前記格子状パターンが、画素間の素子分離領域上に形成されている（１）から（５）いずれかに記載の固体撮像装置。
（７）前記格子状パターンの幅が、画素間の前記素子分離領域の幅よりも小さい（６）に記載の固体撮像装置。
（８）前記格子状パターンが、前記半導体基体の前記素子分離領域に形成されたトレンチである（１）から（５）のいずれかに記載の固体撮像装置。
（９）前記トレンチ内に、遮光部が形成されている（８）に記載の固体撮像装置。
（１０）前記トレンチの内面に前記半導体層が形成され、前記トレンチ内の前記半導体層の一部にｐ型不純物の拡散層が形成されている（８）に記載の固体撮像装置。
（１１）前記半導体層が、エピタキシャル成長層である（１）から（１０）のいずれかに記載の固体撮像装置。
（１２）前記半導体層が、Ｇｅ，Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１），ＩｎＧａＡｓ，ＧａＡｓ，ＩｎＰ，ＩｎＳｂＳｉＧｅ、及び、カルコパイライト構造の半導体層から選ばれる少なくとも１種類以上からなる（１）から（１１）のいずれかに記載の固体撮像装置。
（１３）半導体基体の第１面に回路を形成する工程と、前記半導体基体の第２面に格子状パターンを形成する工程と、前記格子状パターン内に、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層をエピタキシャル成長させる工程と、を有する固体撮像装置の製造方法。
（１４）（１）から（１２）のいずれかに記載の固体撮像装置と、前記固体撮像装置の出力信号を処理する信号処理回路と、を備える電子機器。
１，５０，１０１ 固体撮像装置 ２ 画素 ３ 画素部 ４ 垂直駆動回路 ５ カラム信号処理回路 ６ 水平駆動回路 ７ 出力回路 ８ 制御回路 ９ 垂直信号線 １０ 水平信号線 １２ 入出力端子 ２１ 光電変換領域 ２５，２６，２８ ソース／ドレイン領域 ２７ ソース領域 ３１ 転送ゲート電極 ３５ 増幅ゲート電極 ３６ 選択ゲート電極 ３７ リセットゲート電極 ３８，３９ 素子分離領域 ４０ 格子状パターン ４２，７１，７３ ｎ型半導体領域 ４３，４３Ａ 半導体層 ４３Ｂ，７４ ｐ型半導体層 ４４ 第３絶縁層 ４５ 第１絶縁層 ４６ 第２絶縁層 ４８，４９，７２ ｐ型半導体領域 ５１ 配線層 ５２，１１ 半導体基体 ５３ 層間膜 ５４ カラーフィルタ ５５ 平坦化膜 ５６ オンチップレンズ ５７ 遮光膜 ６１ ゲート電極 ６２ コンタクト ６３，６５，６６ 支持基板 ６４ 配線 ８１ ｎ型半導体層 ８２ 絶縁層 ８３ ｐ型拡散領域 ８４，９４ トレンチ ８５，９３ レジスト層 ９１，９６ 遮光部 ９２ マスク層 ９５ 遮光材料層 １００ カメラ １０２ 光学系 １０３ シャッタ装置 １０４ 駆動回路 １０５ 信号処理回路 ＰＤ１ フォトダイオード Ｔｒ１１ 転送トランジスタ Ｔｒ２１ リセットトランジスタ Ｔｒ２２ 増幅トランジスタ Ｔｒ２３ 選択トランジスタ
Claims (14)
- 半導体基体と、
前記半導体基体の第１面側に形成された回路と、
前記半導体基体の第２面に設けられた格子状パターンと、
前記格子状パターン内に形成された、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層と、を備える
固体撮像装置。 - 前記半導体層の表層に、ｐ型半導体層が形成されている請求項１に記載の固体撮像装置。
- 前記ｐ型半導体層が、前記半導体層を覆う負の固定電荷を有する膜により形成されている請求項２に記載の固体撮像装置。
- 前記ｐ型半導体層が、ｐ型不純物の添加により形成されている請求項２に記載の固体撮像装置。
- 前記格子状パターンが、前記半導体基体上に形成された絶縁層から構成されている請求項１に記載の固体撮像装置。
- 前記格子状パターンが、画素間の素子分離領域上に形成されている請求項１に記載の固体撮像装置。
- 前記格子状パターンの幅が、画素間の前記素子分離領域の幅よりも小さい請求項６に記載の固体撮像装置。
- 前記格子状パターンが、前記半導体基体の前記素子分離領域に形成されたトレンチである請求項１に記載の固体撮像装置。
- 前記トレンチ内に、遮光部が形成されている請求項８に記載の固体撮像装置。
- 前記トレンチの内面に前記半導体層が形成され、前記トレンチ内の前記半導体層の一部にｐ型不純物の拡散層が形成されている請求項８に記載の固体撮像装置。
- 前記半導体層が、エピタキシャル成長層である請求項１に記載の固体撮像装置。
- 前記半導体層が、Ｇｅ，Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１），ＩｎＧａＡｓ，ＧａＡｓ，ＩｎＰ，ＩｎＳｂＳｉＧｅ、及び、カルコパイライト構造の半導体層から選ばれる少なくとも１種類以上からなる請求項１に記載の固体撮像装置。
- 半導体基体の第１面に回路を形成する工程と、
前記半導体基体の第２面に格子状パターンを形成する工程と、
前記格子状パターン内に、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層をエピタキシャル成長させる工程と、を有する
固体撮像装置の製造方法。 - 半導体基体と、前記半導体基体の第１面側に形成された回路と、前記半導体基体の第２面に設けられた格子状パターンと、前記格子状パターン内に形成された、前記半導体基体の表面と平行な面における断面の面積が前記半導体基体から遠くなるにつれて小さくなる形状を有する半導体層とを有する固体撮像装置と、
前記固体撮像装置の出力信号を処理する信号処理回路と、を備える
電子機器。
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