JP2016004848A - パッケージ及びパッケージの製造方法 - Google Patents

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Abstract

【課題】1000℃以下の温度で焼成してLTCCを作製する際、貫通ビアも同時に作製するため、焼成後の貫通ビアの位置が設計値から大きくずれる。そのため、対向する電極は、ずれを考慮してサイズを大きくする必要がある。
【解決手段】本発明は、電子部品を搭載する対向基板と、貫通ビアとキャビティとを有し、対向基板と接合してキャビティ内に電子部品を収容する多層基板と、貫通ビアの一部であって、キャビティ内に突出し、対向基板に設けられる対向電極と接続するビア電極とを備えたパッケージであって、ビア電極の先端より多層基板側に、ビア電極の先端より剛性が低く変形可能な部分を備える。これにより、対向する電極のサイズを小さく形成することが可能となる。
【選択図】図2

Description

本発明は、GaNパワーデバイス、MEMS(Micro Electro Mechanical Systems)構造体などのパッケージ及びその製造方法に関し、特に、LTCC(低温同時焼成セラミックス:Low Temperature Co−fired Ceramics)基板を用いたパッケージ及びその製造方法に関するものである。
電気信号の高周波化に伴い、導体抵抗が低い金属を用いることが出来る1000℃以下の低温で作製可能なLTCCが広く利用されている。LTCC基板は、同時焼成セラミックスの名が示すとおり、グリーンシートに加工したビア穴にビアを充填し、このグリーンシートを多層に積層して低温で同時焼成することで作製され、低コストで高密度な多層基板を作製することが可能である。また、抵抗やコンデンサなどの受動素子を組み込むことが出来、さらに、基板の誘電率が5〜7程度であり、高周波デジタル用途での使用に適している。
MEMS構造体などへの適用を考えた場合、特許文献1に示すようにLTCC基板の材質を工夫し、陽極接合可能な構造とすることが可能である。
さらには、特許文献2に示すように、内部デバイスに対応して、キャビティ形成し、接続用バンプをキャビティ内に突出させた構造とする場合もある。
特開2010−37165 特開2013−30759
LTCC基板は他の実装基板と比較して低温であるとはいえ、1000℃以下の温度で焼成して作製する。無収縮焼成と呼ばれる手法で焼成した場合、その設計誤差は0.05%程度と非常に精度よく作製することが可能である。チップ単位で見ると、この誤差は無視できる範囲であるが、ウエハレベルでパッケージする場合には、ウエハ全域を考慮するので、誤差は数十μm以上となる。
LTCC基板と接合する対向基板には、LTCC基板の貫通ビアと対向する位置に対向電極を形成している。特許文献2のように、キャビティ内に突出させた接続用バンプを対向電極と接合する場合、対向電極のサイズは、焼成時の接続用バンプの位置のずれを考慮して大きくしなければならないという問題がある。対向電極のサイズを小さくすると、対向電極と接続用バンプとの位置にずれが生じ、接続用バンプが対向基板上の対向電極以外の配線等に接触して短絡する可能性がある。
本発明は、上記の問題を解決するためになされたものであり、対向基板に設けた対向電極のサイズを小さく形成することが可能なパッケージ及びパッケージの製造方法を提供することを目的とする。
この発明に係るパッケージは、電子部品を搭載する対向基板と、貫通ビアとキャビティとを有し、対向基板と接合してキャビティ内に電子部品を収容する多層基板と、貫通ビアの一部であって、キャビティ内に突出し、対向基板に設けられる対向電極と接続するビア電極とを備えたパッケージであって、ビア電極の先端より多層基板側に、ビア電極の先端より剛性が低く変形可能な部分を備えることを特徴とするパッケージである。
また、この発明は、貫通ビアを設けたグリーンシートを積層して焼成し、多層基板を形成する焼成工程と、多層基板にキャビティを形成するとともに、貫通ビアの一部をキャビティ内に突出させてビア電極を形成し、ビア電極の先端より多層基板側にビア電極の先端より剛性が低く変形可能な部分を形成する加工工程と、電子部品を搭載する対向基板と多層基板とを接合してキャビティ内に電子部品を収容し、対向基板に設けられる対向電極とビア電極とを接続する接合工程とを備えたパッケージの製造方法であって、焼成工程の後から接合工程の前までの間に、ビア電極の先端のうち、対向電極と対向する位置に接続電極を形成する接続電極形成工程を備えることを特徴とするパッケージの製造方法でもある。
この発明に係るパッケージは、上記のように構成したことにより、接合時に、キャビティ内に突出するビア電極が先端の構造を保持したまま変形するので、貫通ビアと対向電極との位置がずれても、キャビティ内に突出するビア電極が対向基板の電極以外に接触して短絡することがない。その結果、対向基板に設ける対向電極のサイズを小さく形成することができる。
また、この発明に係るパッケージの製造方法は、上記のように構成したことにより、多層基板の焼成後に接続電極を成膜するので、接合位置のずれが発生しない。その結果、対向基板に設ける対向電極のサイズを小さく形成することができる。
本発明の実施の形態1に係るLTCC基板の製造工程を示す断面図である。 本発明の実施の形態1に係るLTCC基板と対向基板との接合工程を示す断面図である。 従来のビア電極の接合の要部を示す模式図である。 本発明の実施の形態1に係るビア電極の接合の要部を示す模式図である。 本発明の実施の形態2に係るLTCC基板の断面図である。 本発明の実施の形態3に係るLTCC基板の断面図である。 本発明の実施の形態3に係るLTCC基板の裏面側を示す平面図である。 本発明の実施の形態3に係るビア電極の接合の要部を示す模式図である。
<第1の実施の形態>
図1は、本発明の実施の形態1のパッケージで用いるLTCC基板の製造方法を示す断面図である。図2は、LTCC基板と対向基板との接合工程を示す断面図で、図2(a)は、LTCC基板と対向基板との接合前の状態、図2(b)は、LTCC基板と対向基板との接合後の状態を示す図である。はじめに、図2(b)を参照しながら、本発明の実施の形態1のパッケージの全体構成について説明する。その後、図1,2を用いて、LTCC基板を用いたパッケージの製造方法について説明する。
なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。また、特記する場合を除いて、パッケージの全体構成は全ての実施の形態において共通である。また、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通することである。
図2(b)に示すように、本発明の実施の形態1のパッケージは、GaNパワーデバイス、MEMS構造体などのデバイスを搭載する対向基板8、デバイスを収容するためのキャビティ6を備えたLTCC基板12、キャビティ6内に突出するビア電極17から構成される。
対向基板8の上面には絶縁膜9が形成され、さらに、絶縁膜9を介して対向電極10が形成される。対向電極10と絶縁膜9は保護膜11で覆われ、対向電極10の上面の少なくとも一部は露出している。図示していないが、対向基板8上には、GaNパワーデバイス、MEMS構造体などのデバイスが搭載される。デバイスは、図示していない配線により、対向電極10と電気的に接続される。
LTCC基板12は、多層基板であり、貫通ビア2及び水平配線4を備えたLTCC基板用のグリーンシート1を多層積層して形成される。貫通ビア2は、グリーンシート1に形成したビア穴に金属材料を充填して形成される。貫通ビア2及び水平配線4を備えるグリーンシート1を複数積層することによって、各層に設けられた水平配線4が貫通ビア2で接続され、LTCC基板12内の配線が形成される。
また、LTCC基板12の対向基板8側の面に、キャビティ6が形成される。キャビティ6の深さは、グリーンシート1aの厚みより大きく、グリーンシート1bにかかる深さであれば、任意に設定することが出来、図2(b)では、積層したグリーンシート1のうち、最も対向基板側8に配置される2つのグリーンシート1a,1bの厚みの合計と等しくしている。LTCC基板12は対向基板8と接合されており、キャビティ6と対向基板8のデバイスを搭載した面とで形成される空間16の内部にデバイスが収容される。
キャビティ6内に突出するビア電極17は、LTCC基板12の電極であり、LTCC基板12に設けた貫通ビア2の一部を露出させて形成したものである。よって、ビア電極17のLTCC基板12側の端部は、LTCC基板12に形成した貫通ビア2の端部と一体化している。また、ビア電極17は、貫通ビア18と、貫通ビア18より剛性が低く変形可能な貫通ビア7とで構成される。貫通ビア18は、ビア電極17の先端部分に設けられ、貫通ビア7は、ビア電極17の先端部分以外の部分に設けられる。貫通ビア18の先端、つまり、対向基板8側の端部のうち、対向電極10の露出している部分と対向する位置には、接続電極5が形成されている。接続電極5は、対向基板8に設けられる対向電極10と電気的に接続される。
次に、図1,2を用いて、本発明の実施の形態1のパッケージの製造方法を説明する。
まず初めに、LTCC基板用のグリーンシート1を作製する。グリーンシート1は、セラミックス粉末、ガラス及びその他材質を一定比率で配合し、混合した原料に、有機系のバインダーと溶剤を加えてスラリーとし、有機系のフィルム上に一定の厚さで塗布し乾燥させて作製する。他の部材と陽極接合にて接合する場合は、グリーンシート1に混入させるガラスとして、NaイオンやLiイオンなどのアルカリ金属イオンを含む材料を用いるのが好ましい。グリーンシート1には、貫通ビア2、貫通ビア3及び水平配線4が形成される。貫通ビア2と貫通ビア3とは材質が異なる。
貫通ビア2,3は、グリーンシート1にパンチングやレーザーなどにより設けたビア穴に金属材料を充填して形成する。金属材料の充填は、スクリーン印刷法などで行う。このとき、貫通ビアと貫通ビアとを接続する水平配線4の配線パターンなどを一括して形成してもよい。一枚のグリーンシート1の厚さは数十〜数百μm程度であり、貫通ビア2,3のサイズ、つまり、グリーンシート1の表面に平行な方向における貫通ビア2,3の大きさも同様に数十〜数百μm程度である。貫通ビア2,3のサイズは、接合する側の電極のサイズに、焼成による生じる位置誤差を加えたサイズとする。
貫通ビア2は、導体抵抗が低いAu、Pt、Ag、Cuなどを用いて形成することが望ましく、なかでも薬品耐性が高く展延性を備えるAuが最も適している。
一方、貫通ビア3は、貫通ビア2と同様に、導体抵抗が低いAu、Pt、Ag、Cuなどを用いて形成することが望ましく、それに加え、後工程のキャビティ形成時のエッチングで除去が可能な材質を一定量含ませて形成する。含ませる材質としては、ガラスなどの粉末が望ましい。
次に、図1(a)に示すように、貫通ビア2、貫通ビア3、水平配線4を形成したグリーンシート1を積層する。図1(a)中には、後工程でキャビティ6となる領域Aを太い破線の台形で示している。キャビティが形成されるグリーンシート1のうち、最下層に位置し、対向基板8と接するグリーンシート1aには貫通ビア2が形成され、下から2層目のグリーンシート1bには後工程のエッチングで除去が可能な材質を含む貫通ビア3が形成される。後工程でキャビティ6となる位置に配置された貫通ビア2,3は、キャビティ6形成後にキャビティ6内に突出するビア電極17となる。なお、キャビティの深さがグリーンシート3枚分に相当する場合には、最下層に貫通ビア2を形成し、下から2,3層目の少なくとも一方のグリーンシート1にエッチングで除去が可能な材質を含む貫通ビア3を形成する。つまり、本実施の形態では、キャビティ6となる領域において、最下層のグリーンシート1に貫通ビア2を配置し、2層目より上の層となるグリーンシート1に貫通ビア3を配置する。
図1(b)に示すように、数枚積層したグリーンシート1に圧力を加えて1000℃以下で焼成し、LTCC基板12を形成する(焼成工程)。対向基板8との接合方式にもよるが、焼成後に研磨を実施し、対向基板8との接合面の粗さを小さくするのが望ましい。たとえば、陽極接合を用いて接合する場合は、LTCC基板12の表面粗さRaを50nm以下にすることが望ましい。また、陽極接合を用いて接合する場合は、LTCC基板12中にNaイオンやLiイオンを混入する必要がある。直接接合やプラズマ表面活性化接合を用いて接合する場合は、LTCC基板12の表面粗さRaを1nm以下にすることが望ましい。接着剤などを用いて接合する場合は、用いる接着剤にもよるが、ミクロンレベルの粗さでも接合可能である。
図1(c)に示すように、最下層となるグリーンシート1aに形成された貫通ビア2の端部に接続電極5を形成する(接続電極形成工程)。接続電極5は、スパッタ等でAuなどを成膜して形成するのが望ましい。密着性が悪い場合は、接続電極5の密着層、中間層を含めて、Cr/Au、Cr/Ni/Au、Ti/Ni/Auなどで堆積する。この場合、後述するキャビティ6の形成時に密着層がダメージを受けないように、キャビティ6の形成に必要なエッチング時間に対応して、密着層と中間層の厚さを決定する。ミクロンレベルの厚さが必要な場合には、メッキなどで堆積して形成するのが望ましい。なお、本工程はキャビティ6の形成後に実施することも可能である。この場合には、スプレーコートなど段差部でもパターニングが可能な手法で接続電極5を形成する必要がある。
図1(d)に示すように、LTCC基板12をエッチング可能な薬品を用いて、LTCC基板12をエッチングし、キャビティ6を形成する(加工工程)。エッチング液としてはフッ酸系のものが好ましく、Au、Ptなどで形成される貫通ビア2をエッチングしない溶液が好ましい。キャビティ6形成時のエッチングにより、最下層のグリーンシート1aに形成された貫通ビア2は、露出した貫通ビア18となる。また、下から2層目のグリーンシート1bに形成された貫通ビア3は、内部に含まれるガラスなどがエッチングで除去され、ポーラス状態かつ露出した貫通ビア7となる。貫通ビア7は、ポーラス状態なので、貫通ビア18より剛性が低く変形し易い状態となる。
以上の工程により、キャビティ6を有し、キャビティ6内に突出し、先端以外の部分に先端より剛性が低く変形可能な部分を備えたビア電極17を備えたLTCC基板12が作製される。また、キャビティ6内に突出するビア電極17の先端には、接続電極5が設けられる。
次に、LTCC基板12と対向基板8との接合工程を説明する。図2(a)に示すように、一般的な工程で作製した対向基板8にLTCC基板12を対向させて配置する。対向基板8のLTCC基板12側の面上には絶縁膜9が堆積されており、その上に対向電極10が成膜されている。絶縁膜9と対向電極10は保護膜11で覆われており、対向電極10の上面のうち、接続電極5との接続部分が露出している。図示していないが、対向基板8には電気回路やMEMSデバイスが形成されている。対向基板8の材質は、陽極接合で接合する場合は、シリコンが望ましい。構造体を形成する場合には、SOI(Silicon on Insulator)ウエハを用いることもある。直接接合、プラズマ表面活性化接合の場合は、特に材質を選ばない。接着剤などを利用して接合する場合は、使用する接着剤で接合可能な材質にする必要がある。絶縁膜9は、酸化膜が望ましく、熱酸化やCVD(Chemical Vapor Deposition)などで成膜する。対向電極10は、接続電極5と接合可能な、Au、Al、Al−Si、Al−Cuなどが望ましい。スパッタ等で成膜する場合は、Cr、Ni、Ti、W−Siなどを密着層、中間層として堆積するのが望ましい。保護膜11は酸化膜、窒化膜が望ましく、CVDなどで成膜する。
図2(b)に示すように、接続電極5と対向電極10の露出している部分とが対向するように配置したLTCC基板12と対向基板8とを接合する。陽極接合で接合する場合は、接合の接合性向上のために、LTCC基板12と対向基板8との接合部の絶縁膜9、保護膜11を一部除去し、対向基板8を露出させておくのが望ましい。接合温度は350℃〜450℃程度、接合電圧は500〜1200V程度とする。加圧は、LTCC基板12が壊れない程度の圧力でおさえる。陽極接合の場合、電圧を印加するので、対向基板8に形成している回路等に電流が流れないようにする場合は、間にダミーガラス基板などを挟んで接合するのが好ましい。直接接合で接合する場合は、清浄雰囲気での接合が必要であるので、通常、真空中で接合を実施する。プラズマ表面活性化接合で接合する場合は、LTCC基板12の接合側に加え、対向基板8の接合側にもO2やArやN2などのプラズマを照射し、表面を活性化するので、対向基板8の表面はプラズマに耐性がある必要がある。以上の工程により、本実施の形態のパッケージが作製される。
ここで、LTCC基板12と対向基板8との接合時の貫通ビアについて説明する。ポーラス状態の貫通ビア7は、ビア電極17の先端部分に設けた貫通ビア18より剛性が低く変形可能なので、接合時の力によって厚みの差を吸収するように変形する。厚みの差とは、キャビティ6と対向基板8とで形成される空間16の高さと、LTCC基板12と対向基板8とを接続する電極の厚みとの差である。例えば、図2(a)においては、LTCC基板12のビア電極17の先端に設けた接合電極5が、破線Bで示すLTCC基板12の接合面から突出している。一方、対向基板8側の対向電極10は、破線Cで示す対向基板8の接合面から突出していない。よって、接合時には、貫通ビア7は、接合電極5の厚み分変形して厚みの差を吸収する。ポーラス状態の貫通ビア7の変形可能な量は、ポーラス状態にするために混入したガラスの量や貫通ビア7の厚さで調整可能である。
次に、本実施の形態のパッケージにより得られる効果について、図を参照して説明する図3は、従来のLTCC基板12のキャビティ6内に突出するビア電極17と対向基板8の対向電極10との接合部の要部を抜き出した模式図である。図4は本実施の形態のLTCC基板12のキャビティ6内に突出するビア電極17と対向基板8の対向電極10との接合部の要部を抜き出した模式図である。図3においては、キャビティ6の深さがグリーンシート2枚分の厚みと等しく、下から1層目のグリーンシート1にエッチングで除去が可能な材質を一定量含む貫通ビア3を形成し、下から2層目のグリーンシート1に貫通ビア2を形成した場合のビア電極17を図示している。図4においては、キャビティ6の深さがグリーンシート3枚分の厚みと等しく、下から1層目と3層目のグリーンシート1に貫通ビア2を形成し、下から2層目のグリーンシート1にエッチングで除去が可能な材質を一定量含む貫通ビア3を形成した場合のビア電極17を図示している。
図3(a)に示すように、従来のパッケージで用いるLTCC基板12のビア電極17は、先端に接続電極5がなく、ポーラス状の貫通ビア7で先端が構成されるので、対向電極10との接合時に先端が変形する。この場合、変形した貫通ビア7は対向電極10からはみ出て対向基板8に接合される。問題が無い場合もあるが、例えば、はみ出た部分に他の配線があると、短絡等が生じてデバイスの性能に影響が生じる。また、はみ出ないようにするには、図3(b)に示すように、接合したときの貫通ビア7の変形量と、基板を焼成したときの収縮に起因する位置ずれ誤差とを含んだ大きさの対向電極10を形成する必要がある。
これに対して、本実施の形態のパッケージで用いるLTCC基板12のビア電極17は、図4(a)に示すように、先端部分が剛性の高い貫通ビア18であり、先端以外の部分の少なくとも一部に貫通ビア18よりも剛性の低い変形可能な貫通ビア7を設け、さらに、先端に接続電極5を形成した。このように構成することにより、接合時に、ビア電極17の先端部の貫通ビア18は変形せず、ビア電極17の先端以外の部分に設けた貫通ビア7が変形するので、ビア電極17が対向電極10以外の他の部分に接触することがなく、他に影響を与えることなく、LTCC基板12と対向基板8の電極を接合することが可能となる。
また、接続電極5は、LTCC基板12を焼成した後に、対向電極10と対向する位置に成膜して形成する。したがって、焼成による位置ずれの影響を受けることなく、精度良く電極を配置することが可能である。すなわち、対向電極10を形成する際に、貫通ビアの焼成による位置誤差を考慮する必要が無いので、対向電極10のサイズを接続電極5と同等のサイズまで小さくすることが可能となる。その結果、対向基板8上の部品及び配線の配置を高密度化することができる。
さらに、対向電極10がメッキ等で数μmの高さを持っており、ビア電極17の先端と対向する位置に対向電極10と同等以上の高さの構造が無い場合には、接続電極5が無い構造でも同様の効果を得ることが可能となる。例えば、図4(b)に示すように、対向電極10の端部が保護膜11で覆われていない場合、剛性の高い先端部の貫通ビア18の一部がつぶれることなく対向電極10と接触する。そのため、対向電極10のサイズが小さくても、LTCC基板12のビア電極がつぶれて対向電極10以外の他の部分に接触することがない。
以上のように、本実施の形態1のパッケージによれば、電子部品を搭載する対向基板と、貫通ビアとキャビティとを有し、対向基板と接合してキャビティ内に電子部品を収容するLTCC基板と、貫通ビアの一部であって、キャビティ内に突出し、対向基板に設けられる対向電極と接続するビア電極とを備えたパッケージであって、ビア電極の先端より剛性が低く変形可能な部分が、ビア電極のうち先端以外の部分に設けられる、つまりビア電極に含まれるので、多層基板と対向基板とを接合してビア電極を接続する場合に、ビア電極の先端が変形して対向基板の他の部分と接触することがない。
また、多層基板の焼成後、ビア電極の対向電極と対向する位置に接続電極を形成することにより、焼成による位置ずれの影響を受けることなく、多層基板のビア電極と対向基板の対向電極とを精度良く接続することが可能である。
<第2の実施の形態>
実施の形態1では、ビア電極の先端部分に剛性の高い貫通ビアを配置し、ビア電極の先端以外の部分に剛性の低い貫通ビアを配置する構成について説明した。これに対して、実施の形態2は、ビア電極の構成が異なり、ビア電極の先端に剛性の高い貫通ビアを配置する代わりに、メッキ等で形成した中間電極を形成することを特徴としている。
以下、図5を用いて本発明の実施の形態2におけるパッケージに用いられるLTCC基板12の構成について説明する。なお、上述の特徴点と異なる他は、実施の形態1と同様の構成である。そのため、以下に説明する本発明の実施の形態2に特有の構成とこれに起因する効果の他に、実施の形態1と同様の効果も奏する。
図5は、本発明の実施の形態2のLTCC基板12の断面構造を示す断面図である。本実施の形態では、ポーラス状態の貫通ビア7がキャビティ6内に突出している。ポーラス状態の貫通ビア7のLTCC基板12側とは反対側の端部には、メッキ等で形成した中間電極13が設けられ、さらに、中間電極13には、スパッタ等で形成した接続電極5が設けられる。本実施の形態では、貫通ビア7と中間電極13とでビア電極17が構成される。中間電極13の材質は、Au、Cuなどが好ましく、貫通ビア7より剛性の高い金属で形成する必要がある。また、キャビティ6の深さは、最下層のグリーンシート1aの厚みより小さい。
次に、LTCC基板12の製造方法について説明する。実施の形態2においても、実施の形態1と同様に、グリーンシート1を複数重ねて焼成して作製する。このとき、最下層のグリーンシート1aに、エッチングで除去が可能な材質を一定量含む金属材料をビア穴に充填した貫通ビア3を形成する。
基板の焼成、研磨後、貫通ビア3の端部に中間電極13及び接続電極5を形成する。中間電極13のサイズは、最下層のグリーンシート1aに設けた貫通ビア3より大きくして、貫通ビア3を覆うように形成する。言い換えると、中間電極13は、平面視したときに貫通ビア3の外周を包含するように形成する。このように形成することで、対向基板8とLTCC基板12との接合時に、キャビティ内に突出した貫通ビア7を全面的に変形させることが可能になる。接続電極5は、中間電極13の対向基板8側の面のうち、対向電極10に対応した位置に配置する。
最後に、実施の形態1と同様、LTCC基板12をエッチング可能なエッチング液を用いてキャビティを形成する。図5では、最下層のグリーンシート1aの一部をエッチングしているので、最下層のグリーンシート1aに形成した貫通ビア3の一部がポーラス状態となり、キャビティ6内に突出する。
その他の構成、製造方法は実施の形態1と同様である。実施の形態1と同様に、対向基板8とLTCC基板12との接合時には、貫通ビア7が変形してビア電極17と対向電極10とが接続される。
実施の形態1のLTCC基板12では、グリーンシートごとに貫通ビアの材質を変えることで、キャビティ6内に突出するビア電極の剛性を変えるため、キャビティ6の深さは、一枚のグリーンシート1の厚さ以上、例えば、数十μm以上となる。これに対して、本実施の形態によれば、メッキ等で中間電極を形成することで、ビア電極の先端とその他の部分の剛性を変えるので、グリーンシート1の厚さに依存することなく、任意の深さのキャビティ6を形成することができる。したがって、深さが数μm程度の微小なキャビティを形成することが可能となる。キャビティの深さを微小にすることで、エッチング時間を短くすることが可能となり、接続電極5に形成されている密着層、中間層がエッチングされる可能性を抑えることが出来る。また、エッチング時間が短くなるので、キャビティの形状を精度良く形成することが出来、対向基板8とLTCC基板12との接合幅を精度良く設計することが可能となる。
<第3の実施の形態>
実施の形態3は、多層基板の内部に緩衝構造を備える点において、実施の形態1,2と異なる。以下、図6から8を用いて本発明の実施の形態3におけるパッケージの構成について説明する。なお、上述の特徴点と異なる他は、実施の形態1,2と同様の構成である。そのため、以下に説明する本発明の実施の形態3に特有の構成とこれに起因する効果の他に、実施の形態1,2と同様の効果も奏する。
図6は、本発明の実施の形態3のLTCC基板12の断面構造を示す断面図である。予め、グリーンシート1に開口部を形成しておくことで、焼成後のLTCC基板12に空隙14を形成させることが可能である。開口部はビア穴と同様に、パンチングやレーザーで形成する。空隙14は貫通ビア3、貫通ビア7の上方に形成してあるので、貫通ビア3が存在する層はダイヤフラム15となっている。
図7は、LTCC基板12を裏面、つまり、キャビティ6が形成される面側から見たときの状態を示す平面図である。図7においては空隙14と貫通ビア7とを透視して図示している。空隙14は太い破線、貫通ビア7は細い破線でそれぞれ示した。図では四角形で図示しているが、ダイヤフラム15の形状は、円、楕円などでも良い。空隙14は、平面視したときにダイヤフラム15内に配置される。貫通ビア7は、平面視したときに空隙14内に配置される。ダイヤフラム15の厚さは、一枚のグリーンシート1の厚さより薄く、数μmの厚さで形成する。その他の構成、製造方法は実施の形態1,2と同様である。
図8は、LTCC基板12のビア電極と対向基板8の対向電極10との接合部の要部を示す模式図である。図に示すように、LTCC基板12と対向基板8とが接合するときにはポーラス状態の貫通ビア7が変形するとともに、ダイヤフラム15も変形する。したがって、貫通ビア7が変形することによる緩衝が足りない場合には、ダイヤフラム15の厚みを調整することで、接合時にビア電極に生じる力を調節することができる。また、ダイヤフラム15部分を片持ち梁構造にすることで、さらに緩衝を高めることも可能である。さらに、ダイヤフラム15部分での緩衝で十分な場合は貫通ビア7をポーラス状態にしない構造としても差し支えない。
以上のように、本発明の実施の形態1から3に記載したデバイスのパッケージによれば、電子部品を搭載する対向基板と、貫通ビアとキャビティとを有し、対向基板と接合してキャビティ内に電子部品を収容するLTCC基板と、貫通ビアの一部であって、キャビティ内に突出するように形成され、対向基板に設けられる対向電極と接続するビア電極とを備えたパッケージであって、ビア電極の先端より多層基板側に、ビア電極の先端より剛性が低く変形可能な部分を備える、つまり、ビア電極の先端以外に変形可能な部分を設けたので、多層基板と対向基板とを接合して電極同士を接続する場合に、ビア電極の先端が変形して対向基板の他の部分と接触することがない。
なお、上述した実施の形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は、上述した実施の形態の範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
1 グリーンシート、2 貫通ビア、3 貫通ビア、4 水平配線、5 接続電極、6 キャビティ、7 貫通ビア、8 対向基板、9 絶縁膜、10 対向電極、12 LTCC基板、13 中間電極、14 空隙、15 キャビティ、16 空間、17 ビア電極、18 貫通ビア。

Claims (10)

  1. 電子部品を搭載する対向基板と、
    貫通ビアとキャビティとを有し、前記対向基板と接合して前記キャビティ内に前記電子部品を収容する多層基板と、
    前記貫通ビアの一部であって、前記キャビティ内に突出し、前記対向基板に設けられる対向電極と接続するビア電極と
    を備えたパッケージであって、
    前記ビア電極の先端より前記多層基板側に、前記ビア電極の先端より剛性が低く変形可能な部分を備えることを特徴とするパッケージ。
  2. ビア電極の先端より剛性が低く変形可能な部分は、前記ビア電極に含まれることを特徴とする請求項1に記載のパッケージ。
  3. ビア電極は、キャビティ内に突出した貫通ビアより高い剛性を有する中間電極を先端に備えることを特徴とする請求項1または請求項2に記載のパッケージ。
  4. 中間電極は、平面視したときに貫通ビアの外周を包含することを特徴とする請求項3に記載のパッケージ。
  5. ビア電極の先端より剛性が低く変形可能な部分は、多層基板内に空間を設けて形成されることを特徴とする請求項1から請求項4のいずれか1項に記載のパッケージ。
  6. 貫通ビアを備える層にダイヤフラムが形成されることを特徴とする請求項5に記載のパッケージ。
  7. 貫通ビアを備える層に片持ち梁構造が形成されることを特徴とする請求項5に記載のパッケージ。
  8. ビア電極の先端のうち、対向電極と対向する位置に接続電極を備えることを特徴とする請求項1から請求項7のいずれか1項に記載のパッケージ。
  9. ビア電極の先端より剛性が低く変形可能な部分は、多孔質状であることを特徴とする請求項1から請求項8のいずれか1項に記載のパッケージ。
  10. 貫通ビアを設けたグリーンシートを積層して焼成し、多層基板を形成する焼成工程と、
    前記多層基板にキャビティを形成するとともに、前記貫通ビアの一部を前記キャビティ内に突出させてビア電極を形成し、前記ビア電極の先端より前記多層基板側に前記ビア電極の先端より剛性が低く変形可能な部分を形成する加工工程と、
    電子部品を搭載する対向基板と前記多層基板とを接合して前記キャビティ内に前記電子部品を収容し、前記対向基板に設けられる対向電極と前記ビア電極とを接続する接合工程とを備えたパッケージの製造方法であって、
    前記焼成工程の後から前記接合工程の前までの間に、前記ビア電極の先端のうち、前記対向電極と対向する位置に接続電極を形成する接続電極形成工程を備えることを特徴とするパッケージの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017203746A1 (ja) * 2016-05-25 2017-11-30 三菱電機株式会社 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275489A (ja) * 1992-03-26 1993-10-22 Hitachi Ltd 電極間の接続構造
JP2013030759A (ja) * 2011-06-20 2013-02-07 Tohoku Univ パッケージされたデバイス、パッケージング方法及びパッケージ材の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275489A (ja) * 1992-03-26 1993-10-22 Hitachi Ltd 電極間の接続構造
JP2013030759A (ja) * 2011-06-20 2013-02-07 Tohoku Univ パッケージされたデバイス、パッケージング方法及びパッケージ材の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017203746A1 (ja) * 2016-05-25 2017-11-30 三菱電機株式会社 半導体装置及びその製造方法
JPWO2017203746A1 (ja) * 2016-05-25 2018-11-29 三菱電機株式会社 半導体装置及びその製造方法
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