JP2016004848A - パッケージ及びパッケージの製造方法 - Google Patents
パッケージ及びパッケージの製造方法 Download PDFInfo
- Publication number
- JP2016004848A JP2016004848A JP2014122981A JP2014122981A JP2016004848A JP 2016004848 A JP2016004848 A JP 2016004848A JP 2014122981 A JP2014122981 A JP 2014122981A JP 2014122981 A JP2014122981 A JP 2014122981A JP 2016004848 A JP2016004848 A JP 2016004848A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- cavity
- counter
- tip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8114—Guiding structures outside the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Micromachines (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】本発明は、電子部品を搭載する対向基板と、貫通ビアとキャビティとを有し、対向基板と接合してキャビティ内に電子部品を収容する多層基板と、貫通ビアの一部であって、キャビティ内に突出し、対向基板に設けられる対向電極と接続するビア電極とを備えたパッケージであって、ビア電極の先端より多層基板側に、ビア電極の先端より剛性が低く変形可能な部分を備える。これにより、対向する電極のサイズを小さく形成することが可能となる。
【選択図】図2
Description
図1は、本発明の実施の形態1のパッケージで用いるLTCC基板の製造方法を示す断面図である。図2は、LTCC基板と対向基板との接合工程を示す断面図で、図2(a)は、LTCC基板と対向基板との接合前の状態、図2(b)は、LTCC基板と対向基板との接合後の状態を示す図である。はじめに、図2(b)を参照しながら、本発明の実施の形態1のパッケージの全体構成について説明する。その後、図1,2を用いて、LTCC基板を用いたパッケージの製造方法について説明する。
実施の形態1では、ビア電極の先端部分に剛性の高い貫通ビアを配置し、ビア電極の先端以外の部分に剛性の低い貫通ビアを配置する構成について説明した。これに対して、実施の形態2は、ビア電極の構成が異なり、ビア電極の先端に剛性の高い貫通ビアを配置する代わりに、メッキ等で形成した中間電極を形成することを特徴としている。
実施の形態3は、多層基板の内部に緩衝構造を備える点において、実施の形態1,2と異なる。以下、図6から8を用いて本発明の実施の形態3におけるパッケージの構成について説明する。なお、上述の特徴点と異なる他は、実施の形態1,2と同様の構成である。そのため、以下に説明する本発明の実施の形態3に特有の構成とこれに起因する効果の他に、実施の形態1,2と同様の効果も奏する。
Claims (10)
- 電子部品を搭載する対向基板と、
貫通ビアとキャビティとを有し、前記対向基板と接合して前記キャビティ内に前記電子部品を収容する多層基板と、
前記貫通ビアの一部であって、前記キャビティ内に突出し、前記対向基板に設けられる対向電極と接続するビア電極と
を備えたパッケージであって、
前記ビア電極の先端より前記多層基板側に、前記ビア電極の先端より剛性が低く変形可能な部分を備えることを特徴とするパッケージ。 - ビア電極の先端より剛性が低く変形可能な部分は、前記ビア電極に含まれることを特徴とする請求項1に記載のパッケージ。
- ビア電極は、キャビティ内に突出した貫通ビアより高い剛性を有する中間電極を先端に備えることを特徴とする請求項1または請求項2に記載のパッケージ。
- 中間電極は、平面視したときに貫通ビアの外周を包含することを特徴とする請求項3に記載のパッケージ。
- ビア電極の先端より剛性が低く変形可能な部分は、多層基板内に空間を設けて形成されることを特徴とする請求項1から請求項4のいずれか1項に記載のパッケージ。
- 貫通ビアを備える層にダイヤフラムが形成されることを特徴とする請求項5に記載のパッケージ。
- 貫通ビアを備える層に片持ち梁構造が形成されることを特徴とする請求項5に記載のパッケージ。
- ビア電極の先端のうち、対向電極と対向する位置に接続電極を備えることを特徴とする請求項1から請求項7のいずれか1項に記載のパッケージ。
- ビア電極の先端より剛性が低く変形可能な部分は、多孔質状であることを特徴とする請求項1から請求項8のいずれか1項に記載のパッケージ。
- 貫通ビアを設けたグリーンシートを積層して焼成し、多層基板を形成する焼成工程と、
前記多層基板にキャビティを形成するとともに、前記貫通ビアの一部を前記キャビティ内に突出させてビア電極を形成し、前記ビア電極の先端より前記多層基板側に前記ビア電極の先端より剛性が低く変形可能な部分を形成する加工工程と、
電子部品を搭載する対向基板と前記多層基板とを接合して前記キャビティ内に前記電子部品を収容し、前記対向基板に設けられる対向電極と前記ビア電極とを接続する接合工程とを備えたパッケージの製造方法であって、
前記焼成工程の後から前記接合工程の前までの間に、前記ビア電極の先端のうち、前記対向電極と対向する位置に接続電極を形成する接続電極形成工程を備えることを特徴とするパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014122981A JP6245086B2 (ja) | 2014-06-16 | 2014-06-16 | パッケージ及びパッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014122981A JP6245086B2 (ja) | 2014-06-16 | 2014-06-16 | パッケージ及びパッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016004848A true JP2016004848A (ja) | 2016-01-12 |
JP6245086B2 JP6245086B2 (ja) | 2017-12-13 |
Family
ID=55223946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014122981A Expired - Fee Related JP6245086B2 (ja) | 2014-06-16 | 2014-06-16 | パッケージ及びパッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6245086B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017203746A1 (ja) * | 2016-05-25 | 2017-11-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275489A (ja) * | 1992-03-26 | 1993-10-22 | Hitachi Ltd | 電極間の接続構造 |
JP2013030759A (ja) * | 2011-06-20 | 2013-02-07 | Tohoku Univ | パッケージされたデバイス、パッケージング方法及びパッケージ材の製造方法 |
-
2014
- 2014-06-16 JP JP2014122981A patent/JP6245086B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275489A (ja) * | 1992-03-26 | 1993-10-22 | Hitachi Ltd | 電極間の接続構造 |
JP2013030759A (ja) * | 2011-06-20 | 2013-02-07 | Tohoku Univ | パッケージされたデバイス、パッケージング方法及びパッケージ材の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017203746A1 (ja) * | 2016-05-25 | 2017-11-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JPWO2017203746A1 (ja) * | 2016-05-25 | 2018-11-29 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US10654710B2 (en) | 2016-05-25 | 2020-05-19 | Mitsubishi Electric Corporation | Semiconductor apparatus having flexible connecting members and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP6245086B2 (ja) | 2017-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5021003B2 (ja) | 高信頼性多層回路基板およびその形成方法 | |
JP5550280B2 (ja) | 多層配線基板 | |
JP5790682B2 (ja) | モジュールおよびその製造方法 | |
WO2010005061A1 (ja) | 機能デバイス及びその製造方法 | |
WO2019207884A1 (ja) | 電子素子実装用基板、電子装置、および電子モジュール | |
JP6133901B2 (ja) | 配線基板、電子装置および発光装置 | |
JP6245086B2 (ja) | パッケージ及びパッケージの製造方法 | |
JP5980463B1 (ja) | セラミックス基板、接合体、モジュール、およびセラミックス基板の製造方法 | |
TWI772135B (zh) | 貫通電極基板及其製造方法 | |
JP6494806B2 (ja) | セラミックス基板およびその製造方法 | |
JP2010258189A (ja) | 電子部品搭載用基板の製造方法および電子部品搭載用母基板の製造方法 | |
JP6271882B2 (ja) | 配線基板および電子装置 | |
JP6325346B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP4712065B2 (ja) | 多数個取り配線基板、配線基板、ならびに多数個取り配線基板および配線基板の製造方法 | |
JP7210191B2 (ja) | 電子素子実装用基板、電子装置、および電子モジュール | |
JP2011155043A (ja) | 配線基板 | |
JP2009238976A (ja) | セラミック積層基板およびセラミック積層体の製造方法 | |
JP2015159242A (ja) | 配線基板およびそれを備えた多層配線基板 | |
JP6418918B2 (ja) | プローブカード用回路基板およびそれを備えたプローブカード | |
JP6267068B2 (ja) | 配線基板、電子装置および電子モジュール | |
JP5734099B2 (ja) | 電子装置 | |
JP7265728B2 (ja) | 実装基板及び実装基板の製造方法 | |
JP2006173251A (ja) | 配線基板の製造方法 | |
CN108682630B (zh) | 封装基板的制造方法 | |
JP6887862B2 (ja) | 有機回路基板、回路基板およびプローブカード |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160914 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170724 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170928 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171017 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171030 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6245086 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |