JP2015192563A

JP2015192563A - 昇圧回路、半導体装置、及び昇圧回路の制御方法

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Publication number: JP2015192563A
Application number: JP2014069787A
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Inventors: 洋助岩佐; Yosuke Iwasa
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Abstract

【課題】昇圧部の起動の不具合を抑制することができる、昇圧回路、半導体装置、及び昇圧回路の制御方法を提供する。
【解決手段】昇圧回路１０では、基準電圧線２５と昇圧電圧線２７との間にスイッチ素子１６が設けられており、スイッチ素子１６の制御端子は、コンパレータ１４の出力に接続されている。コンパレータ１４は、基準電圧線２５に供給される基準電圧ＶＬ１の電位と昇圧電圧線２７に供給される昇圧電圧ＶＬ２の電位との電位差に応じて、スイッチ素子１６のオン／オフを制御する。昇圧回路１０では、昇圧回路１０の電源投入時等、昇圧電圧ＶＬ２が基準電圧ＶＬ１よりも低電位であり、コンパレータ１４の閾値電圧未満の場合は、スイッチ素子１６がオン状態になり、基準電圧ＶＬ１が昇圧電圧線２７に供給される。
【選択図】図１

Description

本発明は、昇圧回路、半導体装置、及び昇圧回路の制御方法に関するものである。

一般的に、基準電圧等の所定の電圧の電位を昇圧して出力する昇圧回路が知られている。昇圧回路では、昇圧制御回路により供給される制御信号（例えば、クロック信号等）に基づいて、所定の電圧の昇圧が行われる。昇圧制御回路は、電源として、昇圧回路で昇圧した昇圧電圧を使用するものがある。

このような昇圧制御回路において、昇圧回路に電源が投入された場合に、適切に起動できない場合がある。

例えば、昇圧回路に電源が投入された動作開始直後では、昇圧が未だ行われないため、昇圧電圧は０Ｖになる。そのため、昇圧制御回路の電源も０Ｖとなり、起動できない。昇圧制御回路が起動しないため、昇圧回路による昇圧が行われない。

昇圧回路では、このような状態を回避するための技術が知られている。例えば特許文献１には、昇圧回路により昇圧された電圧を電源とし昇圧回路にクロック信号を供給する発振回路の発振開始時に、スタートアップ回路から一定電位を供給する技術が記載されている。

また例えば、基準電圧が供給される基準電圧線と、昇圧制御回路である昇圧回路制御部に昇圧電圧を電源電圧として供給する昇圧電圧線と、をダイオードで接続した昇圧回路が知られている（図８、昇圧回路１００参照）。昇圧回路１００では、電源が投入された場合に、基準電圧線に供給された基準電圧が電源電圧として昇圧電圧線を介して昇圧回路制御部に供給され、供給された電源電圧に基づいて昇圧回路制御部が起動する。

特開平０８−１８５２４０号公報

しかしながら、上述した従来の昇圧回路１００では、ダイオードを介して基準電圧が昇圧電圧線に供給されるため、昇圧電圧線に供給される電源電圧の電位は、ダイオードによる電圧降下が発生して、基準電圧の電位からダイオードの順方向降下電圧ＶＦ分、電位が低下する。電圧降下の発生により、昇圧部による昇圧に不具合が生じる可能性がある。例えば、基準電圧が低電圧の場合、供給される電源電圧の電位が電圧降下により、昇圧回路制御部の起動に必要な電圧を下回り、昇圧回路制御部が起動しないため、昇圧部が起動しない懸念が生じる。

本発明は、上述した問題を解決するために提案されたものであり、昇圧部の起動の不具合を抑制することができる、昇圧回路、半導体装置、及び昇圧回路の制御方法を提供することを目的とする。

上記目的を達成するために、本発明の昇圧回路は、第１の電位を発生させて第１の電位線に供給する基準電圧発生回路と、前記第１の電位を昇圧した第２の電位を第２の電位線に供給する昇圧部と、前記第２の電位線に接続され、前記第２の電位に基づいて前記昇圧部を制御する昇圧制御部と、前記第１の電位線と前記第２の電位線とに接続されるスイッチと、前記第１の電位と前記第２の電位との電位差に基づいて前記スイッチを制御する制御回路と、を備える。

また、本発明の半導体装置は、昇圧部により昇圧された第２の電位を駆動電位として出力する、本発明の昇圧回路と、前記駆動電位を、液晶表示装置に表示させる表示データに基づいて、前記液晶表示装置の各画素に供給する駆動回路と、を備える。

また、本発明の昇圧回路の制御方法は、基準電圧発生回路により、第１の電位を発生させて第１の電位線に供給するステップと、昇圧部により、前記第１の電位を昇圧した第２の電位を第２の電位線に供給するステップと、昇圧制御部により、前記第２の電位線に接続され、前記第２の電位に基づいて前記昇圧部を制御するステップと、制御回路により、前記第１の電位と前記第２の電位との電位差に基づいて、前記第１の電位線と前記第２の電位線とに接続されるスイッチを制御するステップと、を備える。

本発明によれば、昇圧部の起動の不具合を抑制することができるという効果を奏する。

第１の実施の形態の昇圧回路の一例を示す概略構成図である。第１の実施の形態のコンパレータの一例を示す回路図である。第１の実施の形態の昇圧回路における基準電圧ＶＬ１と、昇圧電圧ＶＬ２と、コンパレータの閾値電圧と、スイッチ素子のオン／オフと、の関係を説明するための説明図である。基準電圧ＶＬ１の電位が１．０Ｖの場合の、昇圧回路１０の電源投入時における昇圧電圧線２７の電位の波形の時間変化を表したタイムチャートである。（１）は、従来の昇圧回路における昇圧電圧線の電位の波形を示している。（２）は、本実施の形態の昇圧回路における昇圧電圧線の電位の波形を示している。第２の実施の形態のコンパレータの一例を示す回路図である。第３の実施の形態の昇圧回路の一例を示す概略構成図である。本発明の昇圧回路をＬＣＤドライバに適用した場合を説明するための概略構成図である。従来の昇圧回路の一例を示す概略構成図である。

［第１の実施の形態］
以下では、図面を参照して、本実施の形態を詳細に説明する。

図１には、本実施の形態の昇圧回路の一例の概略構成図を示す。

図１に示したように本実施の形態の昇圧回路１０は、昇圧回路制御部１２と、コンパレータ１４と、電池１８と、基準電圧発生源２０と、昇圧部２２と、を備える。

電池１８は、高電位側が基準電圧発生源２０に接続され、低電位側がグラウンド電位を与えるグラウンド線２３に接続されている。電池１８から供給される電池電圧は、基準電圧発生源２０の電源（電源電圧ＶＤＤ）として用いられる。

基準電圧発生源２０は、電源電圧ＶＤＤに基づいて、基準電圧ＶＬ１を生成して基準電圧線２５に供給する機能を有している。本実施の形態の基準電圧発生源２０が基準電圧線２５に供給する基準電圧ＶＬ１は、昇圧部２２の昇圧状態には影響を受けず、電源電圧ＶＤＤの影響を受けて変化する。

昇圧回路制御部１２は、クロック信号を生成して昇圧部２２に出力することにより、昇圧部２２における昇圧動作を制御する機能を有している。昇圧回路制御部１２は、昇圧電圧線２７に接続されており、昇圧電圧線２７に供給される電圧（昇圧電圧ＶＬ２）を電源電圧として動作する。

スイッチ素子１６は、昇圧電圧線２７に供給される電圧を制御する機能を有している（詳細後述）。本実施の形態の昇圧回路１０では、スイッチ素子１６としてＰＭＯＳトランジスタを用いている。スイッチ素子１６の一方の主端子は昇圧電圧線２７に接続され、他方の主端子は基準電圧線２５に接続されている。

コンパレータ１４は、基準電圧線２５と昇圧電圧線２７とに接続され、基準電圧線２５に供給される基準電圧ＶＬ１と、昇圧電圧線２７に供給される昇圧電圧ＶＬ２と、の電圧差（電位差）に基づいてスイッチ素子１６のオン／オフを制御する機能を有している（詳細後述）。

昇圧部２２は、容量素子Ｃ１、Ｃ２、Ｃ３と、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と、を備えている。昇圧部２２は、基準電圧線２５に供給される基準電圧ＶＬ1を２倍に昇圧した昇圧電圧ＶＬ２を昇圧電圧線２７に供給する機能を有している。具体的一例として、基準電圧ＶＬ１が１．２Ｖの場合、昇圧部２２は、２．４Ｖに昇圧した昇圧電圧ＶＬ２を昇圧電圧線２７に供給する。昇圧された昇圧電圧ＶＬ２は、ＯＵＴ端子から昇圧回路１０の外部に出力される。

容量素子Ｃ１の一端は、スイッチ素子ＳＷ１を介して基準電圧線２５に接続され、また、スイッチ素子ＳＷ３を介して昇圧電圧線２７に接続されている。容量素子Ｃ１の他端は、スイッチ素子ＳＷ２を介してグラウンド線２３に接続され、また、スイッチ素子ＳＷ４を介して基準電圧線２５に接続されている。容量素子Ｃ２は、一端が基準電圧線２５に接続され、他端がグラウンド線２３に接続されている。容量素子Ｃ３は、一端が昇圧電圧線２７に接続され、他端がグラウンド線２３に接続されている。

昇圧回路１０の昇圧動作について説明する。

まず、昇圧回路制御部１２から供給されるクロック信号に応じて昇圧部２２のスイッチ素子ＳＷ１、ＳＷ２がオン状態になり、スイッチ素子ＳＷ３、ＳＷ４がオフ状態になる。容量素子Ｃ１は、一端が基準電圧線２５に接続され、他端がグラウンド線２３に接続された状態になる。容量素子Ｃ１、Ｃ２が並列に接続されるため、容量素子Ｃ１、Ｃ２には、それぞれ基準電圧ＶＬ１が蓄えられる。

次に、昇圧回路制御部１２から供給されるクロック信号に応じて昇圧部２２のスイッチ素子ＳＷ１、ＳＷ２がオフ状態になり、スイッチ素子ＳＷ３、ＳＷ４がオン状態になる。容量素子Ｃ１は、一端が昇圧電圧線２７に接続され、他端が基準電圧線２５に接続された状態になる。容量素子Ｃ１、Ｃ２が直列に接続されるため、基準電圧ＶＬ１＋基準電圧ＶＬ１が昇圧電圧線２７に供給され、ＯＵＴ端子から出力される。

昇圧部２２は、容量素子Ｃ１、Ｃ２の充放電を繰り返すことにより、基準電圧ＶＬ１を２倍に昇圧した昇圧電圧ＶＬ２をＯＵＴ端子から外部に出力する。

上述したように、昇圧部２２の昇圧動作は、昇圧回路制御部１２から供給されるクロック信号に基づいて行われる。昇圧回路制御部１２が、クロック信号を生成するためには、昇圧電圧線２７により供給される電源電圧（昇圧電圧ＶＬ２）が昇圧回路制御部１２の起動に必要な電圧以上であることを要する。

しかしながら、昇圧回路１０の電源投入時（オフからオンに切り替わった際）には、昇圧部２２は未だ動作を開始していないため、昇圧電圧ＶＬ２は０Ｖである。また、昇圧部２２が起動開始後も、昇圧電圧ＶＬ２が基準電圧ＶＬ１の２倍の電位に達するには所定の時間を要するため、昇圧電圧ＶＬ２が基準電圧ＶＬ１を下回る場合がある。

本実施の形態の昇圧回路１０では、このような場合に、スイッチ素子１６によって、基準電圧ＶＬ１を昇圧電圧線２７に供給することにより、昇圧回路制御部１２の起動に必要な電圧を供給する。スイッチ素子１６のオン／オフは、コンパレータ１４により制御される。

図２には、本実施の形態のコンパレータ１４の一例の回路図を示す。

コンパレータ１４は、ＰＭＯＳトランジスタ３０、３２、３４、３６、３８、４０、及びＮＭＯＳトランジスタ４２、４４、４６、４８を備える。

ＰＭＯＳトランジスタ３０の一方の主端子は基準電圧線２５に接続され、他方の主端子はＮＭＯＳトランジスタ４２に接続され、制御端子は他方の主端子に接続されている。ＰＭＯＳトランジスタ３２の一方の主端子は昇圧電圧線２７に接続され、他方の主端子はＮＭＯＳトランジスタ４４に接続され、制御端子はＰＭＯＳトランジスタ３０の他方の端子に接続されている。なお、本実施の形態のコンパレータ１４では、ＰＭＯＳトランジスタ３０のディメンジョン（トランジスタのサイズ：ゲート幅／ゲート長比）よりもＰＭＯＳトランジスタ３２のディメンジョンを大きくしている。

ＰＭＯＳトランジスタ３８の一方の主端子は昇圧電圧線２７に接続され、他方の主端子はＮＭＯＳトランジスタ４６に接続され、制御端子はＰＭＯＳトランジスタ３２の他方の端子及びＰＭＯＳトランジスタ３６の他方の端子に接続されている。ＰＭＯＳトランジスタ４０の一方の主端子は昇圧電圧線２７に接続され、他方の主端子はＮＭＯＳトランジスタ４８に接続され、制御端子はＰＭＯＳトランジスタ３８の他方の端子に接続されている。

また、ＰＭＯＳトランジスタ３４の一方の主端子は昇圧電圧線２７に接続され、他方の主端子はＰＭＯＳトランジスタ３６に接続され、制御端子はＰＭＯＳトランジスタ３８の他方の端子に接続されている。ＰＭＯＳトランジスタ３６の一方の主端子はＰＭＯＳトランジスタ３４の他方の主端子に接続され、他方の主端子はＰＭＯＳトランジスタ３２の他方の主端子に接続され、制御端子はＰＭＯＳトランジスタ３０の他方の端子に接続されている。

ＮＭＯＳトランジスタ４２は、一方の主端子がＰＭＯＳトランジスタ３０に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ４４は、一方の主端子がＰＭＯＳトランジスタ３２に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ４６は、一方の主端子がＰＭＯＳトランジスタ３８に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ４８は、一方の主端子がＰＭＯＳトランジスタ４０に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ４２、４４、４６、４８の制御端子はバイアス電圧が供給されるバイアス線２９に接続されている。従って、ＮＭＯＳトランジスタ４２、４４、４６、４８には、ゲート電圧としてバイアス電圧が印加される。

図３には、昇圧回路１０における、基準電圧ＶＬ１と、昇圧電圧ＶＬ２と、コンパレータ１４の閾値電圧と、スイッチ素子１６のオン／オフと、の関係を説明するための説明図を示す。

昇圧電圧ＶＬ２の電位にかかわらず、ＮＭＯＳトランジスタ４２、４４、４６、４８はバイアス線２９から供給されるバイアス電圧によりオン状態になっている。

昇圧電圧ＶＬ２が低電位の場合（例えば、電源投入時：０Ｖ）は、基準電圧ＶＬ１の方が高電位であるため、図３に示したように、昇圧電圧ＶＬ２がコンパレータ１４の閾値電圧未満となる。コンパレータ１４は、スイッチ素子１６の制御端子にゲート電圧としてＬレベルの電位（０Ｖ）を供給するため、スイッチ素子１６は、オン状態になる。

スイッチ素子１６がオン状態の場合は、基準電圧線２５と昇圧電圧線２７とが接続された状態になり、基準電圧線２５から昇圧電圧線２７に基準電圧ＶＬ１が供給される。従って、昇圧回路制御部１２には、昇圧電圧線２７を介して基準電圧ＶＬ１が電源電圧として供給される。昇圧回路制御部１２は、基準電圧ＶＬ１に基づいて起動する。昇圧回路制御部１２の起動により、昇圧部２２が起動し、昇圧電圧線２７に供給される昇圧電圧ＶＬ２の電位が上昇する。具体的には、昇圧電圧ＶＬ２の電位は、０Ｖから基準電圧ＶＬ１の２倍の電位まで上昇する。

昇圧電圧ＶＬ２の電位が上昇し、基準電圧ＶＬ１の電位に近付くと、図３に示したように、昇圧電圧ＶＬ２がコンパレータ１４の閾値電圧以上となる。

ＰＭＯＳトランジスタ３０により、ＰＭＯＳトランジスタ３２及びＰＭＯＳトランジスタ３６の制御端子には、Ｌレベルの電位が供給され、ＰＭＯＳトランジスタ３２、３６はオン状態になる。ＰＭＯＳトランジスタ３８の制御端子にはＨレベルの電位が供給され、ＰＭＯＳトランジスタ３８はオフ状態になる。ＰＭＯＳトランジスタ３４、４０の制御端子にはＬレベルの電位が供給され、ＰＭＯＳトランジスタ３４、４０はオン状態になる。

従って、スイッチ素子１６の制御端子には、Ｈレベル（基準電圧ＶＬ１）の電位が供給され、スイッチ素子１６はオフ状態になる。スイッチ素子１６がオフ状態になると、基準電圧線２５と昇圧電圧線２７とが非接続状態になり、基準電圧線２５から昇圧電圧線２７への基準電圧ＶＬ１の供給が停止される。既に昇圧電圧線２７に昇圧部２２により供給される昇圧電圧ＶＬ２の電位は、十分高電位となっているため、昇圧回路制御部１２は問題なく動作する。
［第２の実施の形態］
本実施の形態の昇圧回路１０全体の構成は、第１の実施の形態の昇圧回路１０（図１）と同様の構成であるため、昇圧回路１０全体の構成については、説明を省略する。本実施の形態の昇圧回路１０では、コンパレータの構成が第１の実施の形態と異なるので、本実施の形態のコンパレータの構成について説明する。

図５には、本実施の形態のコンパレータの一例の回路図を示す。

図５に示したコンパレータ７４では、第１の実施の形態のコンパレータ１４（図２参照）と異なり、電流制御部５９を備えている。

電流制御部５９は、ＮＭＯＳトランジスタ４２、４４、４６、４８とグラウンド線２３との間に設けられている。電流制御部５９は、スタートアップ信号に基づいて、ＮＭＯＳトランジスタ４２、４４、４６、４８とグラウンド線２３とを非接続にする機能を有している。

電流制御部５９は、ＮＭＯＳトランジスタ５２、５４、５５、５６、５８を備えている。ＮＭＯＳトランジスタ５２は、一方の主端子がＮＭＯＳトランジスタ４２に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ５４は、一方の主端子がＮＭＯＳトランジスタ４４に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ５６は、一方の主端子がＮＭＯＳトランジスタ４６に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ５８は、一方の主端子がＮＭＯＳトランジスタ４８に接続され、他方の主端子がグラウンド線２３に接続されている。ＮＭＯＳトランジスタ５２、５４、５６、５８の制御端子はスタートアップ信号が供給されるスタートアップ線５１に接続されている。従って、ＮＭＯＳトランジスタ５２、５４、５６、５８には、ゲート電圧としてスタートアップ信号の電位が印加される。また、ＮＭＯＳトランジスタ５５は、一方の主端子がＰＭＯＳトランジスタ３４及びＰＭＯＳトランジスタ４０の制御端子に接続され、他方の主端子がグラウンド線２３に接続される、ＮＭＯＳトランジスタ５５の制御端子には、スタートアップ信号の反転信号が供給される。従って、ＮＭＯＳトランジスタ５２、５４、５６、５８とＮＭＯＳトランジスタ５５とでは、オン／オフが逆になる。

また、本実施の形態のコンパレータ７４は、一方の主端子が昇圧電圧線２７に接続され、他方の主端子がＰＭＯＳトランジスタ３８の制御端子に接続されたＰＭＯＳトランジスタ５０を備えている。ＰＭＯＳトランジスタ５０の制御端子には、スタートアップ信号が供給される。

スタートアップ信号は、昇圧回路１０の電源投入時等、昇圧回路１０自体の起動時に、昇圧電圧ＶＬ２の電位が基準電圧ＶＬ１の電位以上となるまで、または昇圧電圧ＶＬ２の電位がコンパレータ７４の閾値以上となるまでの期間（以下、スタートアップ期間という）はＨレベルとなり、その他の期間はＬレベルとなる信号である。スタートアップ信号は、図示を省略したコンパレータ７４外部（または昇圧回路１０外部）から供給される信号である。

スタートアップ信号がＨレベルであるスタートアップ期間は、ＮＭＯＳトランジスタ５２、５４、５６、５８はオン状態になり、ＮＭＯＳトランジスタ５５はオフ状態になる。また、スタートアップ信号がＬレベルのその他の期間は、ＮＭＯＳトランジスタ５２、５４、５６、５８はオフ状態になり、ＮＭＯＳトランジスタ５５はオン状態になる。

すなわち、その他の期間は、電流制御部５９により、ＮＭＯＳトランジスタ４２、４４、４６、４８、すなわちＰＭＯＳトランジスタ３０、３２、３８、４０がグラウンド線２３と切り離される。

また、本実施の形態のコンパレータ７４では、ＰＭＯＳトランジスタ５０がスタートアップ期間はオフ状態になり、その他の期間ではオン状態になる。その他の期間では、ＰＭＯＳトランジスタ３８の制御端子にＨレベルの昇圧電圧ＶＬ２が供給されるため、ＰＭＯＳトランジスタ３８はオフ状態になる。また、その他の期間は、電流制御部５９のＮＭＯＳトランジスタ５５により、ＰＭＯＳトランジスタ３４及びＰＭＯＳトランジスタ４０の制御端子は、グラウンド線２３に接続される。このように本実施の形態のコンパレータ７４では、スタートアップ信号に基づいて、ＰＭＯＳトランジスタ４０の制御端子に供給される電位が制御される。

従って、本実施の形態のコンパレータ７４では、スタートアップ期間は、コンパレータ７４内に電流が流れて動作し、その他の期間では、コンパレータ７４内の電流パスが切断されて動作が停止する。そのため、本実施の形態のコンパレータ１４では、その他の期間において消費電流を抑制することができる。
［第３の実施の形態］
図６には、本実施の形態の昇圧回路の一例の概略構成図を示す。

図６に示すように、本実施の形態の昇圧回路１０は、第１の実施の形態の昇圧回路１０（図１）のスイッチ素子１６と基準電圧線２５との間に、スイッチ素子を備えている点以外は同様の構成である。なお、コンパレータ１４は、第２の実施の形態のコンパレータ１４と同様の構成（図５参照）としている。

スイッチ素子６０は、一方の主端子が、スイッチ素子１６に接続され、他方の主端子が基準電圧線２５に接続されている。またスイッチ素子６０の制御端子には、スタートアップ信号の反転信号が供給される。なお、本実施の形態の昇圧回路１０において、スイッチ素子６０の制御端子に供給するスタートアップ信号は、第２の実施の形態におけるスタートアップ信号と同様としている。

そのため、スタートアップ期間では、スイッチ素子６０はオン状態になる。その他の期間では、スイッチ素子６０はオフ状態になる。

これにより、その他の期間は、基準電圧線２５と昇圧電圧線２７とを非接続状態にすることができる。

例えば、スタートアップ期間以外で基準電圧ＶＬ１の電位が昇圧電圧ＶＬ２の電位よりも高い場合では、昇圧回路１０（昇圧部２２）の収束電圧よりも高い電圧が、スイッチ素子１６により基準電圧線２５に供給されるのを抑制することができる。また、昇圧回路１０の停止時に、昇圧電圧線２７にスイッチ素子１６により基準電圧線２５から基準電圧ＶＬ１が供給されるのを抑制することができる。

以上説明したように上記各実施の形態の昇圧回路１０では、基準電圧線２５と昇圧電圧線２７との間にスイッチ素子１６が設けられており、スイッチ素子１６の制御端子は、コンパレータ１４の出力に接続されている。コンパレータ１４は、基準電圧線２５に供給される基準電圧ＶＬ１の電位と昇圧電圧線２７に供給される昇圧電圧ＶＬ２の電位との電位差に応じて、スイッチ素子１６のオン／オフを制御する。昇圧回路１０では、昇圧回路１０の電源投入時等、昇圧電圧ＶＬ２が基準電圧ＶＬ１よりも低電位であり、コンパレータ１４の閾値電圧未満の場合は、スイッチ素子１６がオン状態になり、基準電圧ＶＬ１が昇圧電圧線２７に供給される。一方、昇圧回路１０では、昇圧電圧ＶＬ２の電位が基準電圧ＶＬ１の電位以上であり、コンパレータ１４の閾値電圧以上の場合は、スイッチ素子１６がオフ状態になり、昇圧電圧線２７への昇圧電圧ＶＬ２の供給が停止される。

また、上記各実施の形態のコンパレータ１４では、ＰＭＯＳトランジスタ３０のディメンジョン（トランジスタのサイズ：ゲート幅／ゲート長比）よりもＰＭＯＳトランジスタ３２のディメンジョンを大きくしている。これにより、昇圧電圧ＶＬ２の電位が基準電圧ＶＬ１の電位を超える前に、スイッチ素子１６をオフ状態にすることができる。すなわち、コンパレータ１４の閾値電圧を図３に示したように、基準電圧ＶＬ１よりも低電位とすることができる。従って、コンパレータ１４によれば、昇圧電圧線２７から基準電圧線２５への逆流を抑制することができる。

また、上記各実施の形態では、昇圧電圧ＶＬ２の電位が上昇していく際のコンパレータ１４の閾値は、ＰＭＯＳトランジスタ３６の影響を受け、昇圧電圧ＶＬ２の電位が下降していく際のコンパレータ１４の閾値は、ＰＭＯＳトランジスタ３４の影響を受ける。従って、図３に示すように、昇圧電圧ＶＬ２の電位が上昇していく際のコンパレータ１４の閾値の方が高電位となり、コンパレータ１４は、図３に示したヒステリシス幅を有する。従って、コンパレータ１４のチャタリングを抑制することができる。また、コンパレータ１４は、ヒステリシスを有することにより、スイッチ素子１６をオフ状態にするときは早く、オン状態にするときは遅くなる。これにより、昇圧電圧線２７から基準電圧線２５への逆流を抑制することができる。

また、スイッチ素子１６は、バルクが昇圧電圧線２７に接続されているため、基準電圧線２５から昇圧電圧線２７へのダイオードが形成されているとみなせる。従って、昇圧電圧ＶＬ２が低電位であり不定状態であっても、電流を供給することができる。

また、上記各実施の形態では、ＮＭＯＳトランジスタ４２、４４、４６、４８にバイアス線２９により供給するバイアス電圧は、安定な電源から供給する。これにより、昇圧電圧ＶＬ２が低電位であっても、ＮＭＯＳトランジスタ４８は、安定的にオン状態であるため、強制的にスイッチ素子１６の制御端子に供給される電位をＬレベルにすることができ、スイッチ素子１６をオン状態にすることができる。

比較例として、従来の昇圧回路１００について説明する。図８には、従来の昇圧回路１００の一例の概略構成図を示す。従来の昇圧回路１００では、図８に示すように、上記各実施の形態の昇圧回路１０におけるコンパレータ１４及びスイッチ素子１６に替わり、ダイオード１１５が設けられている。ダイオード１１５は、アノードが基準電圧線２５に接続され、カソードが昇圧電圧線２７に接続されている。これにより、基準電圧線２５に供給される基準電圧ＶＬ１の電位が昇圧電圧線２７に供給される昇圧電圧ＶＬ２の電位よりも高い場合は、基準電圧ＶＬ１がダイオード１１５を介して、昇圧電圧線２７に供給される。この際、ダイオード１１５の順方向電圧降下ＶＦにより、実際に、昇圧電圧線２７に供給される電位は、基準電圧ＶＬ１の電位−順方向電圧降下ＶＦとなる。

一方、上記各実施の形態の昇圧回路１０では、スイッチ素子１６を介して基準電圧線２５から昇圧電圧線２７に基準電圧ＶＬ１が供給されるため、比較例の昇圧回路１００のように電圧降下が生じず、基準電圧ＶＬ１の電位そのものが直接、昇圧電圧線２７に供給される。

具体的一例として、基準電圧ＶＬ１の電位が１．０Ｖの場合の、昇圧回路１０の電源投入時における昇圧電圧線２７の電位の波形の時間変化を図４に示す。図４（１）は、従来の昇圧回路１００における昇圧電圧線２７の電位の波形を示しており、図４（２）は、上記各実施の形態の昇圧回路１０における昇圧電圧線２７の電位の波形を示している。図４（１）に示したように、従来の昇圧回路１００では、ダイオード１１５の順方向電圧降下により、昇圧電圧線２７の電位は、０．６５Ｖまでしか上昇しない。一方、図４（２）に示したように、上記各実施の形態の昇圧回路１０では、速やかにほぼ１．０Ｖにまで昇圧電圧線２７の電位が上昇している。

例えば、電池１８が１個の電池であり、具体的一例として１．５Ｖ程度の低電圧である場合、電池１８が劣化し、いわゆるへたってくると、電源電圧ＶＤＤが１．０Ｖ程度の低電位に電位が低下する。このような場合に、従来の昇圧回路１００では、図４（１）に示したように、昇圧電圧線２７の電位が低くなり、昇圧回路制御部１２が適切に起動しない懸念が生じる。従って、昇圧部２２の起動に不具合が生じる場合がある。

一方、上記各実施の形態の昇圧回路１０では、図４（２）に示したように、基準電圧ＶＬ１の電位そのものが直接、昇圧電圧線２７に供給されるため、昇圧回路制御部１２が適切に起動する。従って、昇圧部２２の起動の不具合を抑制することができる。

なお、上記各実施の形態の昇圧回路１０で昇圧された昇圧電圧ＶＬ２は、昇圧回路１０外部の負荷回路に供給されるが、当該負荷回路は特に限定されるものではない。例えば、液晶表示装置のＬＣＤ（Liquid Crystal Display）ドライバに適用することができる。図７には、上記各実施の形態の昇圧回路１０をＬＣＤドライバに適用した場合を説明するための概略構成図を示す。液晶ディスプレイ８４の各画素に、ＬＣＤドライバ８０によって表示データに基づいて駆動電圧を印加することにより、液晶ディスプレイ８４では、表示データに応じた画像の表示が行われる。ＬＣＤドライバ８０は、昇圧回路１０と、駆動回路８６、８７とを備える。昇圧回路１０は、コントローラ８２の指示に基づいて、基準電圧ＶＬ１を昇圧して駆動電圧を生成して、駆動回路８６、８８に供給する。駆動回路８６、８８は、コントローラ８２の指示に基づいて、液晶ディスプレイ８４の対応する画素に駆動電圧を印加する。なお、昇圧回路１０の適用例は、ＬＣＤドライバに限定されるものではないことは言うまでもない。

また、上記各実施の形態では、コンパレータ１４及びスイッチ素子１６は基準電圧線２５に接続されていたが、その他の信号線に接続されていてもよい。この場合、昇圧回路制御部１２を起動させるための初期電圧が当該その他の新合成に供給されていればよい。

なお、上記各実施の形態のコンパレータ１４では、ＰＭＯＳトランジスタ３４、３６を備えた場合について説明したがこれらは備えていなくてもよい。なお、上述したように、ＰＭＯＳトランジスタ３４、３６を備えることにより、コンパレータ１４がヒステリシスを有するため、上記各実施の形態のコンパレータ１４のように、ＰＭＯＳトランジスタ３４、３６を備えることが好ましい。

なお、上記各実施の形態の昇圧回路１０では、基準電圧ＶＬ１の電位を２倍に昇圧する２段階昇圧回路について説明したがこれに限らず、さらに高電位の電圧に昇圧するものであってもよい。その場合は、昇圧段階を増加させるごとに容量素子の数を増やし、容量素子Ｃ１に対して縦積みにすればよい。その際、昇圧電圧線２７に供給される昇圧電圧ＶＬ２は、最も高い電位となる。

また、その他の上記各実施の形態で説明した昇圧回路１０、コンパレータ１４、及びスイッチ素子１６等の構成、動作は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０昇圧回路
１２昇圧回路制御部（昇圧制御部）
２２昇圧部
１４コンパレータ（制御回路）
１６スイッチ素子（スイッチ）
２３グラウンド線（第３の電位線）
２５基準電圧線（第１の電位線）
２７昇圧電圧線（第２の電位線）
３０ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
３２ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
３４ＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）
３６ＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）
３８ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）
４０ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）
４２ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
４４ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
４６ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）
４８ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）
５９電流制御部（切替部）
６０スイッチ素子（制御スイッチ）
８０ＬＣＤドライバ（半導体装置）
８６、８８駆動回路

Claims

第１の電位を発生させて第１の電位線に供給する基準電圧発生回路と、
前記第１の電位を昇圧した第２の電位を第２の電位線に供給する昇圧部と、
前記第２の電位線に接続され、前記第２の電位に基づいて前記昇圧部を制御する昇圧制御部と、
前記第１の電位線と前記第２の電位線とに接続されるスイッチと、
前記第１の電位と前記第２の電位との電位差に基づいて前記スイッチを制御する制御回路と、
を備えた昇圧回路。
前記制御回路は、前記第２の電位が前記第１の電位以上の場合は、前記スイッチをオフ状態にする、
請求項１に記載の昇圧回路。
前記制御回路は、前記第２の電位が前記第１の電位未満の場合は、前記スイッチをオン状態にする、
請求項１に記載の昇圧回路。
前記制御回路は、
一方の主端子が前記第１の電位線に接続され、他方の主端子が前記第１の電位よりも低い所定の電位が供給される第３の電位線に接続され、制御端子が当該他方の主端子に接続された第１のＰＭＯＳトランジスタと、
一方の主端子が前記第２の電位線に接続され、他方の主端子が前記第３の電位線に接続され、制御端子が前記第１のＰＭＯＳトランジスタの他方の主端子に接続された第２のＰＭＯＳトランジスタと、
一方の主端子が前記第２の電位線に接続され、他方の主端子が前記第３の電位線に接続され、制御端子が前記第２のＰＭＯＳトランジスタの他方の主端子に接続された第３のＰＭＯＳトランジスタと、
一方の主端子が前記第２の電位線に接続され、他方の主端子が前記第３の電位線に接続され、制御端子が前記第３のＰＭＯＳトランジスタの他方の主端子に接続された第４のＰＭＯＳトランジスタと、
を備える、請求項１から請求項３のいずれか１項に記載の昇圧回路。
前記第１のＰＭＯＳトランジスタと前記第３の電位線との間に設けられ、制御端子がバイアス電圧を供給するバイアス線に接続された第１のＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタと前記第３の電位線との間に設けられ、制御端子が前記バイアス線に接続された第２のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタと前記第３の電位線との間に設けられ、制御端子が前記バイアス線に接続された第３のＮＭＯＳトランジスタと、
前記第４のＰＭＯＳトランジスタと前記第３の電位線との間に設けられ、制御端子が前記バイアス線に接続された第４のＮＭＯＳトランジスタと、
を備える請求項４に記載の昇圧回路。
前記制御回路は、
前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第３のＰＭＯＳトランジスタ、及び前記第４のＰＭＯＳトランジスタの各々の他方の主端子と、前記第３の電位線との接続と非接続とを切り替える切替部を備えた、請求項４または請求項５に記載の昇圧回路。
前記制御回路は、
一方の主端子が前記第２の電位線に接続され、制御端子が前記第３のＰＭＯＳトランジスタの他方の主端子に接続された第５のＰＭＯＳトランジスタと、
一方の主端子が前記第５のＰＭＯＳトランジスタの他方の主端子に接続され、他方の主端子が前記第２のＰＭＯＳトランジスタの他方の主端子に接続され、制御端子が前記第１のＰＭＯＳトランジスタの他方の主端子に接続された第６のＰＭＯＳトランジスタと、
をさらに備える、請求項４から請求項６のいずれか１項に記載の昇圧回路。
自昇圧回路の起動時から、前記昇圧部により前記第２の電位が所定の電圧に昇圧されるまでの期間、オン状態となる、前記第１の電位線と前記スイッチとの間に接続される制御スイッチをさらに備えた、
請求項１から請求項７のいずれか１項に記載の昇圧回路。
前記第１のＰＭＯＳトランジスタのディメンジョンよりも前記第２のＰＭＯＳトランジスタのディメンジョンが大きい、
請求項４から請求項８のいずれか１項に記載の昇圧回路。
昇圧部により昇圧された第２の電位を駆動電位として出力する、前記請求項１から前記請求項９のいずれか１項に記載の昇圧回路と、
前記駆動電位を、液晶表示装置に表示させる表示データに基づいて、前記液晶表示装置の各画素に供給する駆動回路と、
を備えた半導体装置。
基準電圧発生回路により、第１の電位を発生させて第１の電位線に供給するステップと、
昇圧部により、前記第１の電位を昇圧した第２の電位を第２の電位線に供給するステップと、
昇圧制御部により、前記第２の電位線に接続され、前記第２の電位に基づいて前記昇圧部を制御するステップと、
制御回路により、前記第１の電位と前記第２の電位との電位差に基づいて、前記第１の電位線と前記第２の電位線とに接続されるスイッチを制御するステップと、
を備えた昇圧回路の制御方法。