JP2015179785A - 半導体装置 - Google Patents

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Abstract

【課題】高い耐圧を実現する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上に設けられるソース電極と、第２のＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間の第２のＧａＮ系半導体層上に設けられるｐ型の第３のＧａＮ系半導体層と、第３のＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間であって、第２のＧａＮ系半導体層上に設けられ、第３のＧａＮ系半導体層と離れて設けられるｐ型の第４のＧａＮ系半導体層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
これまでの技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に高耐圧化や低オン抵抗化が可能である。
特表２００６−５１３５８０号公報
本発明が解決しようとする課題は、高い耐圧を実現する半導体装置を提供することにある。
本発明の一態様の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上に設けられるソース電極と、第２のＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間の第２のＧａＮ系半導体層上に設けられるｐ型の第３のＧａＮ系半導体層と、第３のＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間であって、第２のＧａＮ系半導体層上に設けられ、第３のＧａＮ系半導体層と離れて設けられるｐ型の第４のＧａＮ系半導体層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用を説明する図。 第１の実施形態の半導体装置の作用を説明する図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、「アクセプタ」とは、半導体中で活性化されているｐ型不純物を意味するものとする。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層上に設けられるソース電極と、第２のＧａＮ系半導体層上に設けられるドレイン電極と、ソース電極とドレイン電極の間の第２のＧａＮ系半導体層上に設けられるｐ型の第３のＧａＮ系半導体層と、第３のＧａＮ系半導体層上に設けられるゲート電極と、ゲート電極とドレイン電極との間の、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側に設けられ、第３のＧａＮ系半導体層と分離されるｐ型の第４のＧａＮ系半導体層と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。
図１に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（第１のＧａＮ系半導体層）１４、バリア層（第２のＧａＮ系半導体層）１６、ソース電極１８、ドレイン電極２０、キャップ層（第３のＧａＮ系半導体層）２２、リサーフ層（第４のＧａＮ系半導体層）２４、ゲート電極２６およびソースフィールドプレート電極（第１のフィールドプレート電極）２８を備える。ゲート電極２８およびリサーフ層２４とソースフィールドプレート電極２８の間には、絶縁膜３０が設けられる。また、ソースフィールドプレート電極２８上には、絶縁膜３２が設けられる。
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
チャネル層１４上に、バリア層１６が設けられる。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。バリア層１６の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。ＨＥＭＴ１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８およびドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
バリア層１６上のソース電極１８とドレイン電極２０との間に、ｐ型のキャップ層２２が設けられる。キャップ層２２は、チャネル層１４のポテンシャルを持ち上げ、ＨＥＭＴ１００の閾値を上昇させる機能を備える。
キャップ層２２は、例えば、ｐ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）である。より具体的には、例えば、ｐ型ＧａＮである。キャップ層２２の膜厚は、例えば、５０ｎｍ以上２０ｎｍ以下である。
キャップ層２２に含有されるｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。キャップ層２２中のｐ型不純物の原子濃度は、チャネル層１４のポテンシャルを持ち上げる観点から、１×１０１７ｃｍ−３以上であることが望ましく、１×１０１８ｃｍ−３以上であることが、より望ましい。キャップ層２２は単結晶である。
キャップ層２２上にゲート電極２６が設けられる。ゲート電極２６は、例えば、金属電極である。金属電極は、例えば、窒化チタン（ＴｉＮ）である。ゲート電極２６とキャップ層２２との間は、オーミックコンタクトであることが望ましい。
ゲート電極２６とドレイン電極２０との間のバリア層１６上に、ｐ型のリサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）層２４が設けられる。リサーフ層２４は、キャップ層２２と物理的に分離して設けられる。
リサーフ層２４は、例えば、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ＜１）である。より具体的には、例えば、ｐ型ＧａＮである。リサーフ層２４は、ｐ型不純物を含む。ｐ型不純物は、例えば、マグネシウム（Ｍｇ）である。
リサーフ層２４は、フローティングである。すなわち、グラウンド、電源、信号源等に電気的に接続されていない。したがって、リサーフ層２４は、ソース電極１８、ドレイン電極２０、ゲート電極２６には電気的に接続されていない。
リサーフ層２４は、主に、横方向の電界を緩和する機能を備える。本実施形態では、リサーフ層２４はバリア層１６に直接接して設けられる。リサーフ層２４は、フローティングであるため、リサーフ層２４からのホール注入は生じない。したがって、リサーフ層２４が存在することによるスイッチング速度の劣化は生じない。
ゲート電極２８およびリサーフ層２４上に、絶縁膜３０が設けられる。絶縁膜３０は、例えば、シリコン酸化膜またはシリコン窒化膜である。
ゲート電極２８との間およびリサーフ層２４との間に、絶縁膜３０を介在させて、ソースフィールドプレート電極（第１のフィールドプレート電極）２８が設けられる。図１中点線矢印で示すように、ソースフィールドプレート電極２８のドレイン電極２０側の端部と、バリア層１６との間にリサーフ層２４が位置する。言い換えれば、ソースフィールドプレート電極２８のドレイン電極２０側の端部の直下に、リサーフ層２４が位置する。
ソースフィールドプレート電極２８は、ソース電極１８に電気的に接続される。ソースフィールドプレート電極２８は、主に、横方向の電界を緩和する機能を備える。
ソースフィールドプレート電極２８上に、絶縁膜３２が設けられる。絶縁膜３２は、例えば、シリコン酸化膜またはシリコン窒化膜である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。
次に、バッファ層１２上に、チャネル層１４となるアンドープのＧａＮ、バリア層１６となるアンドープのＡｌ０．２Ｇａ０．８Ｎをエピタキシャル成長により形成する。
次に、後にキャップ層２２、リサーフ層２４となるｐ型ＧａＮ１７を、エピタキシャル成長により成膜する（図２）。
次に、ｐ型ＧａＮ１７をパターニングして、キャップ層２２と、後にリサーフ層２４となるリサーフ予定層２３を形成する（図３）。
次に、キャップ層２２上に、ＴｉＮのゲート電極２６をスパッタリング法とエッチングにより形成する（図４）。
次に、リサーフ予定層２３以外の領域をマスクして、リサーフ予定層２３をエッチングにより薄膜化してリサーフ層２４を形成する（図５）。
次に、バリア層１６上に、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造のソース電極１８とドレイン電極２０を、リフトオフ法により形成する（図６）。
その後、絶縁膜３０、ソースフィールドプレート電極２８、絶縁膜３２を形成し、図１に示す半導体装置１００が製造される。
次に、本実施形態の半導体装置１００の作用および効果について説明する。
図７、図８は、本実施形態の半導体装置の作用および効果を説明する図である。図７は、リサーフ層を設けないＨＥＭＴ、図８は、リサーフ層を設けた本実施形態のＨＥＭＴである。それぞれの場合について、ＨＥＭＴのオフ時の電界強度分布を模式的に示す。
図７に示すように、ゲート電極２６のドレイン電極２０側の端部と、ソースフィールドプレート電極２８のドレイン電極２０側の端部の２か所に電界が集中し電界強度のピークが現れる。集中する電界は、主に横方向の電界である。このように、電界が集中する箇所で、絶縁膜や半導体の破壊が生じ、デバイスの耐圧が劣化するおそれがある。図７のように電極の端部に電界が集中するのは、バリア層１６とチャネル層１４との界面にできる２次元電子系が不連続に空乏化することによると考えられる。
図８に示すように、リサーフ層２４を設けた場合、ゲート電極２６のドレイン電極２０側の端部と、ソースフィールドプレート電極２８のドレイン電極２０側の端部の電界強度のピークがなだらかになり、電界強度が、リサーフ層２４が無い場合に比べ小さくなる。これは、フローティングのリサーフ層２４中の正電荷により、空乏層の広がりの不連続性が緩和されることによると考えられる。
なお、リサーフ層２４のアクセプタの面密度が、リサーフ層２４やゲート電極２６の無い領域におけるチャネル層１４とバリア層１６との界面に生成される２次元電子ガスの面密度よりも低いことが望ましい。リサーフ層２４のアクセプタの面密度が、上記２次元電子ガスの面密度よりも高くなると、２次元電子ガスの密度が低下し、オン抵抗が増大するおそれがある。
また、リサーフ層２４のアクセプタの面密度が、リサーフ層２４やゲート電極２６の無い領域におけるチャネル層１４とバリア層１６との界面に生成される２次元電子ガスの面密度の１０％よりも高いことが望ましい。リサーフ層２４のアクセプタの面密度が、上記面密度よりも低くなると、電界緩和効果が十分得られないおそれがある。
例えば、チャネル層１４がアンドープのＧａＮで、バリア層１６がアンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１）である場合、２次元電子ガスの面密度は、ｙ×４×１０１３［ｃｍ−２］で表される。したがって、この場合、リサーフ層２４のアクセプタの面密度が、ｙ×４×１０１３［ｃｍ−２］より低く、ｙ×０．４×１０１３［ｃｍ−２］よりも高いことが望ましい。
リサーフ層２４の膜厚をｄ［ｃｍ］、アクセプタ濃度をＮＡ［ｃｍ−３］とすると、リサーフ層２４のアクセプタの面密度は、ｄ×ＮＡ［ｃｍ−２］で表される。したがって、
ｙ×０．４×１０１３＜ｄ×ＮＡ＜ｙ×４×１０１３・・・（式１）
の関係を充足することが望ましい。
なお、ｐ型ＧａＮ系半導体中のｐ型不純物の活性化率は、１０％程度である。したがって、ｐ型不純物の原子濃度をＮＰ［ｃｍ−２］とすると、上記（式１）は、
ｙ×４×１０１３＜ｄ×ＮＰ＜ｙ×４０×１０１３・・・（式２）
と変形される。
リサーフ層２４のアクセプタ濃度は、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であることが望ましい。リサーフ層２４のｐ型不純物の原子濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であることが望ましい。また、リサーフ層２４の膜厚は、１０ｎｍ以上１００ｎｍ以下であることが望ましい。上記アクセプタ濃度またはｐ型不純物の原子濃度、および、上記膜厚の範囲でリサーフ層２４を形成することで、十分な電界緩和効果を実現するリサーフ層２４を容易に形成することが可能となる。
（式１）または（式２）を充足させる観点から、リサーフ層２４の膜厚は、キャップ層２２の膜厚よりも薄いことが望ましい。また、同様の観点から、リサーフ層２４のアクセプタ濃度およびｐ型不純物の原子濃度は、キャップ層２２のアクセプタ濃度およびｐ型不純物の原子濃度よりも、低いことが望ましい。
また、リサーフ層２４のｐ型不純物の原子濃度（ｐ型不純物濃度）と、キャップ層２２のｐ型不純物の原子濃度（ｐ型不純物濃度）が同一で、かつ、リサーフ層２４の膜厚が、キャップ層２２の膜厚よりも薄いことが望ましい。図２〜図６で示した製造方法により、リサーフ層２４とキャップ層２２層を同一のｐ型ＧａＮ系半導体層から容易に形成することが可能となる。なお、「ｐ型不純物濃度が同一」とは、製造ばらつき等により生じる誤差は許容する概念である。
以上、本実施形態の半導体装置によれば、リサーフ層２４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。
（第２の実施形態）
本実施形態の半導体装置は、第４のＧａＮ系半導体層の端部が傾斜していること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図９に示すように、半導体装置（ＨＥＭＴ）２００のリサーフ層２４の端部が傾斜している。言い換えれば、リサーフ層２４の側壁が傾斜面となっている。
本実施形態によれば、リサーフ端部の電界集中を抑制することにより、リサーフ層２４による電界緩和効果が、さらに大きくなり、さらに高い耐圧を実現する半導体装置を提供することが可能になる。また、リサーフ層２４の側壁の傾斜角が、リサーフ層２４の上部に向けて緩やかにすることが、電界緩和効果を大きくする観点から、さらに望ましい。
（第３の実施形態）
本実施形態の半導体装置は、ゲート電極と第４のＧａＮ系半導体層との間、または、第４のＧａＮ系半導体層とドレイン電極との間の、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側に設けられ、第３のＧａＮ系半導体層および第４のＧａＮ系半導体層と分離されるｐ型の第５のＧａＮ系半導体層を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１０は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１０に示すように、半導体装置（ＨＥＭＴ）３００は、複数のリサーフ層、すなわち、リサーフ層（第４のＧａＮ系半導体層）２４、リサーフ層（第５のＧａＮ系半導体層）３４、リサーフ層（第５のＧａＮ系半導体層）３６を備える。
リサーフ層（第５のＧａＮ系半導体層）３４は、ゲート電極２６とリサーフ層２４との間のバリア層１６上に設けられる。リサーフ層３４は、キャップ層２２およびリサーフ層２４と分離される。また、リサーフ層（第５のＧａＮ系半導体層）３６は、リサーフ層２４とドレイン電極２０の間のバリア層１６上に設けられる。リサーフ層３６は、キャップ層２２およびリサーフ層２４と分離される。
本実施形態によれば、複数のリサーフ層をゲート電極２６とドレイン電極２０との間のバリア層１６上に設けることで、さらに、横方向の電界が緩和され、高い耐圧を実現する半導体装置を提供することが可能になる。
（第４の実施形態）
本実施形態の半導体装置は、第２のＧａＮ系半導体層と第４のＧａＮ系半導体層との間にｉ型の第６のＧａＮ系半導体層を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１１に示すように、半導体装置（ＨＥＭＴ）４００は、バリア層１６とリサーフ層２４との間にｉ（ｉｎｔｒｉｎｓｉｃ）型のＧａＮ層（第６のＧａＮ系半導体層）４０を含む。
本実施形態の半導体装置によれば、第１の実施形態同様、リサーフ層２４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。
（第５の実施形態）
本実施形態の半導体装置は、第１のフィールドプレート電極との間に絶縁膜を介在させて設けられ、第４のＧａＮ系半導体層との間に絶縁膜を介在させて設けられる第２のフィールドプレート電極をさらに備え、第２のフィールドプレート電極のドレイン電極側の端部と、第２のＧａＮ系半導体層との間に、第４のＧａＮ系半導体層が位置すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１２に示すように、半導体装置（ＨＥＭＴ）５００は、ソースフィールドプレート電極（第１のフィールドプレート電極）２８との間に絶縁膜３２を挟み、かつ、リサーフ層２４との間に絶縁膜３０を挟んで、ゲートフィールドプレート電極（第２のフィールドプレート電極）４２が設けられる。図１中点線矢印で示すように、ゲートフィールドプレート電極４２のドレイン電極２０側の端部と、バリア層１６（第２のＧａＮ系半導体層）との間に、リサーフ層２４が位置する。
したがって、ゲートフィールドプレート電極４２のドレイン電極２０側の端部における横方向電界の集中は、リサーフ層２４によって緩和される。
以上、本実施形態の半導体装置によれば、第１の実施形態の効果に加え、ゲートフィールドプレート電極４２を設けることで、さらに、高い耐圧を実現する半導体装置を提供することが可能になる。
（第６の実施形態）
本実施形態の半導体装置は、第１のフィールドプレート電極を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図１３に示すように、半導体装置（ＨＥＭＴ）６００は、第１の実施形態のＨＥＭＴ１００と異なり、ソースフィールドプレート電極を備えない。
本実施形態の半導体装置によれば、リサーフ層２４により、ゲート電極２６のドレイン電極２０側の端部の電界集中が緩和される。よって、本実施形態によれば、フィールドプレート電極との間の寄生容量を低減するとともに、リサーフ層２４による横方向電界の緩和効果により、高い耐圧を実現する半導体装置を提供することが可能になる。
実施形態では、ＧａＮ系半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、ＧａＮ系半導体層の材料としてＡｌＮを適用することも可能である。
また、実施形態では、バリア層として、アンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ チャネル層（第１のＧａＮ系半導体層）
１６ バリア層（第２のＧａＮ系半導体層）
１８ ソース電極
２０ ドレイン電極
２２ キャップ層（第３のＧａＮ系半導体層）
２４ リサーフ層（第４のＧａＮ系半導体層）
２６ ゲート電極
２８ ソースフィールドプレート電極（第１のフィールドプレート電極）
３０ 絶縁膜
３２ 絶縁膜
３４ リサーフ層（第５のＧａＮ系半導体層）
３６ リサーフ層（第５のＧａＮ系半導体層）
４２ ゲートフィールドプレート電極（第２のフィールドプレート電極）
１００ ＨＥＭＴ（半導体装置）
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
４００ ＨＥＭＴ（半導体装置）
５００ ＨＥＭＴ（半導体装置）
６００ ＨＥＭＴ（半導体装置）

Claims (10)

  1. 第１のＧａＮ系半導体層と、
    前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層上に設けられるソース電極と、
    前記第２のＧａＮ系半導体層上に設けられるドレイン電極と、
    前記ソース電極と前記ドレイン電極の間の前記第２のＧａＮ系半導体層上に設けられるｐ型の第３のＧａＮ系半導体層と、
    前記第３のＧａＮ系半導体層上に設けられるゲート電極と、
    前記ゲート電極と前記ドレイン電極との間であって、前記第２のＧａＮ系半導体層上に設けられ、前記第３のＧａＮ系半導体層と離れて設けられるｐ型の第４のＧａＮ系半導体層と、
    を備えることを特徴とする半導体装置。
  2. 前記第４のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に設けられる絶縁膜と、
    前記第４のＧａＮ系半導体層との間に前記絶縁膜を介在させて設けられる第１のフィールドプレート電極をさらに備え、
    前記第１のフィールドプレート電極の前記ドレイン電極側の端部と、前記第２のＧａＮ系半導体層との間に、前記第４のＧａＮ系半導体層が位置することを特徴とする請求項１記載の半導体装置。
  3. 前記第４のＧａＮ系半導体層がフローティングであることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第４のＧａＮ系半導体層が前記第２のＧａＮ系半導体層に接して設けられることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第４のＧａＮ系半導体層のアクセプタの面密度が、前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層との界面に生成される２次元電子ガスの面密度よりも低いことを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第４のＧａＮ系半導体層の端部が傾斜していることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第３のＧａＮ系半導体層と前記第４のＧａＮ系半導体層とが同一のｐ型不純物濃度を有し、前記第４のＧａＮ系半導体層の膜厚が、前記第３のＧａＮ系半導体層の膜厚よりも薄いことを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記ゲート電極と前記第４のＧａＮ系半導体層との間、または、前記第４のＧａＮ系半導体層と前記ドレイン電極との間の、前記第２のＧａＮ系半導体層の前記第１のＧａＮ系半導体層と反対側に設けられ、前記第３のＧａＮ系半導体層および前記第４のＧａＮ系半導体層と分離されるｐ型の第５のＧａＮ系半導体層を、さらに備えることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第４のＧａＮ系半導体層の膜厚が、１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第１のフィールドプレート電極との間に絶縁膜を介在させて設けられ、前記第４のＧａＮ系半導体層との間に絶縁膜を介在させて設けられる第２のフィールドプレート電極をさらに備え、
    前記第２のフィールドプレート電極の前記ドレイン電極側の端部と、前記第２のＧａＮ系半導体層との間に、前記第４のＧａＮ系半導体層が位置することを特徴とする請求項２記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911490A (zh) * 2018-09-18 2020-03-24 株式会社东芝 半导体装置
JP7448314B2 (ja) 2019-04-19 2024-03-12 株式会社東芝 半導体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10263085B2 (en) * 2016-12-30 2019-04-16 Texas Instruments Incorporated Transistor with source field plates and non-overlapping gate runner layers
CN106783961A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种具有部分P型GaN帽层的AlGaN/GaN异质结场效应晶体管
CN106876457B (zh) * 2017-01-11 2020-08-21 西安电子科技大学 一种槽栅增强型MIS结构AlGaN/GaN异质结场效应晶体管
CN106876458B (zh) * 2017-01-11 2020-08-21 西安电子科技大学 一种槽栅增强型AlGaN/GaN异质结场效应晶体管
CN106783962A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种p‑GaN增强型AlGaN/GaN高电子迁移率晶体管
WO2019023028A1 (en) * 2017-07-24 2019-01-31 Macom Technology Solutions Holdings, Inc. DETERMINING THE TEMPERATURE OF FET OPERATION BY RESISTANCE THERMOMETRY
JP7082508B2 (ja) * 2018-03-22 2022-06-08 ローム株式会社 窒化物半導体装置
US11316038B2 (en) * 2018-11-20 2022-04-26 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
CN111834436A (zh) * 2019-04-17 2020-10-27 世界先进积体电路股份有限公司 半导体结构及其形成方法
CN111987141A (zh) * 2019-05-22 2020-11-24 世界先进积体电路股份有限公司 半导体装置及其制造方法
US11398546B2 (en) * 2019-08-06 2022-07-26 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN110660851A (zh) * 2019-10-08 2020-01-07 电子科技大学 一种高压n沟道HEMT器件
CN110649097B (zh) * 2019-10-08 2021-04-02 电子科技大学 一种高压p沟道HFET器件
CN110649096B (zh) * 2019-10-08 2021-06-04 电子科技大学 一种高压n沟道HEMT器件
CN110660843A (zh) * 2019-10-08 2020-01-07 电子科技大学 一种高压p沟道HEMT器件
US10930745B1 (en) * 2019-11-27 2021-02-23 Vanguard International Semiconductor Corporation Semiconductor structure
US11695052B2 (en) * 2020-02-25 2023-07-04 Finwave Semiconductor, Inc. III-Nitride transistor with a cap layer for RF operation
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
CN112331719B (zh) * 2020-04-30 2022-09-13 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法
CN112768519A (zh) * 2020-04-30 2021-05-07 英诺赛科(苏州)半导体有限公司 半导体器件
CN113875019A (zh) * 2020-04-30 2021-12-31 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法
FR3110770B1 (fr) * 2020-05-19 2022-04-29 Commissariat Energie Atomique Composant électronique à hétérojonction comprenant une plaque de champ et une région flottante dopée p
WO2022000403A1 (en) * 2020-07-02 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
FR3115156B1 (fr) * 2020-10-09 2022-08-26 Commissariat Energie Atomique Transistor à nitrure de gallium
CN112599589B (zh) * 2020-12-17 2023-01-17 中国科学院微电子研究所 一种半导体器件及制备方法
TWI798728B (zh) * 2021-06-23 2023-04-11 新唐科技股份有限公司 半導體結構及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079346A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 半導体装置
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
WO2012063329A1 (ja) * 2010-11-10 2012-05-18 三菱電機株式会社 半導体装置、および半導体装置の製造方法
US20130140578A1 (en) * 2011-12-01 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit structure having islands between source and drain
JP2013191637A (ja) * 2012-03-12 2013-09-26 Advanced Power Device Research Association 窒化物系化合物半導体素子

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3812421B2 (ja) 2001-06-14 2006-08-23 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP4568118B2 (ja) 2003-01-29 2010-10-27 株式会社東芝 パワー半導体素子
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP4944402B2 (ja) 2005-07-13 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5168773B2 (ja) 2005-11-14 2013-03-27 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP5144326B2 (ja) 2008-03-21 2013-02-13 古河電気工業株式会社 電界効果トランジスタ
JP2009246205A (ja) 2008-03-31 2009-10-22 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
KR20120120825A (ko) 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
JP5903642B2 (ja) * 2011-08-08 2016-04-13 パナソニックＩｐマネジメント株式会社 半導体装置
JP5979836B2 (ja) 2011-09-09 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9263533B2 (en) * 2011-09-19 2016-02-16 Sensor Electronic Technology, Inc. High-voltage normally-off field effect transistor including a channel with a plurality of adjacent sections
JP6014984B2 (ja) 2011-09-29 2016-10-26 富士通株式会社 半導体装置及びその製造方法
JP2013093482A (ja) 2011-10-27 2013-05-16 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP2013149851A (ja) 2012-01-20 2013-08-01 Sharp Corp 窒化物半導体装置
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
CN104813454A (zh) * 2012-09-30 2015-07-29 传感器电子技术股份有限公司 具有防击穿层的半导体器件
KR101927410B1 (ko) * 2012-11-30 2018-12-10 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
US9129889B2 (en) * 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
JP6301640B2 (ja) * 2013-11-28 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9673286B2 (en) * 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
JP6332021B2 (ja) * 2014-12-26 2018-05-30 株式会社デンソー 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079346A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 半導体装置
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
WO2012063329A1 (ja) * 2010-11-10 2012-05-18 三菱電機株式会社 半導体装置、および半導体装置の製造方法
US20130140578A1 (en) * 2011-12-01 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit structure having islands between source and drain
JP2013191637A (ja) * 2012-03-12 2013-09-26 Advanced Power Device Research Association 窒化物系化合物半導体素子

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911490A (zh) * 2018-09-18 2020-03-24 株式会社东芝 半导体装置
JP2020047695A (ja) * 2018-09-18 2020-03-26 株式会社東芝 半導体装置
JP7021034B2 (ja) 2018-09-18 2022-02-16 株式会社東芝 半導体装置
CN110911490B (zh) * 2018-09-18 2023-12-05 株式会社东芝 半导体装置
JP7448314B2 (ja) 2019-04-19 2024-03-12 株式会社東芝 半導体装置

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