JP2015082636A

JP2015082636A - 積層型電子部品

Info

Publication number: JP2015082636A
Application number: JP2013221234A
Authority: JP
Inventors: 木村　哲也; Tetsuya Kimura; 哲也木村
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2013-10-24
Filing date: 2013-10-24
Publication date: 2015-04-27
Anticipated expiration: 2033-10-24
Also published as: JP6301629B2

Abstract

【課題】誘電特性に優れるとともに、セラミック層および内部電極層を多層化してもデラミネーションが発生する可能性を低減することのできる積層型電子部品を提供する。
【解決手段】セラミック層５と内部電極層７とが交互に積層された電子部品本体１を備えている積層型電子部品であって、内部電極層７は、この内部電極層７を貫通し、セラミック層５と一体化されたセラミック結合材９と、セラミック結合材９の周囲に点在した複数の穴１１とを有するとともに、セラミック結合材９の平均径Ｄ_１および穴１１の平均径Ｄ_２が内部電極層７の厚みｔよりも小さい。
【選択図】図１

Description

本発明は、積層型電子部品に関する。

従来より、複数のセラミック層と複数の内部電極層とを交互に積み重ねた後、一体的に焼成して作製された積層型の電子部品が知られている（例えば、特許文献１を参照）。このような積層型電子部品において、例えば、コンデンサは、近年の携帯電話に代表される小型の電子機器への対応から、さらなる小型化および高容量化が要求されてきている。また、圧電素子においても低い電圧で大きな変位量が得られるように圧電体層の薄層化が求められている。

ところが、セラミック層および内部電極層の積層数が、例えば数百層にも及ぶ積層型電子部品においては、セラミック層および内部電極層の双方が薄層化されているために、セラミック層の厚みに対する内部電極層の厚みの比率が大きくなっていることから、内部電極層の厚みに起因する段差が大きくなり、このような内部電極層の段差によりセラミック層と内部電極層との界面にデラミネーションが発生しやすいという問題がある。その原因は、内部電極層とセラミック層とが例えば金属とセラミックスというように材質が全く異なるため接着し難いことや、内部電極層とセラミック層との熱膨張係数が大きく異なるため、温度変化において内部電極層とセラミック層との収縮量の差により歪みが大きくなるからである。

特開２０１１−１２９８４１号公報

従って、本発明の目的は、誘電特性に優れるとともに、セラミック層および内部電極層を多層化してもデラミネーションが発生する可能性を低減することのできる積層型電子部品を提供することにある。

本発明の積層型電子部品は、セラミック層と内部電極層とが交互に積層された電子部品本体を備えている積層型電子部品であって、前記内部電極層は、該内部電極層を貫通し、前記セラミック層と一体化されたセラミック結合材と、該セラミック結合材の周囲に点在した複数の穴とを有するとともに、前記セラミック結合材の平均径および前記穴の平均径が前記内部電極層の厚みよりも小さいことを特徴とする。

本発明によれば、誘電特性に優れるとともに、セラミック層および内部電極層を多数積層しても、デラミネーションが発生する可能性を低減することのできる積層型電子部品を得ることができる。

（ａ）は、本発明の積層型電子部品の一実施形態を示す外観斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ｂ）におけるＣ部の拡大図、（ｄ）は、（ａ）のＢ−Ｂ線断面図である。内部電極層に電界が印加されたときに、内部電極層に形成されているセラミック結合材および穴内に分布する磁界を示す模式図であり、（ａ）はセラミック結合材の平均径および穴の平均径が内部電極層の厚みよりも小さい場合、（ｂ）はセラミック結合材の平均径および穴の平均径が内部電極層の厚みよりも大きい場合である。

図１（ａ）は、本発明の積層型電子部品の一実施形態を示す外観斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ｂ）におけるＣ部の拡大図、（ｄ）は、（ａ）のＢ−Ｂ線断面図である。図１（ｃ）において、ｔは内部電極層の厚み、Ｄ_１はセラミック結合材の直径、Ｄ_２は穴（貫通穴）の直径を表している。また、図１（ｄ）は、積層型電子部品を積層方向に透視したときの内部電極層７を示したものであるが、内部電極層７の面内に形成した黒い部分は内部電極層７を貫通しているセラミック結合材９であり、白い部分は穴（貫通穴）１３を表している。図２は、内部電極層に電界が印加されたときに、内部電極層に形成されているセラミック結合材および穴内に分布する磁界を示す模式図であり、（ａ）はセラミック結合材の平均径および穴の平均径が内部電極層の厚みよりも小さい場合、（ｂ）はセラミック結合材の平均径および穴の平均径が内部電極層の厚みよりも大きい場合である。

本発明の積層型電子部品の一例として、以下のように積層型のコンデンサを例にして説明する。

本実施形態の積層型電子部品は、図１（ａ）に示すように、電子部品本体１の対向する両端部に外部電極３を有している。電子部品本体１は、図１（ｂ）（ｃ）および（ｄ）に示すように、セラミック層５と内部電極層７とが交互に複数層に亘って積層された構成となっている。内部電極層７は外部電極３側に延出されて外部電極３に接続されている。

本実施形態の積層型電子部品では、図１（ｃ）に示すように、内部電極層７を挟んで上下両側に配置されるセラミック層５同士が内部電極層７を部分的に貫通するセラミック結合材９と一体化されている。

これにより、内部電極層７を介して配置されたセラミック層５同士の接合性を高めることが可能となり、デラミネーションの発生を抑えることができる。

また、内部電極層７は、上記のセラミック結合材９とともに、このセラミック結合材９の周囲に点在した複数の穴１１を有している。

本実施形態の積層型電子部品を構成する内部電極層７は、セラミック結合材９の周囲に複数の穴１１を有しているため、内部電極層７自体のヤング率が低いものとなり、これにより、内部電極層７やセラミック層５が熱的に膨張し、歪みが生じたとしても、内部電極層７はセラミック層５の変形に追従しやすいものとなり、これによりセラミック層５と内部電極層７との間のデラミネーションを抑制するはたらきをさらに高めることができる。

また、本実施形態の積層型電子部品は、セラミック結合材９の平均径Ｄ_１および穴１１の平均径Ｄ_２が内部電極層７の厚みｔよりも小さいものとなっている。

セラミック層５と内部電極層７とが交互に積層された積層型電子部品では、通常、各セラミック層５の誘電特性を引き出すために、セラミック層５を挟持している内部電極層７の有効面積は可能な限り大きくなるように形成される。

これに対し、本実施形態の積層型電子部品は、内部電極層７内にセラミック結合材９と
ともに複数の穴１１を有するものであるため、有効面積という点からすると、この内部電極層７は設計上では静電容量が低いものとなることが懸念される。

ところが、本実施形態の積層型電子部品では、静電容量低下の原因となっているセラミック結合材９および穴１１のサイズを内部電極層７の厚みよりも小さくしているために、内部電極層７の見かけ上の有効面積の低下が抑えられるものとなっている。

つまり、本実施形態の積層型電子部品の場合には、図２（ａ）示すように、セラミック結合材９の平均Ｄ_１および穴１１の平均径Ｄ_２が内部電極層７の厚みｔよりも小さくなっていることから、セラミック結合材９および穴１１からなる無導体部（内部電極層７の金属膜の無い部分であるため、便宜上、このような表現にしている。）は、ともに厚み方向に細長い形状である。

内部電極層７の面内に設けられている無導体部が厚み方向に細長い形状であると、この無道体部の周囲の内部電極層７に発生している電磁界Ｍが無道体部内に分布したときにも、高い密度の磁界分布を形成することができる。このため無道体部も電磁気的には導体に近い挙動を取るものとなる。

その結果、内部電極層７の面内に、セラミック結合材９および穴１１などの無道体部が形成されていても高い磁界分布を有するものであるため、有効面積の低下を抑えて誘電特性を高く維持することが可能になる。

これに対し、図２（ｂ）のように、セラミック結合材９の平均Ｄ_１および穴１１の平均径Ｄ_２が内部電極層７の厚みｔよりも大きい場合には、内部電極層７の面内のセラミック結合材９および穴１１などの無道体部における電磁界Ｍが疎な分布となるため、無道体部は電磁気的に導体としての挙動を取りずらくなる。

上記のような構成の内部電極層７を有する積層型電子部品としては、内部電極層７の端部から電子部品本体１の側面までの間隔ｗが５０μｍ以下といった小型の積層型電子部品に対して好適なものとなる（図１（ｂ））。

また、本実施形態の積層型電子部品では、内部電極層７を平面視したときの単位面積において、穴１１の総面積Ａ_ｈがセラミック結合材９の総面積Ａ_ｃよりも広いことが望ましい。内部電極層７を平面視したときの単位面積において、穴１１の総面積Ａ_ｈをセラミック結合材９の総面積Ａ_ｃよりも広くすると、内部電極層７のヤング率をさらに低減することができることから、電子部品本体１の内部において、内部電極層７がセラミック結合材９を介してセラミック層５と強固に接合されていても、内部電極層７のセラミック結合材９以外の領域の剛性を低くすることが可能となる。これにより、例えば、積層型電子部品が急激な熱衝撃を受けても内部電極層７の方で応力を緩和することができる。その結果、セラミック層５と内部電極層７との間で発生するデラミネーションに対して抑制する効果をさらに高めることができる。

また、本実施形態の積層型電子部品では、内部電極層７を平面視したときの領域の単位面積をＡｏ、セラミック結合材９の総面積をＡｃ、および穴１１の総面積をＡｈとしたときに、（Ａｃ＋Ａｈ）／Ａｏ＝０．１５〜０．２５の関係であることが望ましい。この場合の内部電極層７はセラミック結合材９および穴１１を含むものである。セラミック結合材９および穴１１を含む内部電極層７を平面視したときの領域の単位面積をＡｏ、セラミック結合材９の総面積をＡｃ、および穴１１の総面積をＡｈとしたときに、（Ａｃ＋Ａｈ）／Ａｏ＝０．１５〜０．２５の関係であると、内部電極層７が複数の穴１１を有することによるデラミネーションの抑制の効果に加えて、セラミック層５の表面における内部電
極層７の被覆率を高めに維持できることにより、セラミック層５に基づく静電容量などの誘電特性も高く発現させることができる。

また、本実施形態の積層型電子部品では、セラミック結合材９が希土類元素を含んでいることが望ましい。積層型電子部品を構成する電子部品本体１の中で、セラミック層５と一体化されたセラミック結合材９に希土類元素が含まれていると、希土類元素が高融点を有する材料であることから、セラミック結合材９の耐熱性が高まり、熱膨張を小さくすることができる。その結果、セラミック結合材９の内部電極層７の厚み方向への伸びが小さくなり、これによって、セラミック層５と内部電極層７との間のデラミネーションをさらに抑制することができる。

希土類元素としては、Ｇｄ、Ｔｂ、Ｙ、Ｄｙ、ＨｏおよびＥｂから選ばれる少なくとも一種であることが望ましい。これらの希土類元素はイオン半径の関係から誘電体材料に固溶しやすいからである。

また、本実施形態の積層型電子部品を構成するセラミック結合材９は希土類元素の酸化物の結晶相を有していることが望ましい。セラミック結合材９が希土類元素の酸化物の結晶相を含むものであると、セラミック結合材９の融点がさらに高まり、セラミック結合材９の熱的な変位をさらに抑えることが可能になる。

また、セラミック結合材９が希土類元素の酸化物の結晶相を含んでいると、セラミック層５とセラミック結合材９との界面付近に常誘電性を示す希土類元素の酸化物の結晶相が存在することとなり、これにより積層型電子部品の誘電特性の低下を小さくすることができる。例えば、コンデンサを例にすると、直流電圧が印加されたときにも静電容量の低下を小さくすることができる。これは常誘電性を示す希土類元素の酸化物の結晶相が直流電界に対してピン止め効果を発揮するためではないかと考えられる。

本実施形態の積層型電子部品を構成する内部電極層７の金属としては、ニッケル（１２．８×１０^−６／℃）、銅（１６．８×１０^−６／℃）、パラジウム（１１．８×１０^−６／℃）および銀（１８．９×１０^−６／℃）から選ばれる１種もしくはこれらの合金を適用することが好ましい。

セラミック層５の材料としては、コンデンサ、アクチュエータ、インダクタ、フィルタなどに適用されるセラミック材料が好ましく、例えば、チタン酸バリウム、チタンジルコン酸鉛、フェライト、マグネシア，カルシア，五酸化ニオブおよび二酸化チタン等から選ばれる少なくとも２種の金属酸化物により構成される複合酸化物などが好ましい。これらの材料の熱膨張係数としては９×１０^−６〜１１×１０^−６／℃であることが好ましい。

また、上述した積層型電子部品の場合、セラミック層５の平均厚みは０．６〜３０μｍ、内部電極層７の平均厚みは０．３〜２０μｍであり、また、内部電極層７の積層数は５０層以上であることが望ましい。

セラミック結合材９としては、セラミック層５に結合しやすいという理由から、セラミック層５の主成分と同じものを主成分として含んでいることが好ましいが、これに加えて、上述したように、希土類元素を含有していることがより好ましい。

次に、本実施形態の積層型電子部品を製造する方法についてコンデンサを例にして説明する。まず、セラミック層５の材料として、誘電体粉末を準備し、これに有機ビヒクルを加えてセラミックスラリを調製し、次いで、ドクターブレード法またはダイコータ法などのシート成形法を用いてセラミックグリーンシートを作製する。

次に、ニッケル粉末を主成分金属とする電極ペーストを調製する。このとき、内部電極層７の断面の形状を図１（ｃ）（ｄ）に示すような構造にするためには、セラミック結合材９となる電極ペーストの条件を調整する。例えば、ニッケル粉末に共材としてセラミック層５と同じ主成分を含ませるとともに、セラミック層５の主成分よりも高融点を示す元素を含ませる。これにより電極ペーストに含まれるニッケル粉末の焼成収縮や粒成長を抑制することによって、セラミック結合材９および穴１１のサイズを小さいものとすることができる。このとき、高融点の材料としては、希土類元素の酸化物粉末を用いるのがよい。

次に、電極ペーストを用いてセラミックグリーンシートの主面上に矩形状の内部電極パターンの形成されたパターンシートを形成する。

次に、パターンシートを複数層重ねてコア積層体を形成する。次に、このコア積層体の上下面に電極パターンを形成していないセラミックグリーンシートを所定の枚数だけ重ね、加圧加熱処理を行って電子部品本体１となる積層体を複数個有する母体積層体を形成する。

次に、この母体積層体を切断することにより積層体にする。次に、作製した積層体を所定の条件にて焼成することにより電子部品本体１を作製する。次に焼成により得られた電子部品本体１の内部電極層７が露出した端面を含む端部に外部電極３を形成して積層型電子部品を完成させる。

こうして得られた積層型電子部品は、内部電極層７となる電極ペーストに共材として添加する主成分粉末（チタン酸バリウム）の他に、希土類元素などの高融点の成分を添加したものを用いているために、内部電極層７の焼成時において、内部電極パターンの焼成収縮量を小さくすることができる。これにより内部電極パターンの収縮挙動をセラミックグリーンシートの収縮挙動に近づけることができる。また、共材の粒成長も抑えることが可能となる。その結果、内部電極層７内に形成されるセラミック結合材９および穴１１を、内部電極層７の厚みｔよりも小さいものとすることができる。

こうして得られた積層型電子部品は、内部電極層７を貫通し、セラミック層５と一体化されたセラミック結合材９と、このセラミック結合材９の周囲に点在した複数の穴１１とを有するとともに、セラミック結合材９の最大径Ｄ_１および穴１１の最大径Ｄ_２が内部電極層７の厚みｔよりも小さいものとなり、これにより誘電特性に優れるとともに、セラミック層５および内部電極層７を多数積層しても、デラミネーションの発生する可能性を低減することのできる積層型電子部品を得ることができる。

以上はコンデンサを例に説明したが、本発明はコンデンサに限らず、アクチュエータ、インダクタおよびフィルタなど、セラミック層５と内部電極層７とが多層に積層された他の積層型電子部品にも幅広く適用することができる。この場合、アクチュエータ、インダクタおよびフィルタなどを製造する場合には、それぞれに適用されるセラミック層５用の材料および内部電極層７の材料ならびに製造方法を適用することは言うまでもない。

以下、具体的に積層型のコンデンサを作製して本発明の効果を確認した。まず、セラミック層用の材料として以下の誘電体粉末を調製した。誘電体粉末の原料粉末として、チタン酸バリウム粉末、ＭｇＯ粉末、Ｙ_２Ｏ_３粉末およびＭｎＣＯ_３粉末を準備した。これらの各種粉末を、チタン酸バリウム粉末量を１００モルとしたときに、ＭｇＯ粉末を０．５モル、Ｙ_２Ｏ_３粉末を１モル、ＭｎＣＯ_３粉末を０．５モル添加し、さらに、チタン酸バ
リウム粉末１００質量部に対して、ガラス粉末（ＳｉＯ_２＝５５，ＢａＯ＝２０，ＣａＯ＝１５，Ｌｉ_２Ｏ＝１０（モル％））を１質量部添加して誘電体粉末を調製した。次いで、この誘電体粉末を直径５ｍｍのジルコニアボールを用いて、溶媒としてトルエンとアルコールとからなる混合溶媒を添加し湿式混合した。

次に、湿式混合した粉末を、ポリビニルブチラール樹脂を溶解させたトルエンおよびアルコールの混合溶媒中に投入し、直径５ｍｍのジルコニアボールを用いて湿式混合してセラミックスラリを調製し、ドクターブレード法により厚みが約４μｍのセラミックグリーンシートを作製した。

次に、このセラミックグリーンシートの上面に矩形状の電極パターンを形成してパターンシートを形成した。電極パターンを形成するための電極ペーストとしては、Ｎｉ粉末４５質量％に対して、共材として、平均粒径が０．０５μｍのチタン酸バリウム粉末を２０〜３０質量％と、各種の高融点材料を表１に示す割合だけ添加し、これにエチルセルロース５質量％およびオクチルアルコール９５質量％からなる有機ビヒクル３０質量％を加え、３本ロールで混練して調製したものを用いた。高融点材料の平均粒径は０．１〜０．２μｍのものを用いた。

次に、電極パターンを有するパターンシートを複数層重ね、次いで、この積層体の上下面にそれぞれ電極パターンを形成していないセラミックグリーンシートを重ね、加圧加熱処理を行って電子部品本体となる積層体を複数個有する母体積層体を形成した。この後、この母体積層体を、所定の寸法に切断して積層体を形成した。積層体における内部電極層の積層数は１４７層とした。

次に、作製した積層体を大気中にて脱脂した後、水素−窒素の混合ガス雰囲気にて酸素分圧が１０^−８Ｐａの条件にて焼成し、電子部品本体を作製した。最高温度は表１に示すように、１１５０〜１２１０℃とした。最高温度での保持時間を２時間とした。作製した電子部品本体のサイズは１００５型に相当するものであり、そのサイズはおおよそ、０．９５ｍｍ×０．５０ｍｍ×０．５０ｍｍであった。また、セラミック層の平均厚みは２．０μｍ、積層部の中央に位置する内部電極層の１層の平均厚みｔは０．８μｍであった。

なお、作製した電子部品本体から得られる静電容量の設計値（セラミック絶縁体層を挟んで内部電極層が上下で重なっている有効面積の領域に空隙が無い状態で発現する静電容量）は１．１μＦと見積もった。

次に、作製した電子部品本体に窒素雰囲気中（酸素分圧：１０^−６Ｐａ）、９００〜１０００℃で５時間の熱処理を行った。

次に、作製した電子部品本体にバレル研磨処理を行い、電子部品本体の端面に内部電極層を十分に露出させた。

次に、バレル研磨した電子部品本体の端部に銅ペーストを塗布し、約８００℃、酸素分圧を１Ｐａ、最高温度の保持時間を０．２時間とする条件で加熱して外部電極を形成した。

次に、この外部電極の表面に、順に、電解めっき法によりＮｉメッキ膜およびＳｎメッキ膜を形成して積層型のコンデンサを作製した。

次に、作製した積層型のコンデンサについて以下の評価を行った。

内部電極層の厚み、内部電極層におけるセラミック結合材の平均径および穴の平均径、ならびにセラミック結合材および穴の面積割合は、研磨した積層型電子部品の研磨面（断面および平面）を走査型電子顕微鏡によって観察し、撮影した画像写真を用いて評価した。内部電極層の平均厚みは、積層型電子部品の積層方向の中段部分の１層を１０等分した各部分の中央部の厚みを測定した平均値から求めた。セラミック結合材の平均径および穴の平均径およびこれらの面積割合についても、積層型電子部品の積層方向の中段部分の１層から求めた。このとき内部電極層の主面における単位面積は、内部電極層７の主面の中央部分の約２０μｍ×約２０μｍの範囲とした。

作製した試料は、いずれも内部電極層を挟んで上下両側に配置されるセラミック層同士が内部電極層を部分的に貫通するセラミック結合材と一体化されていた。

また、希土類元素およびハフニウム（Ｈｆ）を添加した電極ペーストを用いて作製したコンデンサは、走査型電子顕微鏡に付設の元素分析器での分析から、セラミック結合材中に希土類元素およびハフニウムが存在していることが確認された。また、内部電極層とセラミック層との界面のＸ線回折を行ったところ希土類元素についてはセラミック結合材付近に高濃度に分布し、また、酸化物となって存在していることが確認された。

静電容量は温度２５℃、周波数１．０ｋＨｚ、測定電圧を１Ｖｒｍｓとして測定し、その平均値を求めた。試料数は各３０個とした。

ＤＣバイアス特性は、室温下（２５℃）、０Ｖの場合（Ｃ_０）に対して１０Ｖの直流電圧をかけた場合（Ｃ_１）の容量変化として評価した。試料数は５個とし、平均値を求めた。

デラミネーションの評価は、ΔＴ＝３００℃（例えば、温度差が室温（２５℃）に対して、はんだ槽の温度が３２５℃）およびΔＴ＝３５０℃の条件ではんだ槽に１秒間浸漬した後の外観を観察して評価した。試料数は各１００個とした。

表１の結果から明らかなように、内部電極層を貫通し、セラミック層と一体化されたセラミック結合材と、セラミック結合材の周囲に点在した複数の穴とを有し、セラミック結合材の最大径および穴の最大径が内部電極層の厚みよりも小さかった試料（試料Ｎｏ．２〜１０では、静電容量が、０．９８μＦ以上であり、ΔＴ＝３００℃におけるデラミネー
ションの発生個数が２個／１００個以下、ΔＴ＝３５０℃におけるデラミネーションの発生個数が５個／１００個以下であった。

内部電極層を平面視したときの単位面積において、穴の面積割合をセラミック結合材の面積割合よりも広くなるようにした試料Ｎｏ．４〜１０では、静電容量が、１．００μＦ以上であった。

この中で、セラミック結合材および穴を含む内部電極層を平面視したときの領域の単位面積をＡｏ、セラミック結合材の総面積をＡｃ、および穴の総面積をＡｈとしたときに、（Ａｃ＋Ａｈ）／Ａｏ＝０．１６〜０．２４の関係を有する試料Ｎｏ．４〜９では、静電容量が、１．０３μＦ以上であり、ΔＴ＝３００℃におけるデラミネーションの発生が無く、ΔＴ＝３５０℃においてもデラミネーションの発生は２個／１００個以下であった。

また、セラミック結合材となる電極ペースト中に希土類元素の酸化物を加えて、セラミック層とセラミック結合材との界面付近に希土類元素の酸化物の結晶相が確認された試料Ｎｏ．４〜９は、静電容量のＤＣバイアス特性が５９％以上であった。

これに対し、内部電極層にセラミック結合材および穴が確認されても、セラミック結合材および穴のうちいずれか一方の最大径が内部電極層の厚みよりも大きいものが存在していた試料Ｎｏ．１およびＮｏ．１１では、ΔＴ＝３００℃において、デラミネーションの発生個数が４個／１００個以上、静電容量が０．９７μＦ以下であった。

１・・・電子部品本体
３・・・外部電極
５・・・セラミック層
７・・・内部電極層
９・・・セラミック結合材
１１・・穴

Claims

セラミック層と内部電極層とが交互に積層された電子部品本体を備えている積層型電子部品であって、
前記内部電極層は、該内部電極層を貫通し、前記セラミック層と一体化されたセラミック結合材と、該セラミック結合材の周囲に点在した複数の穴とを有するとともに、前記セラミック結合材の平均径および前記穴の平均径が前記内部電極層の厚みよりも小さいことを特徴とする積層型電子部品。
前記内部電極層を平面視したときの単位面積において、前記穴の総面積が前記セラミック結合材の総面積よりも広いことを特徴とする請求項１に記載の積層型電子部品。
前記内部電極層を平面視したときの領域の単位面積をＡｏ、前記セラミック結合材の総面積をＡｃ、および前記穴の総面積をＡｈとしたときに、（Ａｃ＋Ａｈ）／Ａｏ＝０．１５〜０．２５の関係であることを特徴とする請求項１または２に記載の積層型電子部品。
前記セラミック結合材が希土類元素を含んでいることを特徴とする請求項１乃至３のうちいずれかに記載の積層型電子部品。
前記希土類元素がＧｄ、Ｔｂ、Ｙ、Ｄｙ、ＨｏおよびＥｂから選ばれる少なくとも一種であることを特徴とする請求項４に記載の積層型電子部品。
前記希土類元素が酸化物の結晶相として存在していることを特徴とする請求項４または５に記載の積層型電子部品。