JP2015018843A - 電力用半導体装置の製造方法および電力用半導体装置 - Google Patents
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Abstract
【課題】高温に対応し、かつ信頼性の高い電力用半導体装置を得ることを目的とする。
【解決手段】電極４ｆの表面のうち、電力用半導体素子１の設置領域の外周に所定の領域を残して前記設置領域を囲む第一領域から、設置領域に内包される第二領域を除いた領域に、加熱によって酸化膜５を形成する工程と、設置領域を網羅するように、第一領域内に接合材を塗布する工程と、回路基板４と電力用半導体素子１との間に圧力をかけながら加熱して、焼結性金属粒子の焼結体を形成し、電力用半導体素子１と電極４ｆとを接合する工程と、酸化膜５を溶解する洗浄剤を用い、電力用半導体素子１からはみ出た焼結体を酸化膜５とともに除去する工程と、を順次実行する。
【選択図】図２
【解決手段】電極４ｆの表面のうち、電力用半導体素子１の設置領域の外周に所定の領域を残して前記設置領域を囲む第一領域から、設置領域に内包される第二領域を除いた領域に、加熱によって酸化膜５を形成する工程と、設置領域を網羅するように、第一領域内に接合材を塗布する工程と、回路基板４と電力用半導体素子１との間に圧力をかけながら加熱して、焼結性金属粒子の焼結体を形成し、電力用半導体素子１と電極４ｆとを接合する工程と、酸化膜５を溶解する洗浄剤を用い、電力用半導体素子１からはみ出た焼結体を酸化膜５とともに除去する工程と、を順次実行する。
【選択図】図２
Description
本発明は、焼結性金属接合材を用いて電力用半導体素子を実装した電力用半導体装置の製造方法に関するものである。
半導体装置の中でも電力用半導体装置は、産業用機器から家電・情報端末まで幅広い機器の主電力（パワー）の制御に用いられ、とくに高い信頼性と小型化が求められている。近年、とくに大電流を流すことができ、高温動作も可能なワイドバンドギャップ半導体材料である炭化珪素（ＳｉＣ）がシリコン（Ｓｉ）に代わる半導体材料として開発が進められている。
一方、これまで用いられてきたはんだでは、高温動作への対応は困難であり、焼結接合材と呼ばれるナノあるいは、マイクロレベルの金属微粒子を含むペーストによる接合が高温対応の接合技術として提案されている（例えば、特許文献１〜４参照。）。
このような焼結接合材による接合は、接合時の温度よりも接合後の融点の方が高くなるため、高温運転が想定される電力用半導体装置の信頼性を向上させることが期待できる。しかしながら、焼結接合材は、所定の接合力を得るためには、原理的に接合時に加圧力を必要とする。そのため、焼結接合材を塗布した際の余り部あるいはニジミ部は接合時に圧力の掛からない無加圧状態となり、以降の工程で脱離の可能性がある。この脱離物が製品内に残留すると、様々な不具合を引き起こす可能性があり、信頼性を阻害する要因となっていた。
本発明は、上記のような課題を解決するためになされたもので、高温に対応し、かつ信頼性の高い電力用半導体装置を得ることを目的とする。
本発明の電力用半導体装置の製造方法は、焼結性金属粒子を含有する接合材を用いて、電力用半導体素子と回路基板との接合を行う電力用半導体装置の製造方法であって、前記回路基板の電極の表面のうち、前記電力用半導体素子の設置領域の外周に所定の領域を残して前記設置領域を囲む第一領域から、前記設置領域に内包される第二領域を除いた領域に、加熱によって酸化膜を形成する工程と、前記設置領域を網羅するように、前記第一領域内に前記接合材を塗布する工程と、前記設置領域に前記電力用半導体素子を設置する工程と、前記回路基板と前記電力用半導体素子との間に圧力をかけながら加熱して、前記焼結性金属粒子の焼結体を形成し、前記電力用半導体素子と前記電極とを接合する工程と、前記酸化膜を溶解する洗浄剤を用い、前記焼結体のうち、前記電力用半導体素子からはみ出た部分を前記酸化膜とともに除去する工程と、を順次実行することを特徴とする。
本発明の電力用半導体装置の製造方法によれば、接合時に加圧されなかった焼結体の残留を抑制できるので、高温に対応し、かつ信頼性が高い電力用半導体装置を得ることができる。
実施の形態１．
図１および図２は、本発明の実施の形態１にかかる電力用半導体装置の製造方法について説明するためのものであって、図１は本製造方法で製造した電力用半導体装置の構成を示すもので、図１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＢ−Ｂ線による断面図である。図２（ａ）〜（ｆ）は、本製造方法を説明するためのもので、図１（ａ）のＢ−Ｂ線による断面図のうち、絶縁基材より上側の部分に相当する部分の製造工程ごとの状態を示す図である。
図１および図２は、本発明の実施の形態１にかかる電力用半導体装置の製造方法について説明するためのものであって、図１は本製造方法で製造した電力用半導体装置の構成を示すもので、図１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＢ−Ｂ線による断面図である。図２（ａ）〜（ｆ）は、本製造方法を説明するためのもので、図１（ａ）のＢ−Ｂ線による断面図のうち、絶縁基材より上側の部分に相当する部分の製造工程ごとの状態を示す図である。
本実施の形態１にかかる電力用半導体装置の製造方法の説明の前に、本製造方法により得られた電力用半導体装置の基本構成について、図１を用いて説明する。電力用半導体装置１０は窒化ケイ素（Ｓｉ３Ｎ４）等のセラミックス板を絶縁基材４ｉとし、両面に銅（Ｃｕ）の電極４ｆ、４ｒをろう付け処理した３０ｍｍ×４０ｍｍ×１ｍｍｔの回路基板４と、回路基板４の回路面側の電極４ｆの所定領域に焼結接合材による接合層２を介して裏面が接合された９ｍｍ×９ｍｍ大の電力用半導体素子１とを備えている。そして、電極４ｆの電力用半導体素子１が接合された領域は、他の領域よりも厚みが厚く、接合層２との境界部分に２μｍ以上の部分金（Ａｕ）メッキ層（被覆膜３）が形成されている。
電力用半導体素子１は、例えば、スイッチング素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いた場合、裏面にはコレクタ電極が形成され、主面（表面）には主電力電極であるエミッタ電極と、制御電極であるゲート電極が形成されている。さらに、電力用半導体素子１としては、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field-Effect Transistor)の他、整流素子であるＳＢＤ（Schottky Barrier diode）、ＦＷＤ(Free Wheeling Diode)などを用いることができる。
なお、回路基板４の電極４ｒおよび、電力用半導体素子１の表面側には、外部回路との電気接続を行うための図示しない電極端子等が接合され、回路面の反対側である電極４ｒには、電力用半導体素子１で発生した熱を除去するために、図示しない冷却部材が設けられている。そして、電力用半導体素子１を含む回路面は図示しない封止樹脂で覆われていることが一般的に行われている。しかし、この段落で説明した部分は、本発明には、直接関係しない部分であるので、これらの説明を省略して製造方法の説明に移る。なお、以下、サイズや工程に関する記載の際は、電力用半導体素子１を「チップ」と称する。
図２（ａ）に示すように、電極４ｆのうち、電力用半導体素子１を接合する領域（設置領域：９ｍｍ×９ｍｍ）に、部分金メッキにより厚さ２μｍ以上の被覆膜３を形成する。この被覆膜３は、次の熱処理工程にて、下地の銅が酸化するのを防ぐ役割があり、ピンホール等の欠陥が形成されないよう注意する必要がある。なお、上記の条件（所定領域で下地の銅が酸化するのを防ぐ）を満たすならば被覆方法は問わない。また、被覆金属も金に限らず、後述する酸化膜を形成する工程で酸化を防ぐものであれば、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）等の貴金属を用いることができる。
また、被覆膜３のサイズ（被覆領域）に関して、チップサイズよりも少し小さなサイズとしても良い。この場合、被覆膜３が電力用半導体素子１の設置領域からはみ出るというチップマウント時の位置ズレリスクを軽減することができる。なお、この場合、次の工程中の構造として、チップ直下に酸化膜が食い込む形となるが、その食い込み程度を制限することで、接合に関する問題も回避することができる。少し小さなサイズの領域としては、例えば、その外周が、チップの中心よりも側部に近い位置になる領域などがある。
このように一部に被覆膜３を形成した回路基板４（上述したように、図では電極４ｆより上側部分のみ表示）に大気中で２００〜４００℃の温度で熱処理を行い、図２（ｂ）に示すように、電極４ｆの表面に、銅の酸化膜５を形成した。酸化膜５の組成（例えば、ＣｕＯあるいはＣｕ２Ｏのどちらであるか等）は問わないが、厚みは所定（２３０ｎｍ）以上に形成した。このとき、電極４ｆの表面のうち、チップ接合部となる領域は、被覆膜３が形成されているため、酸化を防ぐことができる。
次に、図２（ｃ）に示すように、回路基板４のチップ接合領域に、ナノ銀（Ａｇ）粒子による焼結接合材のペースト２Ｐを印刷する。印刷サイズは、１０ｍｍ×１０ｍｍと、チップ設置領域を内包するように、チップサイズよりも意図的に大きくし、印刷位置ズレがあっても、マウント時にチップが印刷エリア外に出ないようにした。印刷厚みは、接合後の段階で、接合層厚みが１０〜１００μｍとなる厚みとした。なお、焼結接合材も銀に限ることなく、電力用半導体素子１と電極４ｆ（あるいは被覆膜３）とを接合できるのであれば、他の材料であってもよい。
印刷後、図２（ｄ）に示すように、電極４ｆの被覆膜３で被覆された領域を内包するように電力用半導体素子１をマウントする。そして、１０〜５０ＭＰａの圧力を掛けながら、２００〜４００℃に加熱することで、焼結銀による電力用半導体素子１と電極４ｆとの接合層２が形成される。
上記のように電力用半導体素子１が接合された回路基板４に、（銅酸化膜）除去剤を用いて湿式超音波洗浄を実施し、回路基板４上の酸化膜５を除去する。この際、図２（ｅ）に示すように、酸化膜５上の各種異物、汚れも除去剤によって除去された除去酸化膜５Ｒと一緒に除去される。なお、ペースト２Ｐには、銅酸化膜還元剤が添加されているため、自然酸化膜程度の被膜であれば印刷後に還元される。そのため、大気中での熱処理工程を経ずに接合を行うと、チップ接合エリアからはずれた電極表面のうち、ペースト２Ｐが塗布された部分の酸化被膜が除去されてしまい、焼結銀との部分接合が進行するので、洗浄後にも無加圧の焼結銀が電極４ｆ上に残留してしまう。
しかし、本実施の形態１にかかる電力用半導体装置の製造方法では、接合工程の前に、大気中（酸化雰囲気）での熱処理により、被覆膜３が形成された部分を取り巻く領域には、所定厚み以上の（銅）酸化膜５が形成されている。そのため、洗浄による酸化膜を除去する段階でも、被覆膜３が形成された領域の外側の部分では、ペースト２Ｐと電極４ｆとの間には、酸化膜５が介在する。つまり、焼結銀のうち、接合層２として寄与しない無加圧の部分（無加圧部２Ｒ）と電極４ｆの金属銅との間には酸化膜５が存在する。その結果、チップ直下から外れた印刷余り部、ニジミ部（無加圧部２Ｒ）は、湿式超音波洗浄により、図２（ｆ）のように除去酸化膜５Ｒと一緒に除去される。
洗浄後、回路基板４と図示しないベース板を還元性雰囲気リフローによりはんだ接合し、図示しないモジュール用ケースに取り付け、ワイヤーボンド結線し、樹脂による封止を行うことで、電力用半導体装置１０を作製した。この洗浄後の工程には、例えばワイヤーボンド結線の際の振動など、接合層２およびその周辺部分に衝撃が加わる工程があるが、酸化膜５と一緒に無加圧部２Ｒを除去しているため、脱離物は形成されなかった。
なお、例えば、酸化膜５の代わりに、有機物によるマスキングを施した場合、洗浄工程後にマスキングの一部が残留して、回路部材を汚染し、動作信頼性が損なわれることが懸念される。しかし、本実施の形態１にかかる電力用半導体装置の製造方法のように、無加圧部２Ｒを除去するための膜として、もともと電極４ｆを構成した金属（銅）の酸化膜５を用いているので、除去後に不純物が残ることなく、信頼性を損ねる心配もない。
比較例として、チップ接合部である９ｍｍ×９ｍｍの領域に被覆膜３を形成せず、熱処理工程を経ずに接合を行い、電力用半導体装置を作製した結果、ワイヤーボンド結線工程における振動にて、焼結銀の脱離物が検出された。
以上のように、本発明の実施の形態１にかかる電力用半導体装置の製造方法によれば、焼結性金属粒子を含有する接合材（ペースト２Ｐ）を用いて、電力用半導体素子１と回路基板４との接合を行う電力用半導体装置１０の製造方法であって、回路基板４の電極４ｆの表面のうち、電力用半導体素子１の設置領域に内包される領域（接合領域）に貴金属の被覆膜３を形成する工程と、加熱によって酸化膜５を形成する工程と、設置領域を網羅するように、設置領域の外周に所定の領域を残して設置領域を囲む領域に接合材（ペースト２Ｐ）を塗布する工程と、設置領域に、電力用半導体素子１を設置する工程と、回路基板４と電力用半導体素子１との間に圧力をかけながら加熱して、焼結性金属粒子の焼結体（接合層２）を形成し、電力用半導体素子１と電極４ｆとを接合する工程と、酸化膜５を溶解する洗浄剤（酸化膜除去剤）を用い、焼結体のうち、電力用半導体素子１からはみ出た部分（無加圧部２Ｒ）を酸化膜５とともに除去する工程と、を順次実行するように構成したので、接合時に加圧されなかった焼結体（無加圧部２Ｒ）の残留を抑制できるので、高温に対応し、かつ信頼性が高い電力用半導体装置１０を得ることができる。
実施の形態２．
上記実施の形態１にかかる電力用半導体装置の製造方法では、チップ接合領域を確保するために被覆膜を形成する例について説明した。本実施の形態２にかかる電力用半導体装置の製造方法では、酸化膜を部分的に除去することにより、チップ接合領域を形成する例について説明する。
上記実施の形態１にかかる電力用半導体装置の製造方法では、チップ接合領域を確保するために被覆膜を形成する例について説明した。本実施の形態２にかかる電力用半導体装置の製造方法では、酸化膜を部分的に除去することにより、チップ接合領域を形成する例について説明する。
図３および図４は、本発明の実施の形態２にかかる電力用半導体装置の製造方法について説明するためのものであって、図３は本製造方法で製造した電力用半導体装置の構成を示すもので、図３（ａ）は平面図、図３（ｂ）は図３（ａ）におけるＢ−Ｂ線による断面図である。図４（ａ）〜（ｇ）は、本製造方法を説明するためのもので、図３（ａ）のＢ−Ｂ線による断面図のうち、絶縁基材より上側の部分に相当する部分の製造工程ごとの状態を示す図である。なお、実施の形態１と同様の部分については同じ符号を付し、詳細な説明は省略する。
本実施の形態２にかかる電力用半導体装置の製造方法の説明の前に、本製造方法により得られた電力用半導体装置の基本構成について、図３を用いて説明する。電力用半導体装置１０は窒化ケイ素（Ｓｉ３Ｎ４）等のセラミックス板を絶縁基材４ｉとし、両面に銅（Ｃｕ）の電極４ｆ、４ｒをろう付け処理した３０ｍｍ×４０ｍｍ×１ｍｍｔの回路基板４と、回路基板４の回路面側の電極４ｆの所定領域に焼結接合材による接合層２を介して裏面が接合された９ｍｍ×９ｍｍ大の電力用半導体素子１とを備えている。
つぎに、製造方法について図４を用いて説明する。
はじめに、回路基板４（上述したように、図では電極４ｆより上側部分のみ表示）を大気中で２００〜４００℃の温度で熱処理を行い、図４（ｂ）に示すように、電極４ｆの表面に、銅の酸化膜５を形成した。酸化膜５の組成（例えば、ＣｕＯあるいはＣｕ２Ｏのどちらであるか等）は問わないが、厚みは所定（２３０ｎｍ）以上に形成した。
はじめに、回路基板４（上述したように、図では電極４ｆより上側部分のみ表示）を大気中で２００〜４００℃の温度で熱処理を行い、図４（ｂ）に示すように、電極４ｆの表面に、銅の酸化膜５を形成した。酸化膜５の組成（例えば、ＣｕＯあるいはＣｕ２Ｏのどちらであるか等）は問わないが、厚みは所定（２３０ｎｍ）以上に形成した。
つぎに、図４（ｃ）に示すように、酸化膜５のうち、電力用半導体素子１を接合する領域（９ｍｍ×９ｍｍ）部分５Ｅのみ、部分的にエッチングして除去した。酸化膜５の除去方法は、化学処理、物理処理を問わない。また、部分エッチングのサイズ（除去領域）に関して、チップサイズよりも少し小さなサイズとしても良い。この場合、除去領域が電力用半導体素子１の設置領域からはみ出るというチップマウント時の位置ズレリスクを軽減することができる。なお、この場合、次の工程中の構造として、チップ直下に酸化膜が食い込む形となるが、その食い込み程度を制限することで、接合に関する問題も回避することができる。
次に、図４（ｄ）に示すように、回路基板４のチップ接合領域に、ナノ銀（Ａｇ）粒子による焼結接合材のペースト２Ｐを印刷する。印刷サイズは、１０ｍｍ×１０ｍｍと、チップ設置領域を内包するように、チップサイズよりも意図的に大きくし、印刷位置ズレがあっても、マウント時にチップが印刷エリア外に出ないようにした。印刷厚みは、接合後の段階で、接合層厚みが１０〜１００μｍとなる厚みとした。
印刷後、図４（ｅ）に示すように、電極４ｆの酸化膜５が部分エッチングされた領域を内包するように電力用半導体素子１をマウントする。そして、１０〜５０ＭＰａの圧力を掛けながら、２００〜４００℃に加熱することで、焼結銀による電力用半導体素子１と電極４ｆとの接合層２が形成される。
上記のように電力用半導体素子１が接合された回路基板４に、（銅酸化膜）除去剤を用いて湿式超音波洗浄を実施し、回路基板４上の酸化膜５を除去する。この際、図４（ｆ）に示すように、酸化膜５上の各種異物、汚れも除去剤によって除去された除去酸化膜５Ｒと一緒に除去される。なお、ペースト２Ｐには、銅酸化膜還元剤が添加されているため、自然酸化膜程度の被膜であれば印刷後に還元される。そのため、大気中での熱処理工程を経ずに接合を行うと、チップ接合エリアからはずれた電極表面のうち、ペースト２Ｐが塗布された部分の酸化被膜が除去されてしまい、焼結銀との部分接合が進行するので、洗浄後にも無加圧の焼結銀が電極４ｆ上に残留してしまう。
しかし、本実施の形態２にかかる電力用半導体装置の製造方法では、接合工程の前に、大気中（酸化雰囲気）での熱処理により、部分エッチングで除去された部分を取り巻く領域には、所定厚み以上の（銅）酸化膜５が形成されている。そのため、洗浄による酸化膜を除去する段階でも、接合領域の外側の部分では、ペースト２Ｐと電極４ｆとの間には、酸化膜５が介在する。つまり、焼結銀のうち、接合層２として寄与しない無加圧の部分（無加圧部２Ｒ）と電極４ｆの金属銅との間には酸化膜５が存在する。その結果、チップ直下から外れた印刷余り部、ニジミ部（無加圧部２Ｒ）は、湿式超音波洗浄により、図４（ｇ）のように除去酸化膜５Ｒと一緒に除去される。
洗浄後、回路基板４と図示しないベース板を還元性雰囲気リフローによりはんだ接合し、図示しないモジュール用ケースに取り付け、ワイヤーボンド結線し、樹脂による封止を行うことで、電力用半導体装置１０を作製した。この洗浄後の工程には、例えばワイヤーボンド結線の際の振動など、接合層２およびその周辺部分に衝撃が加わる工程があるが、酸化膜５と一緒に無加圧部２Ｒを除去しているため、脱離物は形成されなかった。
比較例として、熱処理による酸化膜形成工程を経ずに接合を行い、電力用半導体装置を作製した結果、ワイヤーボンド結線工程における振動にて、焼結銀の脱離物が検出された。
以上のように、本実施の形態２にかかる電力用半導体装置の製造方法によれば、焼結性金属粒子を含有する接合材（ペースト２Ｐ）を用いて、電力用半導体素子１と回路基板４との接合を行う電力用半導体装置１０の製造方法であって、回路基板４の電極４ｆの表面に加熱によって酸化膜５を形成する工程と、前記酸化膜５のうち、電力用半導体素子１の設置領域に内包される領域（接合領域）の部分をエッチングによって除去する工程と、設置領域を網羅するように、設置領域の外周に所定の領域を残して設置領域を囲む領域に接合材（ペースト２Ｐ）を塗布する工程と、設置領域に電力用半導体素子１を設置する工程と、回路基板４と電力用半導体素子１との間に圧力をかけながら加熱して、焼結性金属粒子の焼結体（接合層２）を形成し、電力用半導体素子１と電極４ｆとを接合する工程と、酸化膜５を溶解する洗浄剤（酸化膜除去剤）を用い、焼結体のうち、電力用半導体素子１からはみ出た部分（無加圧部２Ｒ）を酸化膜５とともに除去する工程と、を順次実行するように構成したので、接合時に加圧されなかった焼結体（無加圧部２Ｒ）の残留を抑制できるので、高温に対応し、かつ信頼性が高い電力用半導体装置１０を得ることができる。
＜接合材除去効果評価試験＞
つぎに、上述した各製造方法における不要な焼結銀を除去する効果を検証するため、酸化膜５の厚みをパラメータとする焼結銀（接合材）除去効果評価試験を行った。
つぎに、上述した各製造方法における不要な焼結銀を除去する効果を検証するため、酸化膜５の厚みをパラメータとする焼結銀（接合材）除去効果評価試験を行った。
試験は、以下のようにして行った。
回路基板４単位をサンプルとし、サンプルごとに、大気中での温度と保持時間を変えて電極４ｆ上に厚みの異なる酸化膜５を形成する。そして、各サンプルの電極４ｆ上に同じ条件（ペースト２Ｐ塗布、乾燥（１３０℃、３０分）、接合（１０ＭＰａ、２５０℃、５分））で焼結銀を形成する。電極４ｆ上に焼結銀が形成されたサンプルに対して酸化膜除去洗浄液を用いた超音波洗浄により、焼結銀を除去し、最終的に焼結銀が残留したか否かを評価する。
回路基板４単位をサンプルとし、サンプルごとに、大気中での温度と保持時間を変えて電極４ｆ上に厚みの異なる酸化膜５を形成する。そして、各サンプルの電極４ｆ上に同じ条件（ペースト２Ｐ塗布、乾燥（１３０℃、３０分）、接合（１０ＭＰａ、２５０℃、５分））で焼結銀を形成する。電極４ｆ上に焼結銀が形成されたサンプルに対して酸化膜除去洗浄液を用いた超音波洗浄により、焼結銀を除去し、最終的に焼結銀が残留したか否かを評価する。
図４と図５は、それぞれ本評価結果を表形式で示すものであり、１段目はサンプル番号、２段目の上段は酸化膜を形成する際の処理条件、下段は形成された酸化膜の厚みを示す。そして、３段目はサンプルの工程ごとの状態を示す写真（平面）で、上段がペースト印刷前の状態、中断がペースト印刷後の状態、下段が酸化膜除去（洗浄）後の状態を示す。そして４段目が結果である。なお、酸化膜５の厚みは、ＳＥＲＡ法（Sequential Electrochemical Reduction Analysis：連続電気化学還元法）により算出した。
図４と図５に示すように、酸化膜５の厚みが１２０ｎｍ以下の場合（サンプルＳＰ−１〜ＳＰ−２）は、洗浄後に接合材が残留し、酸化膜の厚みが２３０ｎｍ以上の場合は（サンプルＳＰ−３〜ＳＰ−７）接合材が除去できていることがわかった。つまり、酸化膜５の厚みを２３０ｎｍ以上にしておけば、還元剤が添加されたペースト２Ｐが塗布されても金属部分と焼結銀との間に介在（残留）し、洗浄工程で焼結銀を除去できることが分かった。
なお、上記各実施の形態１あるいは２では、電極４ｆの接合領域を除く全体に、酸化膜５を形成した例について説明した。しかし、上述したように、無加圧部２Ｒ部分を除去できればいいのであって、ペースト２Ｐの塗布領域あるいは塗布される可能性のある領域以外まで、酸化膜５が形成されている必要はない。したがって、酸化膜５を形成する領域としては、接合領域を縁取り、ペースト２Ｐの塗布範囲である枠状の領域であれば事足りる。
以上のように、本実施の形態１あるいは２にかかる電力用半導体装置の製造方法によれば、焼結性金属粒子を含有する接合材（ペースト２Ｐ）を用いて、電力用半導体素子１と回路基板４との接合を行う電力用半導体装置１０の製造方法であって、回路基板４の電極４ｆの表面のうち、電力用半導体素子１の設置領域の外周に所定の領域を残して前記設置領域を囲む第一領域から、設置領域に内包される（設置領域と同等以下の）第二領域を除いた領域に、加熱によって酸化膜５を形成する工程と、設置領域を網羅するように、第一領域内に接合材（ペースト２Ｐ）を塗布する工程と、設置領域に、電力用半導体素子１を設置する工程と、回路基板４と電力用半導体素子１との間に圧力をかけながら加熱して、焼結性金属粒子の焼結体（接合層２）を形成し、電力用半導体素子１と電極４ｆとを接合する工程と、酸化膜５を溶解する洗浄剤（酸化膜除去剤）を用い、焼結体のうち、電力用半導体素子１からはみ出た部分（無加圧部２Ｒ）を酸化膜５とともに除去する工程と、を順次実行するように構成したので、接合時に加圧されなかった焼結体（無加圧部２Ｒ）の残留を抑制できるので、高温に対応し、かつ信頼性が高い電力用半導体装置１０を得ることができる。
とくに、電極４ｆが銅であり、その酸化膜５の厚みが２３０ｎｍ以上になるように構成したので、還元剤が添加されたペースト２Ｐが塗布されても、金属部分と焼結銀との間に酸化膜５が介在（残留）し、洗浄工程で焼結銀を容易に除去できる。
なお、上記各実施の形態においては、電力用半導体素子１には、シリコンウエハを基材とした一般的な素子でも良いが、本発明においては炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）系材料、またはダイヤモンドといったシリコンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料を用い、高耐圧および高温動作が可能な半導体素子を用いた場合に、特に顕著な効果が現れる。特に炭化ケイ素を用いた電力用半導体素子に好適に用いることができる。
ワイドバンドギャップ半導体によって形成されたスイッチング素子や整流素子は、ケイ素で形成された素子よりも電力損失が低いため、スイッチング素子や整流素子における高効率化が可能であり、ひいては、電力用半導体装置の高効率化が可能となる。さらに、耐電圧性が高く、許容電流密度も高いため、スイッチング素子や整流素子の小型化が可能であり、これら小型化されたスイッチング素子や整流素子を用いることにより、電力用半導体装置も小型化が可能となる。また耐熱性が高いので、高温動作が可能であり、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化が可能になる。
その際、本発明による効果を発揮することで、ワイドバンドギャップ半導体の特性を活かすことができるようになる。なお、複数の半導体素子全てが、ワイドバンドギャップ半導体によって形成されていても、一部の半導体素子がワイドバンドギャップ半導体によって形成されていてもよい。
１：電力用半導体素子、 ２：接合層、 ２Ｐ：ペースト、 ２Ｒ：無加圧部、
３：被覆膜、 ４：回路基板、 ４ｆ：電極（回路面側）、 ４ｉ：絶縁基材、
４ｒ：電極（放熱面側）、 ５：酸化膜、 ５Ｅ：（電力用半導体素子を接合する領域部分の）酸化膜、 ５Ｒ：除去酸化膜、 １０：電力用半導体装置。
３：被覆膜、 ４：回路基板、 ４ｆ：電極（回路面側）、 ４ｉ：絶縁基材、
４ｒ：電極（放熱面側）、 ５：酸化膜、 ５Ｅ：（電力用半導体素子を接合する領域部分の）酸化膜、 ５Ｒ：除去酸化膜、 １０：電力用半導体装置。
Claims (7)
- 焼結性金属粒子を含有する接合材を用いて、電力用半導体素子と回路基板との接合を行う電力用半導体装置の製造方法であって、
前記回路基板の電極の表面のうち、前記電力用半導体素子の設置領域の外周に所定の領域を残して前記設置領域を囲む第一領域から、前記設置領域に内包される第二領域を除いた領域に、加熱によって酸化膜を形成する工程と、
前記設置領域を網羅するように、前記第一領域内に前記接合材を塗布する工程と、
前記設置領域に前記電力用半導体素子を設置する工程と、
前記回路基板と前記電力用半導体素子との間に圧力をかけながら加熱して、前記焼結性金属粒子の焼結体を形成し、前記電力用半導体素子と前記電極とを接合する工程と、
前記酸化膜を溶解する洗浄剤を用い、前記焼結体のうち、前記電力用半導体素子からはみ出た部分を前記酸化膜とともに除去する工程と、
を順次実行することを特徴とする電力用半導体装置の製造方法。 - 前記電極は銅で構成され、
前記酸化膜の厚みが２３０μｍ以上であることを特徴とする請求項１に記載の電力用半導体装置の製造方法。 - 前記酸化膜を形成する工程では、
前記第二領域に貴金属の被覆膜を形成してから前記加熱を行うことを特徴とする請求項１または２に記載の電力用半導体装置の製造方法。 - 前記酸化膜を形成する工程では、
前記第一領域の全域に前記酸化膜を形成したのち、形成した酸化膜のうち、前記第二領域の部分をエッチングにより除去することを特徴とする請求項１または２に記載の電力用半導体装置の製造方法。 - 請求項１ないし４のいずれか１項に記載の電力用半導体装置の製造方法によって製造されたことを特徴とする電力用半導体装置。
- 前記電力用半導体素子がワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項５に記載の電力用半導体装置。
- 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、およびダイヤモンド、のうちのいずれかであることを特徴とする請求項６に記載の電力用半導体装置。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016127219A (ja) * | 2015-01-08 | 2016-07-11 | 三菱電機株式会社 | 半導体デバイスの製造方法および半導体デバイス |
| JP2019057691A (ja) * | 2017-09-22 | 2019-04-11 | 日立化成株式会社 | 半導体装置の製造方法 |
| WO2020255764A1 (ja) * | 2019-06-19 | 2020-12-24 | 住友電工デバイス・イノベーション株式会社 | 電子デバイスを製造する方法 |
| CN112447616A (zh) * | 2020-11-19 | 2021-03-05 | 中车永济电机有限公司 | 一种新型SiC IGBT器件一体化底板结构 |
| CN114230359A (zh) * | 2020-09-09 | 2022-03-25 | 比亚迪股份有限公司 | 一种陶瓷覆铜板及其制备方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220783A (en) * | 1975-08-11 | 1977-02-16 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor unit |
| JPS5412265A (en) * | 1977-06-28 | 1979-01-29 | Nec Corp | Production of semiconductor elements |
| JPS54170781U (ja) * | 1978-05-23 | 1979-12-03 | ||
| JPH0439956A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2004525503A (ja) * | 2000-12-13 | 2004-08-19 | ダイムラークライスラー・アクチェンゲゼルシャフト | 改善された一時的熱インピーダンスを有するパワーモジュール |
| JP2007521639A (ja) * | 2001-05-24 | 2007-08-02 | フライズ メタルズ インコーポレイテッド | 熱界面材と半田予備成型品 |
| JP2008178911A (ja) * | 2006-12-28 | 2008-08-07 | Hitachi Ltd | 金属粒子を用いた接合方法及び接合材料 |
| WO2009066704A1 (ja) * | 2007-11-20 | 2009-05-28 | Toyota Jidosha Kabushiki Kaisha | はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法 |
| JP2010282832A (ja) * | 2009-06-04 | 2010-12-16 | Hitachi Metals Ltd | 接合材料及びその製造方法、並びにそれを用いた実装方法 |
-
2013
- 2013-07-09 JP JP2013143186A patent/JP6116413B2/ja active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220783A (en) * | 1975-08-11 | 1977-02-16 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor unit |
| JPS5412265A (en) * | 1977-06-28 | 1979-01-29 | Nec Corp | Production of semiconductor elements |
| JPS54170781U (ja) * | 1978-05-23 | 1979-12-03 | ||
| JPH0439956A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2004525503A (ja) * | 2000-12-13 | 2004-08-19 | ダイムラークライスラー・アクチェンゲゼルシャフト | 改善された一時的熱インピーダンスを有するパワーモジュール |
| JP2007521639A (ja) * | 2001-05-24 | 2007-08-02 | フライズ メタルズ インコーポレイテッド | 熱界面材と半田予備成型品 |
| JP2008178911A (ja) * | 2006-12-28 | 2008-08-07 | Hitachi Ltd | 金属粒子を用いた接合方法及び接合材料 |
| WO2009066704A1 (ja) * | 2007-11-20 | 2009-05-28 | Toyota Jidosha Kabushiki Kaisha | はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法 |
| JP2010282832A (ja) * | 2009-06-04 | 2010-12-16 | Hitachi Metals Ltd | 接合材料及びその製造方法、並びにそれを用いた実装方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016127219A (ja) * | 2015-01-08 | 2016-07-11 | 三菱電機株式会社 | 半導体デバイスの製造方法および半導体デバイス |
| JP2019057691A (ja) * | 2017-09-22 | 2019-04-11 | 日立化成株式会社 | 半導体装置の製造方法 |
| JP7067002B2 (ja) | 2017-09-22 | 2022-05-16 | 昭和電工マテリアルズ株式会社 | 半導体装置の製造方法 |
| WO2020255764A1 (ja) * | 2019-06-19 | 2020-12-24 | 住友電工デバイス・イノベーション株式会社 | 電子デバイスを製造する方法 |
| JP2020205391A (ja) * | 2019-06-19 | 2020-12-24 | 住友電工デバイス・イノベーション株式会社 | 電子デバイスの製造方法 |
| US11710719B2 (en) | 2019-06-19 | 2023-07-25 | Sumitomo Electric Device Innovations, Inc. | Method for manufacturing electronic device |
| CN114230359A (zh) * | 2020-09-09 | 2022-03-25 | 比亚迪股份有限公司 | 一种陶瓷覆铜板及其制备方法 |
| CN114230359B (zh) * | 2020-09-09 | 2023-03-14 | 比亚迪股份有限公司 | 一种陶瓷覆铜板及其制备方法 |
| CN112447616A (zh) * | 2020-11-19 | 2021-03-05 | 中车永济电机有限公司 | 一种新型SiC IGBT器件一体化底板结构 |
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| Publication number | Publication date |
|---|---|
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