JP2014216410A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014216410A
JP2014216410A JP2013091198A JP2013091198A JP2014216410A JP 2014216410 A JP2014216410 A JP 2014216410A JP 2013091198 A JP2013091198 A JP 2013091198A JP 2013091198 A JP2013091198 A JP 2013091198A JP 2014216410 A JP2014216410 A JP 2014216410A
Authority
JP
Japan
Prior art keywords
region
base region
semiconductor
field relaxation
relaxation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013091198A
Other languages
English (en)
Other versions
JP6077380B2 (ja
Inventor
雅裕 杉本
Masahiro Sugimoto
雅裕 杉本
竹内　有一
Yuichi Takeuchi
有一 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2013091198A priority Critical patent/JP6077380B2/ja
Priority to US14/244,038 priority patent/US9082815B2/en
Publication of JP2014216410A publication Critical patent/JP2014216410A/ja
Application granted granted Critical
Publication of JP6077380B2 publication Critical patent/JP6077380B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 ベース領域の下方に電界緩和層を備えた半導体装置において、アバランシェ降伏発生時に生じる正孔を効率よく排出することができる技術を提供する。
【解決手段】 本明細書が開示する半導体装置は、ｐ＋型のコンタクト領域３８と、ｎ＋型のソース領域４０と、ｐ−型のベース領域３６と、ｎ−型のドリフト領域３２と、ゲート電極１６と、絶縁体２６と、ｐ＋型の電界緩和層５２と、ｐ型の正孔引抜領域５０を備える。電界緩和層５２は、不純物濃度がベース領域３６の不純物濃度以上であり、ベース領域３６の下面に接しており、ゲートトレンチ２４と同一、もしくはゲートトレンチよりも深い位置まで形成されている。正孔引抜領域５０は、半導体基板１１の上面又は第１半導体領域３８と接する位置から電界緩和層５２に接するまで延びており、アバランシェ降伏時に電界緩和層５２内に生じる正孔を半導体基板１１の上面に引き抜く。
【選択図】 図１

Description

本明細書に開示する技術は、半導体装置に関する。
特許文献１には、トレンチゲート型のＳｉＣ半導体装置が開示されている。この半導体装置では、ＳｉＣ基板にｎ型のドリフト層が形成されており、ＳｉＣ基板の上面からドリフト層にまで延びるトレンチが形成されている。ドリフト層上には、トレンチの側面に接するようにｐ型のベース領域が形成されている。ベース領域を挟んでトレンチから離間するようにｐ型のディープ層が形成されている。ディープ層は、トレンチと同一、もしくはトレンチよりも深い位置まで形成されており、ベース領域以上の濃度にドープされている。特許文献１の技術によると、半導体装置に逆バイアス電圧を印加すると、ｐ型のディープ層とｎ型のドリフト層とのｐｎ接合部から伸びる空乏層がドリフト層側に大きく伸びる。このため、トレンチ内部に形成されたゲート酸化膜への電界集中を緩和でき、ゲート酸化膜の破壊を防止できるとしている。
特開２００９−１１７５９３号公報
近年、ＳｉＣを用いた高耐圧半導体装置の研究開発が盛んに行われている。ＳｉＣは半導体装置を高耐圧化できる反面、ゲート酸化膜に印加される電界も高くなるため、ゲート酸化膜に印加される電界をより緩和する必要がある。このため、ゲート酸化膜のより近傍に電界緩和層を形成するために、ベース領域の下面に接触し、ベース領域以上の濃度にドープされた半導体領域を形成することが考えられる。このような半導体領域をベース領域の下面からトレンチ以下の深さまで形成することにより、ゲート酸化膜に印加される電界がより緩和され、半導体装置の耐圧性能を向上させることができる（以下では、この半導体領域を「電界緩和層」と称する）。
しかしながら、上記の電界緩和層を備えた半導体装置では、一時的に過大な逆バイアス電圧が印加されると、電界緩和層とドリフト層との界面においてアバランシェ降伏が発生する場合がある。アバランシェ降伏が発生すると、上記の界面において電子−正孔対が発生し、発生した正孔はベース領域に移動する。通常、ベース領域に移動した正孔はｐ型のコンタクト領域からソース電極に排出される。しかしながら、ベース領域は不純物濃度が低いため、抵抗が高い。このため、ベース領域における正孔の移動速度は低く、正孔はベース領域に溜まり易くなる。従って、アバランシェ降伏発生時に生じた正孔をコンタクト領域から素早く排出することができない。結果として、ベース領域の電位が上昇し、ベース領域の上方に形成されたｎ型のソース領域、ｐ型のベース領域、及びｎ型のドリフト層とにより構成される寄生ｎｐｎバイポーラトランジスタが動作し、ラッチアップによりソース−ドレイン間に過大な電流が流れる虞がある。
本明細書では、ベース領域の下方に電界緩和層を備えた半導体装置において、アバランシェ降伏発生時に生じる正孔を効率よく排出することができる技術を提供する。
本明細書が開示する半導体装置は、第１半導体領域と、第２半導体領域と、ベース領域と、ドリフト領域と、ゲート電極と、絶縁体と、電界緩和層と、キャリア引抜領域を備える。第１半導体領域は、第１導電型であり、半導体基板の上面に臨む範囲に配置されている。第２半導体領域は、第２導電型であり、半導体基板の上面に臨む範囲に配置されている。ベース領域は、第１導電型であり、第１半導体領域の下面と第２半導体領域の下面に接している。ドリフト領域は、第２導電型であり、ベース領域の下面に接しており、ベース領域によって第１半導体領域及び第２半導体領域から分離されている。ゲート電極は、ベース領域を貫通してドリフト領域にまで延びるゲートトレンチ内に配置され、第２半導体領域とドリフト領域を分離している範囲のベース領域と対向している。絶縁体は、ゲート電極とゲートトレンチの内壁との間に配置されている。電界緩和層は、第１導電型であり、その第１導電型の不純物濃度がベース領域の第１導電型の不純物濃度以上であり、ベース領域の下面に接しており、ゲートトレンチと同一、もしくはゲートトレンチよりも深い位置まで形成されている。キャリア引抜領域は、第１導電型であり、半導体基板の上面又は第１半導体領域と接する位置から電界緩和層に接するまで延びており、アバランシェ降伏時に電界緩和層内に生じるキャリアを半導体基板の上面に引き抜く。
上記の半導体装置では、キャリア引抜領域が半導体基板の上面又は第１半導体領域に接する位置から電界緩和層に接するように形成されている。このため、半導体装置に一時的に過大な逆バイアス電圧が印加され電界緩和層とドリフト層との界面においてアバランシェ降伏が発生すると、アバランシェ降伏発生により上記の界面に生じたキャリアは、キャリア引抜領域によって半導体基板の上面に素早く引き抜かれる。別言すれば、アバランシェ降伏発生により生じたキャリアがベース領域に流入し難くなる。このため、寄生バイポーラトランジスタが動作することを抑制でき、半導体装置に過大な電流が流れることを抑制することができる。
本明細書が開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態、及び、実施例にて詳しく説明する。
実施例１の半導体装置の縦断面図を示す。 実施例１の半導体装置のＳｉＣ／ＡｌＮヘテロ接合のエネルギーバンド図を示す。 実施例２の半導体装置の縦断面図を示す。 実施例２の半導体装置のＳｉＣ／Ｓｉヘテロ接合のエネルギーバンド図を示す。 実施例３の半導体装置の縦断面図を示す。 変形例１の半導体装置の縦断面図を示す。
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１） 本明細書が開示する半導体装置は、キャリア引抜領域が、ベース領域とはバンドギャップが異なる材料で形成されていてもよい。キャリア引抜領域とベース領域との接合界面には、キャリアの移動抵抗がベース領域におけるキャリアの移動抵抗よりも小さい二次元キャリアガス層が形成されていてもよい。特徴１によると、キャリア引抜領域とベース領域がヘテロ接合し、その接合界面に二次元キャリアガス層が形成される。この構成によると、アバランシェ降伏により電界緩和層に生じたキャリアは、ベース領域よりも移動抵抗が小さい二次元キャリアガス層を通って半導体基板上面に引き抜かれる。これによって、寄生バイポーラトランジスタが動作することを抑制し、半導体装置に過大な電流が流れることを抑制することができる。
（特徴２） 本明細書が開示する半導体装置は、キャリア引抜領域の第１導電型の不純物濃度が、ベース領域の第１導電型の不純物濃度より高くてもよい。特徴２によると、キャリア引抜領域の抵抗はベース領域の抵抗よりも低い。この構成によると、アバランシェ降伏により電界緩和層に生じたキャリアは優先的にキャリア引抜領域に流入し、半導体基板上面に引き抜かれる。このため、キャリアがベース領域に流入し難くなり、半導体装置に過大な電流が流れることを抑制することができる。
本実施例の半導体装置１０について説明する。図１に示すように、半導体装置１０は半導体基板１１を備えている。半導体基板１１には、素子領域と、素子領域を取り囲む非素子領域が形成されている。以下では、素子領域について説明し、非素子領域については従来公知の構成であるためその説明を省略する。なお、本実施例では半導体基板１１にＳｉＣ基板が用いられるが、これに限られず、他の材料からなる基板（例えば、Ｓｉ基板）が用いられてもよい。
図１を参照して素子領域の構成について説明する。半導体基板１１の素子領域には、絶縁ゲート型半導体素子が形成されている。即ち、素子領域には、半導体基板１１の上面に臨む領域に、ｎ＋型のソース領域４０とｐ＋型のコンタクト領域３８が形成されている。コンタクト領域３８は、ソース領域４０に接するように形成されている。なお、ｐ＋型のコンタクト領域３８は「第１導電型の第１半導体領域」の一例に相当し、ｎ＋型のソース領域４０は「第２導電型の第２半導体領域」の一例に相当する。
ソース領域４０とコンタクト領域３８の下側には、ｐ−型のベース領域３６が形成されている。ベース領域３６の不純物濃度は、コンタクト領域３８の不純物濃度より低くされている。ベース領域３６は、ソース領域４０及びコンタクト領域３８に接している。このため、ソース領域４０は、ベース領域３６及びコンタクト領域３８によって囲まれている。
ベース領域３６の下側には、ｐ＋型の電界緩和層５２が形成されている。電界緩和層５２の不純物濃度は、ベース領域３６の不純物濃度より高くされている。電界緩和層５２は、ベース領域３６の下面の一部に接しており、後述するゲートトレンチ２４から離間している。電界緩和層５２は、ゲートトレンチ２４よりも深くなるように形成されている。電界緩和層５２は、後述する正孔引抜領域５０の下方にまで形成され、正孔引抜領域５０の下面に接している。電界緩和層５２はベース領域３６によってソース領域４０及びコンタクト領域３８から分離されている。
半導体基板１１の上面に臨む領域にはｐ−型の正孔引抜領域５０が形成されている。正孔引抜領域５０は、コンタクト領域３８及びベース領域３６を貫通し、その下端は電界緩和層５２まで延びている。本実施例では、正孔引抜領域５０はＡｌＮによって形成されている。正孔引抜領域５０の不純物濃度は、ベース領域３６の不純物濃度より低くされている。正孔引抜領域５０とベース領域３６との接合界面には、二次元正孔ガス層５３が形成されている。二次元正孔ガス層５３は、正孔引抜領域５０と電界緩和層５２との接合界面、及び正孔引抜領域５０とコンタクト領域３８との接合界面にもそれぞれ形成されている。二次元正孔ガス層５３については後述する。なお、正孔引抜領域５０は、「キャリア引抜領域」の一例に相当し、二次元正孔ガス層５３は、「二次元キャリアガス層」の一例に相当する。
ベース領域３６の下側には、さらに、ｎ−型のドリフト領域３２が形成されている。ドリフト領域３２は、半導体基板１１の全面に形成されている。ドリフト領域３２は、ベース領域３６の下面の一部（詳細には、ベース領域３６の下面の内、電界緩和層５２が接していない部分）、及び電界緩和層５２の側面及び下面に接している。即ち、ドリフト領域３２は電界緩和層５２を囲うように形成されている。ドリフト領域３２は、電界緩和層５２によって正孔引抜領域５０から分離されている。また、ドリフト領域３２は、ベース領域３６によってソース領域４０及びコンタクト領域３８から分離されている。
半導体基板１１にはゲートトレンチ２４が形成されている。ゲートトレンチ２４は、半導体基板１１の上面からソース領域４０及びベース領域３６を貫通し、その下端はドリフト領域３２まで延びている。ゲートトレンチ２４は、電界緩和層５２から離間しており、電界緩和層５２とゲートトレンチ２４の間にはドリフト領域３２が配置されている。ゲートトレンチ２４内には、ゲート電極１６が形成されている。ゲート電極１６は、その下端がベース領域３６の下面より僅かに深くなるように形成されている。ゲートトレンチ２４の壁面とゲート電極１６の間（即ち、ゲート電極１６の側方及び下方）には絶縁体２６が充填されている。このため、ゲート電極１６は、絶縁体２６を介してベース領域３６及びソース領域４０に対向している。また、ゲート電極１６の上面には、キャップ絶縁膜４５が形成されている。
半導体基板１１の下面に臨む範囲には、ｎ＋型のドレイン領域３０が形成されている。ドレイン領域３０は半導体基板１１の全面に形成されている。ドレイン領域３０の不純物濃度は、ドリフト領域３２中の不純物濃度より高くされている。ドレイン領域３０は、ドリフト領域３２の下面に接している。ドレイン領域３０は、ドリフト領域３２によってベース領域３６及び電界緩和層５２から分離されている。
半導体基板１１の下面にはドレイン電極２８が形成されている。ドレイン電極２８は、半導体基板１１の全面に形成されている。ドレイン電極２８は、ドレイン領域３０とオーミック接触している。半導体基板１１の上面には、ソース電極４６が形成されている。ソース電極４６は、素子領域内に形成されている。ソース電極４６は、ソース領域４０、コンタクト領域３８、及び正孔引抜領域５０とオーミック接触している。ソース電極４６は、キャップ絶縁膜４５によってゲート電極１６から絶縁されている。
次に、ベース領域３６と正孔引抜領域５０との接合界面に形成される二次元正孔ガス層５３について説明する。図２は、ベース領域３６と正孔引抜領域５０との接合界面におけるエネルギーバンド図を示す。ベース領域３６はＳｉＣで形成されており、正孔引抜領域５０はＡｌＮで形成されている。ＥｃはＳｉＣの伝導帯のエネルギー準位の最小値、ＥｖはＳｉＣの価電子帯のエネルギー準位の最大値を表す。一方、Ｅｃ１はＡｌＮの伝導帯のエネルギー準位の最小値、Ｅｖ１はＡｌＮの価電子帯のエネルギー準位の最大値を表す。Ｅｆはフェルミ準位を表す。ＳｉＣのバンドギャップ（即ちＥｃ−Ｅｖ）は約３．３ｅＶであり、ＡｌＮのバンドギャップ（即ちＥｃ１−Ｅｖ１）は約６．２ｅＶである。即ち、正孔引抜領域５０は、ベース領域３６よりもバンドギャップの大きな材料で形成されている。このバンドギャップの相違により、ＳｉＣ／ＡｌＮヘテロ接合界面には、価電子帯バンドオフセットが形成される。
バンドオフセットにより、接合界面におけるＳｉＣ側に、価電子帯がフェルミ準位を上回る領域Ｄ１が形成される。領域Ｄ１には正孔が蓄積され、ベース領域３６及び正孔引抜領域５０よりも正孔濃度が大幅に高くなっている。別言すれば、領域Ｄ１における正孔の移動抵抗は、ベース領域３６及び正孔引抜領域５０における正孔の移動抵抗よりも大幅に小さい。このため、領域Ｄ１では正孔が極めて高速に流れることができる。なお、正孔は半導体領域に導入した不純物が電離して生じるものであるため、本明細書では、各半導体領域における正孔濃度の大小関係は、各領域の不純物濃度の大小関係と同一となる点に留意されたい。領域Ｄ１はベース領域３６と正孔引抜領域５０との接合界面に沿って二次元状に形成される極めて薄い層状の領域であり、正孔は領域Ｄ１内を接合界面に沿って移動する。従って、本実施例では領域Ｄ１を「二次元正孔ガス層５３」と称する。図１に示すように、二次元正孔ガス層５３は、ベース領域３６と正孔引抜領域５０との接合界面におけるベース領域３６側に形成される。
電界緩和層５２及びコンタクト領域３８もベース領域３６と同一の材料であるＳｉＣで形成されている。従って、本実施例では、電界緩和層５２及びコンタクト領域３８の不純物濃度などを調整することで、これら（電界緩和層５２及びコンタクト領域３８）と正孔引抜領域５０との接合界面にも二次元正孔ガス層が形成されるようにしている。これらの二次元正孔ガス層は、ベース領域３６と正孔引抜領域５０との接合界面に形成される二次元正孔ガス層５３と略同一の構成であるため、その詳細な説明は省略する。これら二次元正孔ガス層は、二次元正孔ガス層５３と同様に、その接合界面から電界緩和層５２側、コンタクト領域３８側にそれぞれ形成されている。また、二次元正孔ガス層の正孔濃度は、電界緩和層５２の正孔濃度及びコンタクト領域３８の正孔濃度よりも大幅に高くなっている。別言すれば、二次元正孔ガス層における正孔の移動抵抗は、電界緩和層５２及びコンタクト領域３８における正孔の移動抵抗よりも大幅に小さい。このため、以下では、電界緩和層５２と正孔引抜領域５０との接合界面、及びコンタクト領域３８と正孔引抜領域５０との接合界面にそれぞれ形成される二次元正孔ガス層も二次元正孔ガス層５３と称する。即ち、二次元正孔ガス層５３は、正孔引抜領域５０の下面及び側面におけるベース領域３６側に、半導体基板１１の上面にまで延びるように形成されている。
上述した半導体装置１０を使用するときは、ドレイン電極２８が電源電位に接続され、ソース電極４６がグランド電位に接続される。ゲートパッド（図示省略）に印加される電位が閾値電位未満である場合は、半導体装置１０はオフしている。半導体装置１０がオフした状態では、ベース領域３６とドリフト領域３２の界面のＰＮ接合と、電界緩和層５２とドリフト領域３２の界面のＰＮ接合から、空乏層が広がる。電界緩和層５２とドリフト領域３２のＰＮ接合からも空乏層が広がるため、絶縁体２６に印加される電界が緩和され、半導体装置１０の高耐圧化が図られている。
ゲートパッドに印加される電位が閾値電位以上となると、半導体装置１０はオンする。即ち、素子領域においては、ゲートパッドに印加された電位が、図示しないゲート配線を介してゲート電極１６に印加される。ゲート電極１６に印加される電位が閾値電位以上となると、絶縁体２６に接している範囲のベース領域３６にチャネルが形成される。これによって、電子が、ソース電極４６からソース領域４０、ベース領域３６のチャネル、ドリフト領域３２、及びドレイン領域３０を通ってドレイン電極２８に流れる。即ち、ドレイン電極２８からソース電極４６に電流が流れる。
ここで、半導体装置１０に一時的に過大な逆バイアス電圧が印加されると、電界緩和層５２とドリフト領域３２との界面においてアバランシェ降伏が発生する場合がある。アバランシェ降伏が発生すると、図１に示すように上記の界面において電子−正孔対が発生する。発生した正孔は、正孔の移動抵抗が周囲の半導体領域よりも大幅に小さい二次元正孔ガス層５３を通って、二次元正孔ガス層５３内を高速に移動してソース電極４６に排出される。
実施例１の半導体装置１０では、半導体基板の材料（ＳｉＣ）よりも大きなバンドギャップを有する材料（ＡｌＮ）を用いて、半導体基板の上面から電界緩和層５２まで延びる正孔引抜領域５０を形成する。これにより、ＳｉＣ／ＡｌＮ接合界面に価電子帯バンドオフセットが形成され、その接合界面に、正孔が蓄積され易い領域Ｄ１（即ち、二次元正孔ガス層５３）が形成される。二次元正孔ガス層５３は正孔濃度がその周囲の半導体領域よりも大幅に高いため、正孔の移動抵抗が格段に小さくなり、正孔が極めて高速に移動することを可能にする。このようにして二次元正孔ガス層５３が形成されているため、アバランシェ降伏時に電界緩和層５２の境界面に生じた正孔は、電界緩和層５２と接している二次元正孔ガス層５３に優先的に流入し、ソース電極４６に効率的に排出される。従って、正孔がベース領域３６に流入し難くなり、ベース領域３６の電位上昇が抑制され、結果として寄生バイポーラトランジスタが動作することを抑制できる。このため、半導体装置１０に過大な電流が流れることを抑制することができる。
次に、図３、４を参照して実施例２について説明する。以下では、実施例１と相違する点についてのみ説明し、実施例１と同一の構成についてはその詳細な説明を省略する。
実施例２の半導体装置１０ａでは、正孔引抜領域５４がＳｉで形成されている点が実施例１と相違している。図４は、ベース領域３６と正孔引抜領域５４との接合界面におけるエネルギーバンド図を示す。ベース領域３６はＳｉＣで形成されており、正孔引抜領域５４はＳｉで形成されている。Ｅｃ２はＳｉの伝導帯のエネルギー準位の最小値、Ｅｖ２はＳｉの価電子帯のエネルギー準位の最大値を表す。Ｓｉのバンドギャップ（即ちＥｃ２−Ｅｖ２）は約１．１ｅＶである。即ち、正孔引抜領域５４は、ベース領域３６よりもバンドギャップの小さな材料で形成されている。このバンドギャップの相違により、ＳｉＣ／Ｓｉヘテロ接合界面には、価電子帯バンドオフセットが形成される。
バンドオフセットにより、接合界面におけるＳｉ側に、価電子帯がフェルミ準位を上回る領域Ｄ２が形成される。領域Ｄ１と同様に、領域Ｄ２の正孔密度はベース領域３６及び正孔引抜領域５４よりも大幅に高く、領域Ｄ２の正孔の移動抵抗はベース領域３６及び正孔引抜領域５４よりも大幅に小さくなっている。このため、領域Ｄ２では正孔が極めて高速に流れることができる。本実施例では領域Ｄ２を「二次元正孔ガス層５５」と称する。図３に示すように、二次元正孔ガス層５５は、ベース領域３６と正孔引抜領域５４との接合界面における正孔引抜領域５４側に形成される。
電界緩和層５２及びコンタクト領域３８もベース領域３６と同一の材料であるＳｉＣで形成されている。従って、本実施例においても、電界緩和層５２及びコンタクト領域３８の不純物濃度などを調整することで、これら（電界緩和層５２及びコンタクト領域３８）と正孔引抜領域５４との接合界面に二次元正孔ガス層が形成されるようにしている。ガス層は、ベース領域３６と正孔引抜領域５４との接合界面に形成される二次元正孔ガス層５５と略同一の構成であるため、以下では、このガス層も二次元正孔ガス層５５と称する。即ち、二次元正孔ガス層５５は、正孔引抜領域５４の下面及び側面における正孔引抜領域５４側に、半導体基板１１の上面にまで延びるように形成されている。
実施例２の半導体装置１０ａでは、半導体基板の材料（ＳｉＣ）よりも小さなバンドギャップを有する材料（Ｓｉ）を用いる。これにより、二次元正孔ガス層５５が正孔引抜領域５４の境界面における正孔引抜領域５４側に形成される。この場合においても、半導体装置１０ａにアバランシェ降伏が発生すると、それにより生じた正孔が、二次元正孔ガス層５５を通ってソース電極４６に速やかに排出される。従って、半導体装置１０ａに過大な電流が流れることを抑制することができる。即ち、正孔引抜領域を形成する材料のバンドギャップは、半導体基板の材料のバンドギャップより大きくても小さくてもよい。ベース領域３６及び正孔引抜領域のバンドギャップや不純物濃度などを調整することにより、ベース領域３６と正孔引抜領域との接合界面において価電子帯がフェルミ準位を上回る領域が形成される限り、正孔引抜領域を形成する材料は上記の実施例に挙げた材料に限られない。
次に、図５を参照して実施例３について説明する。以下では、実施例１と相違する点についてのみ説明し、実施例１と同一の構成についてはその詳細な説明を省略する。
実施例３の半導体装置１０ｂは、以下の２点で実施例１の半導体装置１０と異なっている。即ち、本実施例の半導体装置１０ｂは、正孔引抜領域５６が半導体基板１１と同じ材料（ＳｉＣ）で形成されている。また、正孔引抜領域５６の不純物濃度は、ベース領域３６の不純物濃度よりも高くなっている。即ち、正孔引抜領域５６の方がベース領域３６よりも抵抗が小さくなっている。この場合、アバランシェ降伏発生により電界緩和層５２の境界面に生じた正孔は、ベース領域３６よりも抵抗が小さい正孔引抜領域５６に優先的に流れ込み、正孔引抜領域５６内を通ってソース電極４６に排出される。このため、正孔はベース領域３６に流入し難くなり、結果として半導体装置１０ｂに過大な電流が流れることを抑制することができる。このように、正孔引抜領域５６の不純物濃度をベース領域３６よりも高くすることによっても、アバランシェ降伏時に電界緩和層５２内に生じた正孔を効率よく引き抜き、ソース電極４６に排出することができる。なお、本実施例では正孔引抜領域５６を半導体基板１１と同じ材料で形成したが、正孔引抜領域５６における移動抵抗がベース領域３６よりも小さい限り、正孔引抜領域５６は半導体基板１１と異なる材料で形成されてもよい。
（変形例１）
次に、図６を参照して実施例３の変形例１について説明する。以下では、実施例３と相違する点についてのみ説明し、実施例３と同一の構成についてはその詳細な説明を省略する。
変形例１の半導体装置１０ｃは、正孔引抜領域５８が半導体基板１１の上面にまで形成されているのではなく、コンタクト領域３８の下面と接するように形成されている点で実施例３の半導体装置１０ｂと異なる。一般に、コンタクト領域３８の不純物濃度はベース領域３６の不純物濃度よりも高くされている。即ち、コンタクト領域３８の抵抗はベース領域３６の抵抗よりも低い。このため、アバランシェ降伏発生により電界緩和層５２の境界面に生じた正孔は、実施例３と同様に正孔引抜領域５８に流れ込み、正孔引抜領域５８を通って、正孔引抜領域５８と接しているコンタクト領域３８に流れ込む。コンタクト領域３８は抵抗が比較的に低いため、正孔はコンタクト領域３８からソース電極４６に速やかに排出される。この構成によっても、アバランシェ降伏により電界緩和層５２に生じた正孔は、ベース領域３６に流入することが抑制され、ソース電極４６に効率的に排出されることができる。
以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、本明細書が開示する半導体装置は、上記の実施例を様々に変形、変更したものが含まれる。
例えば、実施例１では正孔引抜領域５０の不純物濃度はベース領域３６よりも低くされているとしたが、同程度の不純物濃度であってもよい。また、上記の実施例では正孔引抜領域はベース領域３６よりも深い位置まで形成されているが、正孔引抜領域が電界緩和層５２と接している限り、正孔引抜領域の深さはベース領域３６と同じであってもよいし、浅くてもよい。この構成によっても、アバランシェ降伏発生により電界緩和層５２に生じた正孔は、ベース領域３６よりも移動抵抗が小さい正孔引抜領域（二次元正孔ガス層を含む）に優先的に流れ込むため、正孔を効率的に排出することができる。また、電界緩和層５２はゲートトレンチ２４と同じ深さであってもよい。この構成によっても、半導体装置に高い逆バイアス電圧を印加した場合に、ゲート酸化膜に印加される電界が電界緩和層５２によって緩和される効果が得られる。また、上記の実施例では、正孔引抜領域が、半導体基板の上面にコンタクト領域３８を貫通して形成されていたが、半導体基板の上面に接するように形成されている限り、コンタクト領域３８を貫通するように形成されていなくてもよいし、コンタクト領域３８と接していなくてもよい。ここで、半導体基板の上面とは、平坦な面に限られない。例えば、半導体基板の上面に溝が形成される場合、溝の側面及び底面も「半導体基板の上面」に含まれる。従って、例えば、溝の内部にソース電極が形成されており、この溝の底面に接するように正孔引抜領域が形成されている構成も、「正孔引抜領域が半導体基板の上面に接している」ということができる。また、上記の実施例では、二次元正孔ガス層が、ベース領域３６と正孔引抜領域との接合界面だけではなく、電界緩和層５２と正孔引抜領域との接合界面及びコンタクト領域３８と正孔引抜領域との接合界面にもそれぞれ形成されたが、二次元正孔ガス層が電界緩和層５２と接している限り、二次元正孔ガス層はベース領域３６と正孔引抜領域との接合界面にのみ形成される構成であってもよい。また、素子領域に形成される素子構造は、ＭＯＳに限られず、ＩＧＢＴ等のスイッチング素子であってもよい。また、上記の実施例における導電型はこれに限られない。即ち、「ｎ型」が「第１導電型」に相当し、「ｐ型」が「第２導電型」に相当するように構成してもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１１：半導体基板
１６：ゲート電極
２４：ゲートトレンチ
２６：絶縁体
２８：ドレイン電極
３０：ドレイン領域
３２：ドリフト領域
３６：ベース領域
３８：コンタクト領域
４０：ソース領域
４５：キャップ絶縁膜
４６：ソース電極
５０、５４、５６、５８：正孔引抜領域
５２：電界緩和層
５３、５５：二次元正孔ガス層

Claims (3)

  1. 第１導電型であり、半導体基板の上面に臨む範囲に配置されている第１半導体領域と、
    第２導電型であり、半導体基板の上面に臨む範囲に配置されている第２半導体領域と、
    第１導電型であり、第１半導体領域の下面と第２半導体領域の下面に接しているベース領域と、
    第２導電型であり、ベース領域の下面に接しており、ベース領域によって第１半導体領域及び第２半導体領域から分離されているドリフト領域と、
    ベース領域を貫通してドリフト領域にまで延びるゲートトレンチ内に配置され、第２半導体領域とドリフト領域を分離している範囲のベース領域と対向しているゲート電極と、
    ゲート電極とゲートトレンチの内壁との間に配置されている絶縁体と、
    第１導電型であり、その第１導電型の不純物濃度がベース領域の第１導電型の不純物濃度以上であり、ベース領域の下面に接しており、ゲートトレンチと同一、もしくはゲートトレンチよりも深い位置まで形成された電界緩和層と、
    第１導電型であり、半導体基板の上面又は第１半導体領域と接する位置から電界緩和層に接するまで延びており、アバランシェ降伏時に電界緩和層内に生じるキャリアを半導体基板の上面に引き抜くキャリア引抜領域と、を備えていることを特徴とする半導体装置。
  2. キャリア引抜領域は、ベース領域とはバンドギャップが異なる材料で形成されており、
    キャリア引抜領域とベース領域との接合界面には、キャリアの移動抵抗がベース領域におけるキャリアの移動抵抗よりも小さい二次元キャリアガス層が形成されていることを特徴とする請求項１の半導体装置。
  3. キャリア引抜領域の第１導電型の不純物濃度は、ベース領域の第１導電型の不純物濃度よりも高いことを特徴とする請求項１の半導体装置。
JP2013091198A 2013-04-24 2013-04-24 半導体装置 Active JP6077380B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013091198A JP6077380B2 (ja) 2013-04-24 2013-04-24 半導体装置
US14/244,038 US9082815B2 (en) 2013-04-24 2014-04-03 Semiconductor device having carrier extraction in electric field alleviating layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013091198A JP6077380B2 (ja) 2013-04-24 2013-04-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2014216410A true JP2014216410A (ja) 2014-11-17
JP6077380B2 JP6077380B2 (ja) 2017-02-08

Family

ID=51788547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013091198A Active JP6077380B2 (ja) 2013-04-24 2013-04-24 半導体装置

Country Status (2)

Country Link
US (1) US9082815B2 (ja)
JP (1) JP6077380B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115936A (ja) * 2014-12-11 2016-06-23 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シールドゲートを有する炭化珪素装置を形成する方法
JPWO2016080322A1 (ja) * 2014-11-18 2017-09-14 ローム株式会社 半導体装置および半導体装置の製造方法
JP2019165206A (ja) * 2018-03-14 2019-09-26 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
US10777675B2 (en) 2016-06-20 2020-09-15 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11398556B2 (en) 2020-07-09 2022-07-26 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11495665B2 (en) 2020-07-09 2022-11-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101339277B1 (ko) * 2012-12-18 2013-12-09 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6299658B2 (ja) * 2015-04-22 2018-03-28 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
CN106252398B (zh) * 2016-08-19 2019-06-14 苏州捷芯威半导体有限公司 一种igbt器件及其制造方法
JP6233539B1 (ja) * 2016-12-21 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
CN109166918A (zh) * 2018-08-30 2019-01-08 中国科学院微电子研究所 一种绝缘栅双极晶体管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260253A (ja) * 2008-03-26 2009-11-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2012238834A (ja) * 2011-04-12 2012-12-06 Denso Corp 半導体装置の製造方法及び半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
KR100510096B1 (ko) 1997-10-31 2006-02-28 실리코닉스 인코퍼레이티드 트렌치-게이트형 파워 mosfet
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP4788390B2 (ja) * 2005-06-07 2011-10-05 株式会社デンソー 半導体装置の製造方法
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
US8643055B2 (en) * 2007-09-26 2014-02-04 Stmicroelectronics N.V. Series current limiter device
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4577355B2 (ja) * 2007-12-26 2010-11-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
US8390060B2 (en) * 2010-07-06 2013-03-05 Maxpower Semiconductor, Inc. Power semiconductor devices, structures, and related methods
US9396997B2 (en) * 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5482745B2 (ja) * 2011-08-10 2014-05-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5763514B2 (ja) * 2011-12-13 2015-08-12 トヨタ自動車株式会社 スイッチング素子の製造方法
US9287371B2 (en) * 2012-10-05 2016-03-15 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260253A (ja) * 2008-03-26 2009-11-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2012238834A (ja) * 2011-04-12 2012-12-06 Denso Corp 半導体装置の製造方法及び半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016080322A1 (ja) * 2014-11-18 2017-09-14 ローム株式会社 半導体装置および半導体装置の製造方法
US11189709B2 (en) 2014-11-18 2021-11-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2016115936A (ja) * 2014-12-11 2016-06-23 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シールドゲートを有する炭化珪素装置を形成する方法
JP2017204655A (ja) * 2014-12-11 2017-11-16 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シールドゲートを有する炭化珪素装置を形成する方法
US9960230B2 (en) 2014-12-11 2018-05-01 Infineon Technologies Ag Silicon-carbide transistor device with a shielded gate
US10777675B2 (en) 2016-06-20 2020-09-15 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2019165206A (ja) * 2018-03-14 2019-09-26 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7283107B2 (ja) 2018-03-14 2023-05-30 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
US11398556B2 (en) 2020-07-09 2022-07-26 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11495665B2 (en) 2020-07-09 2022-11-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator

Also Published As

Publication number Publication date
JP6077380B2 (ja) 2017-02-08
US20140319577A1 (en) 2014-10-30
US9082815B2 (en) 2015-07-14

Similar Documents

Publication Publication Date Title
JP6077380B2 (ja) 半導体装置
JP6022774B2 (ja) 半導体装置
JP2005183563A (ja) 半導体装置
WO2014188569A1 (ja) ダイオード内蔵ｉｇｂｔ
JP2016167519A (ja) 半導体装置
JP2014131008A (ja) ワイドバンドギャップ半導体装置
JP2014135367A (ja) 半導体装置
JP2005011846A (ja) 半導体装置
JP2013051345A (ja) ダイオード、半導体装置およびｍｏｓｆｅｔ
JP2014216572A (ja) 半導体装置
JP2016115847A (ja) 半導体装置
JP2018060984A (ja) 半導体装置
JP2017195224A (ja) スイッチング素子
JP2014135419A (ja) ダイオード及びダイオードを内蔵した半導体装置
WO2015008458A1 (ja) 半導体装置
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP2015195307A (ja) 半導体装置
JP2016149429A (ja) 逆導通ｉｇｂｔ
JP6067957B2 (ja) 半導体装置
JP2019161112A (ja) 半導体装置
JP2019186252A (ja) 半導体装置
JP2013232561A (ja) 半導体装置
JP2013069871A (ja) 半導体装置
JP2013229382A (ja) 半導体装置
JP2017126610A (ja) スイッチング素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170112

R151 Written notification of patent or utility model registration

Ref document number: 6077380

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250