JP2014212308A - 接続構造及びその製造方法、半導体装置 - Google Patents

接続構造及びその製造方法、半導体装置 Download PDF

Info

Publication number
JP2014212308A
JP2014212308A JP2014066715A JP2014066715A JP2014212308A JP 2014212308 A JP2014212308 A JP 2014212308A JP 2014066715 A JP2014066715 A JP 2014066715A JP 2014066715 A JP2014066715 A JP 2014066715A JP 2014212308 A JP2014212308 A JP 2014212308A
Authority
JP
Japan
Prior art keywords
connection structure
electrode
structure according
nanocarbon material
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014066715A
Other languages
English (en)
Other versions
JP6323113B2 (ja
Inventor
綾香 山田
Ayaka Yamada
綾香 山田
佐藤　信太郎
Shintaro Sato
信太郎 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2014066715A priority Critical patent/JP6323113B2/ja
Publication of JP2014212308A publication Critical patent/JP2014212308A/ja
Application granted granted Critical
Publication of JP6323113B2 publication Critical patent/JP6323113B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/158—Carbon nanotubes
    • C01B32/16—Preparation
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/182—Graphene
    • C01B32/184—Preparation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/043—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ナノカーボン材料を用いるも、ナノカーボン材料と電極との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造及びその製造方法を得る。
【解決手段】接続構造は、Ｓｉ基板１と、Ｓｉ基板１の上方に形成されたナノカーボン材料４と、ナノカーボン材料４と電気的に接続された電極５とを有しており、Ｓｉ基板１とナノカーボン材料４との間に、ドーピング機能を有する分子材料３が挿入されている。
【選択図】図１

Description

本発明は、接続構造及びその製造方法、半導体装置に関する。
現在のＬＳＩは、微細化によりその特性の向上が図られてきた。しかしながら、微細化が進みトランジスタのゲート長が３０ｎｍを下回るようになるに至り、微細化の弊害が現れつつある。そこで、従来利用されてきたシリコンに代わり、より移動度が高い別の材料をチャネルに利用し、特性向上を図る試みが進められている。それらの材料として、ゲルマニウムやＩｎＧａＡｓ等の化合物半導体が候補に挙げられているが、グラフェンやカーボンナノチューブ等の極めて移動度が高い所謂ナノカーボン材料も注目されている。
H. Sugimura et al., Surf. Interf. Anal. 34 (2002) 550. Kang et al., Nature Nanotechnology 2, 230-236 (2007)
グラフェンは、室温でも１００，０００ｃｍ2／Ｖｓ程度の高い移動度を持ち、更に電子、ホールの移動度に差が無いことから、将来のチャネル材料として期待されている。ところが、グラフェンは新しいチャネル材料であるため、ソース電極及びドレイン電極として適切な電極材料が未だ把握されておらず、探索が続けられている現況にある。
チャネル材料にグラフェンを用いたトランジスタ（グラフェン・トランジスタ）のソース電極及びドレイン電極としては、通常、Ｔｉ／Ａｕ、Ｔｉ／Ｐｄ等のＴｉを密着層としたものや、Ｎｉ等の電極が用いられている。しかしながら、そのコンタクト抵抗は高く、最も良いケースでもコンタクト抵抗は５００Ωμｍ程度である。コンタクト抵抗を例えば一桁以上下げないことには、グラフェン・トランジスタの実用化は困難であると考えられる。
本発明は、上記の課題に鑑みてなされたものであり、ナノカーボン材料を用いるも、ナノカーボン材料と電極との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造及びその製造方法、半導体装置を得ることを目的とする。
本発明の接続構造は、基板と、前記基板の上方に形成されたナノカーボン材料と前記ナノカーボン材料と電気的に接続された電極とを含み、前記基板と前記ナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されている。
本発明の接続構造の製造方法は、基板上に、ドーピング機能を有する分子材料を形成する工程と、前記分子材料上にナノカーボン材料を形成する工程と、前記ナノカーボン材料と電気的に接続される電極を形成する工程とを含む。
本発明によれば、ナノカーボン材料を用いるも、ナノカーボン材料と電極との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造を得ることができる。
第１の実施形態による接続構造の構成を示す概略断面図である。 第１の実施形態の変形例による接続構造の構成を示す概略断面図である。 第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 図３に引き続き、第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 第２の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。 第２の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。 図６に引き続き、第２の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。 第３の実施形態によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。 図８に引き続き、第３の実施形態によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。 第３の実施形態によるＣＮＴ・トランジスタの製造方法における所定の工程を示す概略平面図である。 第３の実施形態の変形例１によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。 図１１に引き続き、第３の実施形態の変形例１によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。 第３の実施形態の変形例１によるＣＮＴ・トランジスタの製造方法における所定の工程を示す概略平面図である。 第３の実施形態の変形例２によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。 図１４に引き続き、第３の実施形態の変形例２によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。
（第１の実施形態）
本実施形態では、本発明の基本構成である接続構造の概略構成について説明する。この接続構造は、ナノカーボン材料を用いた各種トランジスタやホール素子等に適用することができる。
図１は、第１の実施形態による接続構造の構成を示す概略断面図である。
本実施形態による接続構造は、基板としてＳｉ基板１上に絶縁膜２が形成され、絶縁膜２上に、ドーピング機能を有するドーパント分子からなる分子材料３と、ナノカーボン材料４と、ナノカーボン材料４と電気的に接続された電極５とが設けられて構成されている。
基板は、Ｓｉ基板１の代わりに絶縁基板等を用いても良い。絶縁膜２は、例えばシリコン酸化膜等である。
分子材料３は、ナノカーボン材料４に電荷（電子又はホール）を供与するドーパント分子、例えば、Ｆ4−ＴＣＮＱ（2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane）、Ｆ2−ＴＣＮＱ、Ｆ−ＴＣＮＱ、ＴＣＮＱ、フッ化ペンタセン、ＰＥＩ(Polyethylenimine)、ジアゾニウム塩(4-(N,N-Dimethylamino)benzenediazonium Tetrafluoroborate、4-Bromobenzenediazonium Tetrafluoroborate等)、ベンジルビオロゲン、フッ化アルキルシラン（heptadecafluoro-1,1,2,2-tetrahydro-decyl-1-trimethoxysilane等）、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、Ｎ−ジメチル−３−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか１種の分子からなるものである。
ここで、Ｆ4−ＴＣＮＱ、Ｆ2−ＴＣＮＱ、Ｆ−ＴＣＮＱ、ＴＣＮＱ、フッ化ペンタセン、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシランは、ｐ型のドーパントとして機能する分子である。
ＰＥＩ、Ｎ−３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ，Ｎ−メチル−３−アミノプロピルメトキシシラン、及びＮ−ジメチル−３−アミノプロピルメトキシシランは、ｎ型のドーパントとして機能する分子である。
分子材料３は、単分子層である所謂ＳＡＭ膜としても良い。ＳＡＭ膜としては、形成部表面がシリコン酸化膜等の酸化物系である場合には有機シラン系（３−アミノプロピルトリメトキシ（エトキシ）シラン，Ｎ，Ｎ−ジメチル−３−アミノプロピルトリメトキシシラン，フルオロアルキル−トリクロロシラン等）を主として用いるが、例えば金属表面に形成する場合には有機硫黄系（アルキルチオール等）を用いても良い。
本実施形態では、分子材料３は、ナノカーボン材料の電極５下の部位の極性をｎ型とするのであれば、ｎ型ドーパント分子として、例えばＮ，Ｎ−ジメチル−３−アミノプロピルトリメトキシシランからなる有機シラン系のＳＡＭ膜で形成される。分子材料３は、ナノカーボン材料の電極５下の部位の極性をｐ型とするのであれば、ｐ型ドーパント分子として、例えばフルオロアルキル−トリクロロシランからなる有機シラン系のＳＡＭ膜で形成される。
分子材料３は、絶縁膜２上でナノカーボン材料４の電極５との接続部位に位置整合するように、絶縁膜２とナノカーボン材料４との間に挿入されている。
ナノカーボン材料４は、グラフェン又はカーボンナノチューブであり、絶縁膜２の上方で分子材料３を介して配置されている。
電極５は、ナノカーボン材料４の電子状態を殆ど変調しない導電材料、例えば、Ａｕ，Ａｇ，Ａｌ，Ｐｔ，Ｃｕ，Ｉｒ，及びＰｄのいずれか１種の金属材料で形成される。図１の例では、電極５は一対の電極とされている。
本実施形態による接続構造では、絶縁膜２とナノカーボン材料４との間に、ドーパント分子からなる分子材料３が挿入されている。分子材料３は、ナノカーボン材料４の電極５との接続部位に位置整合して配置されている。この構成により、ナノカーボン材料４は、分子材料３のドーパント分子から電荷が供与されて状態密度が増加する。これにより、ナノカーボン材料４と電極５とのコンタクト抵抗が大幅に低減する。
以上説明したように、本実施形態によれば、ナノカーボン材料３を用いるも、ナノカーボン材料３と電極５との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造が実現する。
（変形例）
本例では、第１の実施形態と同様に接続構造の概略構成について開示するが、更に他のナノカーボン材料が付加される点で第１の実施形態と相違する。
図２は、第１の実施形態の変形例による接続構造の構成を示す概略断面図である。なお、第１の実施形態と同様の構成部材については、図１と同符号を付して詳しい説明を省略する。
本例による接続構造は、基板としてＳｉ基板１上に絶縁膜２が形成され、絶縁膜２上に、ドーピング機能を有するドーパント分子からなる分子材料３と、ナノカーボン材料４と、ナノカーボン材料４と電気的に接続された電極６とが設けられて構成されている。
本例では更に、ナノカーボン材料４と電極６との間に、他のナノカーボン材料６が挿入されている。ナノカーボン材料７は、アモルファスカーボン、グラフェン、フラーレン、カーボンナノチューブ、及びカーボンナノファイバから選ばれた１種からなる。ナノカーボン材料７は導電材料であるため、ナノカーボン材料４と電極６との間の電気的導通は確保される。
電極６は、例えば、ナノカーボン材料４に対して密着性に優れた材料であるＴｉ６ａとＡｕ６ｂとが順次積層されて形成される。
この場合、Ｔｉ６ａのナノカーボン材料４へのドーピングの発生が懸念される。ナノカーボン材料４として例えばグラフェンを用いてチャネル層を形成したグラフェン・トランジスタでは、グラフェンの電極との接触によりドーピングが発生すると、グラフェンのバンド構造が歪んでしまうという問題がある。
本例では、ナノカーボン材料４と電極６との間にナノカーボン材料７が挿入されており、ナノカーボン材料７の介在により電極６からナノカーボン材料４への意図しないドーピングが抑止される。そして、分子材料３を適宜選択することにより、ナノカーボン材料４の電極６下の部位の極性（ｎ型（ｎ+，ｎ-も含む）又はｐ型（ｐ+，ｐ-も含む））を厳密に制御することが可能となる。
（第２の実施形態）
本実施形態では、第１の実施形態による接続構造を適用した、チャネル材料にグラフェンを用いたトランジスタ（グラフェン・トランジスタ）を開示する。本実施形態では、グラフェン・トランジスタの構成をその製造方法と共に説明する。
図３〜図４は、第２の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。図５は、第２の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。
先ず、図３（ａ）に示すように、分子材料１３を形成する。
詳細には、基板、ここではＳｉ基板１１を用意し、Ｓｉ基板１１上に熱酸化等によりシリコン酸化膜１２を形成する。
次に、シリコン酸化膜１２上に、気相法（非特許文献２を参照）によりＳＡＭ膜として分子材料１３を形成する。
詳細には、シリコン酸化膜１２の形成されたＳｉ基板１１と、開放容器に入れたドーパント分子、ここでは３−アミノプロピルトリメトキシシランとを、グローブボックス内のテフロン（登録商標）性密閉容器中に、大気圧下で封入する。その後、テフロン製密閉容器を電気炉内に置いて、数時間程度の加熱処理を行う。加熱温度は、例えば１００℃とする。この加熱処理により、シリコン酸化膜１２上に３−アミノプロピルトリメトキシシランのＳＡＭ膜が形成される。
次に、形成されたＳＡＭ膜に各種の処理を施す。具体的には、エタノール処理、トルエン処理、１ｍＭの水酸化カリウム処理、１ｍＭの硝酸処理をそれぞれ１０分間程度、順次行う。その後、純水で洗浄した後、Ｎ2でブロー処理する。
以上により、ＳＡＭ膜からなる分子材料１３が形成される。
続いて、図３（ｂ）に示すように、分子材料１３をパターニングする。
詳細には、分子材料１３上にレジストを塗布し、フォトリソグラフィによりレジストを加工し、分子材料１３上の電極形成予定部位にレジストを残す。このレジストをマスクとして用いて、分子材料１３を強酸（硝酸等）によりウェットエッチングし、分子材料１３の露出部分をパターニングする。このウェットエッチングの代わりに、酸素プラズマ等を利用したドライエッチングを行っても良い。その後、レジストを所定の薬液を用いたウェットエッチング等により除去する。以上により、シリコン酸化膜１２上の電極形成予定部位のみに分子材料１３が残る。残存する分子材料１３を分子材料１３ａ，１３ｂとする。
続いて、図３（ｃ）に示すように、分子材料１３ａ，１３ｂ上にグラフェン膜１４を転写形成する。
先ず、グラフェンを形成する。
詳細には、例えば酸化膜付シリコン基板上に１０００ｎｍ程度の厚みに銅薄膜が形成された基体をＣＶＤ装置内に設置し、ＣＶＤ装置内に原料ガスを導入する。原料ガスとしては、例えばメタン（ＣＨ4）、Ｈ2、Ａｒの混合ガスを用いる。ＣＨ4ガスの流量を０．７５ｓｃｃｍ程度、Ｈ2ガスの流量を１００ｓｃｃｍ程度、Ａｒガスの流量を１０００ｓｃｃｍ程度とする。
上記の成長条件で、例えば６０分間程度、グラフェンを堆積する。グラフェンは、そのグレインサイズが十分大きく、単結晶且つ単層（単原子層）として形成される。ここで、成長条件を適宜制御する（例えば成長時間を長く設定する等）ことにより、２層乃至３層、或いはそれ以上の層数に形成することもできる。
次に、基体上に形成されたグラフェンを、分子材料１３ａ，１３ｂ上に転写する。転写されたグラフェンを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料１３ａ，１３ｂ上に、チャネル領域を構成するグラフェン膜１４が形成される。
続いて、図４（ａ）に示すように、グラフェン膜１４上に密着膜１５ａ，１５ｂを介してソース電極１６ａ及びドレイン電極１６ｂを形成する。
先ず、図４（ａ）及び図５（ａ）に示すように、グラフェン膜１４上に導電性の密着膜１５ａ，１５ｂ及びこれらの上に電極材料を形成する。
詳細には、グラフェン膜１４上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ｔｉ，Ｃｒ，及びＮｉのいずれか１種の金属材料、ここではＴｉを１ｎｍ程度の厚みに堆積する。電極材料は、Ａｕ，Ａｇ，Ａｌ，Ｐｔ，Ｃｕ，Ｉｒ，及びＰｄのいずれか１種の金属材料、ここではＡｕを５ｎｍ程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、ラフェン膜１４上に導電性の密着膜１５ａ，１５ｂ及びこれらの上にＡｕが形成される。なお図５（ａ）では、図面の見易さを考慮して、密着膜１５ａ，１５ｂ上のＡｕの図示を省略する。
密着膜１５ａ，１５ｂ（及びこれらの上のＡｕ）は、分子材料１３ａ，１３ｂ上に相当する部位を含むグラフェン膜１４上の電極形成予定部位を覆う電極形状に形成されるが、後に形成される電極よりも小面積に形成される。具体的に、密着膜１５ａ，１５ｂには、グラフェン膜１４上で互いに対向する部分でチャネルエッジ部を残すように凹部１５Ａ，１５Ｂが形成される。グラフェン膜１４の全幅をＷ0、グラフェン膜１４のチャネルエッジ部に相当する部分のＷ1とすると、幅Ｗ0における幅Ｗ1の割合Ｒが、
Ｒ＝２Ｗ1／Ｗ0×１００≦１０％
を満たすように凹部１５Ａ，１５Ｂが形成される。凹部１５Ａ，１５Ｂの凹み深さＤは、１０ｎｍ程度以上５μｍ程度以下に調節される。Ｔｉ，Ｃｒ，Ｎｉ等の密着材料は、グラフェンの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本実施形態では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部１５Ａ，１５Ｂを形成する。これにより、電極が形成された際に凹部１５Ａ，１５Ｂで電極がグラフェン膜１４と直接的に接触する部位が設けられ、グラフェン膜１４における電子状態の変調が可及的に抑止される。上記の割合Ｒが１０％以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
次に、図４（ａ）及び図５（ｂ）に示すように、密着膜１５ａ，１５ｂ及びこれらの上のＡｕ上に、ソース電極１６ａ及びドレイン電極１６ｂを形成する。
詳細には、密着膜１５ａ，１５ｂ及びこれらの上のＡｕ上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではＡｕを蒸着法等により開口内を含む全面に、例えば５０ｎｍ程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のＡｕを除去する。以上により、密着膜１５ａ，１５ｂを覆うソース電極１６ａ及びドレイン電極１６ｂが形成される。ソース電極１６ａ及びドレイン電極１６ｂのグラフェン膜１４と電気的に接続された部位の下方には、分子材料１３ａ，１３ｂが位置している。ソース電極１６ａ及びドレイン電極１６ｂは、密着膜１５ａ，１５ｂの凹部１５Ａ，１５Ｂでグラフェン膜１４と直接的に接触している。この構成により、グラフェン膜１４における電子状態の変調が可及的に抑止される。
続いて、図４（ｂ）に示すように、ゲート絶縁膜１７を形成する。
詳細には、先ず、ソース電極１６ａ及びドレイン電極１６ｂ間のグラフェン膜１４上を含む全面に、真空蒸着法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１７が形成される。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図４（ｃ）に示すように、ゲート電極１８を形成する。
詳細には、ゲート絶縁膜１７上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、グラフェン膜１４上にゲート絶縁膜１７を介してゲート電極１８が形成される。
しかる後、ソース電極１６ａ、ドレイン電極１６ｂ、ゲート電極１８と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。
本実施形態によるグラフェン・トランジスタでは、シリコン酸化膜１２とグラフェン膜１４との間に、ドーパント分子からなる分子材料１３ａ，１３ｂが挿入されている。分子材料１３ａ，１３ｂは、グラフェン膜１４のソース電極１６ａ及びドレイン電極１６ｂとの接続部位に位置整合して配置されている。この構成により、グラフェン膜１４は、分子材料１３ａ，１３ｂのドーパント分子から電荷が供与されて状態密度が増加する。これにより、グラフェン膜１４とソース電極１６ａ及びドレイン電極１６ｂとのコンタクト抵抗が大幅に低減する。
以上説明したように、本実施形態によれば、移動度の高いグラフェン膜１４をチャネル材料に用いるも、グラフェン膜１４とソース電極１６ａ及びドレイン電極１６ｂとの十分に低いコンタクト抵抗を実現する信頼性の高いグラフェン・トランジスタが実現する。
（変形例）
本例では、第２の実施形態と同様にグラフェン・トランジスタを開示するが、更に他のナノカーボン材料が付加形成される点で第２の実施形態と相違する。
図６及び図７は、第２の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。
先ず、第２の実施形態と同様に、図３（ａ）〜図３（ｃ）の各工程を順次実行する。
続いて、図６（ａ）に示すように、グラフェン膜１４の電極形成予定部位を覆うカーボン膜２２ａ，２２ｂを形成する。
詳細には、グラフェン膜１４上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、グラフェン膜１４の電極形成予定部位を露出する開口を形成する。カーボン材料として例えばアモルファスカーボンを、蒸着法等により開口内を含む全面に、例えば５ｎｍ程度の厚みに堆積する。カーボン材料としては、アモルファスカーボンの代わりに、グラフェン、フラーレン、カーボンナノチューブ、及びカーボンナノファイバから選ばれた１種を形成しても良い。
次に、リフトオフ法により、レジスト及びその上のアモルファスカーボンを除去する。以上により、グラフェン膜１４の電極形成予定部位を覆うカーボン膜２２ａ，２２ｂが形成される。
続いて、図６（ｂ）に示すように、カーボン膜２２ａ，２２ｂ上にソース電極２３ａ及びドレイン電極２３ｂを形成する。
詳細には、カーボン膜２２ａ，２２ｂ上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、カーボン膜２２ａ，２２ｂの表面を露出する開口を形成する。蒸着法等により開口内を含む全面に電極材料、ここでは例えばＴｉ及びＡｕを蒸着法等により順次堆積する。Ｔｉは５ｎｍ程度の厚みに、Ａｕは３０ｎｍ程度の厚みにそれぞれ堆積する。
次に、リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、グラフェン膜１４の電極形成予定部位上に、カーボン膜２２ａ，２２ｂを介して、Ｔｉ２３ａ１／Ａｕ２３ａ２からなるソース電極２３ａと、Ｔｉ２３ｂ１／Ａｕ２３ｂ２からなるドレイン電極２３ｂとが形成される。
続いて、図７（ａ）に示すように、ゲート絶縁膜１７を形成する。
詳細には、先ず、ソース電極２３ａ及びドレイン電極２３ｂ間のグラフェン膜１４上を含む全面に、真空蒸着法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１７が形成される。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図７（ｂ）に示すように、ゲート電極１８を形成する。
詳細には、ゲート絶縁膜１７上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、グラフェン膜１４上にゲート絶縁膜１７を介してゲート電極１８が形成される。
しかる後、ソース電極２３ａ、ドレイン電極２３ｂ、ゲート電極１８と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。
本例によるグラフェン・トランジスタでは、シリコン酸化膜１２とグラフェン膜１４との間に、ドーパント分子からなる分子材料１３ａ，１３ｂが挿入されている。分子材料１３ａ，１３ｂは、グラフェン膜１４のソース電極２３ａ及びドレイン電極２３ｂとの接続部位に位置整合して配置されている。この構成により、グラフェン膜１４は、分子材料１３ａ，１３ｂのドーパント分子から電荷が供与されて状態密度が増加する。これにより、グラフェン膜１４とソース電極２３ａ及びドレイン電極２３ｂとのコンタクト抵抗が大幅に低減する。
更に本例では、グラフェン膜１４とソース電極２３ａ及びドレイン電極２３ｂとの間にカーボン膜２２ａ，２２ｂが挿入されており、カーボン膜２２ａ，２２ｂの介在によりソース電極２３ａ及びドレイン電極２３ｂからグラフェン膜１４への意図しないドーピングが抑止される。そして、分子材料１３ａ，１３ｂを適宜選択することにより、グラフェン膜１４のソース電極２３ａ下及びドレイン電極２３ｂ下の部位の極性を厳密に制御することが可能となる。
以上説明したように、本例によれば、移動度の高いグラフェン膜１４をチャネル材料に用い、Ｔｉ等を含むソース電極２３ａ及びドレイン電極２３ｂを形成するも、グラフェン膜１４への意図しないドーピングを抑制し、グラフェン膜１４とソース電極２３ａ及びドレイン電極２３ｂとの十分に低いコンタクト抵抗を実現する信頼性の高いグラフェン・トランジスタが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態による接続構造を適用した、チャネル材料にカーボンナノチューブ（ＣＮＴ）を用いたトランジスタ（ＣＮＴ・トランジスタ）を開示する。本実施形態では、ＣＮＴ・トランジスタの構成をその製造方法と共に説明する。
図８〜図９は、第３の実施形態によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。図１０は、第３の実施形態によるＣＮＴ・トランジスタの製造方法における所定の工程を示す概略平面図である。
先ず、第２の実施形態と同様に、図２（ａ），（ｂ）の各工程を順次実行する。
続いて、図８（ａ）及び図１０（ａ）に示すように、分子材料１３ａ，１３ｂ上にＣＮＴ膜２１を転写形成する。
詳細には、例えば石英からなる基体をＣＶＤ装置内に設置し、ＣＶＤ装置内に原料ガス、例えばアセチレン（Ｃ2Ｈ2）及びＡｒの混合ガスを導入し、石英基体の表面に複数のＣＮＴを成長する。石英基体上では、ＣＮＴは略平行に揃って形成される。形成されたＣＮＴを覆うように石英基体の表面にポリメチルメタクリレート（ＰＭＭＡ）を形成し、例えばフッ酸を用いて石英基体を溶解する。以上により、複数のＣＮＴを表面に含むＰＭＭＡが残存する。
次に、ＰＭＭＡのＣＮＴを、分子材料１３ａ，１３ｂ上に転写する。転写されたＣＮＴを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料１３ａ，１３ｂ上に、チャネル領域を構成するＣＮＴ膜２１が形成される。複数のＣＮＴ２１ａが略平行に揃ったＣＮＴ群をＣＮＴ膜２１としている。
続いて、図８（ｂ）に示すように、ＣＮＴ膜２１上に密着膜１５ａ，１５ｂを介してソース電極１６ａ及びドレイン電極１６ｂを形成する。
先ず、図８（ｂ）及び図１０（ｂ）に示すように、ＣＮＴ膜２１上に導電性の密着膜１５ａ，１５ｂ及びこれらの上に電極材料を形成する。
詳細には、ＣＮＴ膜２１上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ｔｉ，Ｃｒ，及びＮｉのいずれか１種の金属材料、ここではＴｉを１ｎｍ程度の厚みに堆積する。電極材料は、Ａｕ，Ａｇ，Ａｌ，Ｐｔ，Ｃｕ，Ｉｒ，及びＰｄのいずれか１種の金属材料、ここではＡｕを５ｎｍ程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、ＣＮＴ膜２１上に導電性の密着膜１５ａ，１５ｂ及びこれらの上にＡｕが形成される。なお図１０（ｂ）では、図面の見易さを考慮して、密着膜１５ａ，１５ｂ上のＡｕの図示を省略する。
密着膜１５ａ，１５ｂ（及びこれらの上のＡｕ）は、分子材料１３ａ，１３ｂ上に相当する部位を含むＣＮＴ膜２１上の電極形成予定部位を覆う電極形状に形成されるが、後に形成される電極よりも小面積に形成される。具体的に、密着膜１５ａ，１５ｂには、ＣＮＴ膜２１上で互いに対向する部分でチャネルエッジ部を残すように凹部１５Ａ，１５Ｂが形成される。ＣＮＴ膜２１の全幅をＷ0、ＣＮＴ膜２１のチャネルエッジ部に相当する部分のＷ1とすると、幅Ｗ0における幅Ｗ1の割合Ｒが、
Ｒ＝２Ｗ1／Ｗ0×１００≦１０％
を満たすように凹部１５Ａ，１５Ｂが形成される。凹部１５Ａ，１５Ｂの凹み深さＤは、１０ｎｍ程度以上５μｍ程度以下に調節される。Ｔｉ，Ｃｒ，Ｎｉ等の密着材料は、ＣＮＴの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本実施形態では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部１５Ａ，１５Ｂを形成する。これにより、電極が形成された際に凹部１５Ａ，１５Ｂで電極がＣＮＴ膜２１と直接的に接触する部位が設けられ、ＣＮＴ膜２１における電子状態の変調が可及的に抑止される。上記の割合Ｒが１０％以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
次に、図８（ｂ）及び図１０（ｃ）に示すように、密着膜１５ａ，１５ｂ及びこれらの上のＡｕ上に、ソース電極１６ａ及びドレイン電極１６ｂを形成する。
詳細には、密着膜１５ａ，１５ｂ及びこれらの上のＡｕ上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではＡｕを蒸着法等により開口内を含む全面に、例えば５０ｎｍ程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のＡｕを除去する。以上により、密着膜１５ａ，１５ｂを覆うソース電極１６ａ及びドレイン電極１６ｂが形成される。ソース電極１６ａ及びドレイン電極１６ｂのＣＮＴ膜２１と電気的に接続された部位の下方には、分子材料１３ａ，１３ｂが位置している。ソース電極１６ａ及びドレイン電極１６ｂは、密着膜１５ａ，１５ｂの凹部１５Ａ，１５ＢでＣＮＴ膜２１と直接的に接触している。この構成により、ＣＮＴ膜２１における電子状態の変調が可及的に抑止される。
続いて、図９（ａ）に示すように、ゲート絶縁膜１７を形成する。
詳細には、先ず、ソース電極１６ａ及びドレイン電極１６ｂ間のＣＮＴ膜２１上を含む全面に、真空蒸着等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えばＡＬＤ法により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１７が形成される。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図９（ｂ）に示すように、ゲート電極１８を形成する。
詳細には、ゲート絶縁膜１７上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、ＣＮＴ膜２１上にゲート絶縁膜１７を介してゲート電極１８が形成される。
しかる後、ソース電極１６ａ、ドレイン電極１６ｂ、ゲート電極１８と接続される配線の形成、保護膜の形成等の諸工程を経て、ＣＮＴ・トランジスタが形成される。
本実施形態によるＣＮＴ・トランジスタでは、シリコン酸化膜１２とＣＮＴ膜２１との間に、ドーパント分子からなる分子材料１３ａ，１３ｂが挿入されている。分子材料１３ａ，１３ｂは、ＣＮＴ膜２１のソース電極１６ａ及びドレイン電極１６ｂとの接続部位に位置整合して配置されている。この構成により、ＣＮＴ膜２１は、分子材料１３ａ，１３ｂのドーパント分子から電荷が供与されて状態密度が増加する。これにより、ＣＮＴ膜２１とソース電極１６ａ及びドレイン電極１６ｂとのコンタクト抵抗が大幅に低減する。
以上説明したように、本実施形態によれば、移動度の高いＣＮＴ膜２１をチャネル材料に用いるも、ＣＮＴ膜２１とソース電極１６ａ及びドレイン電極１６ｂとの十分に低いコンタクト抵抗を実現する信頼性の高いＣＮＴ・トランジスタが実現する。
（変形例１）
本例では、第３の実施形態と同様にＣＮＴ・トランジスタを開示するが、ＣＮＴ膜の構成が異なる点で第３の実施形態と相違する。本実施形態では、ＣＮＴ・トランジスタの構成をその製造方法と共に説明する。
図１１〜図１２は、第３の実施形態の変形例１によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。図１３は、第３の実施形態の変形例１によるＣＮＴ・トランジスタの製造方法における所定の工程を示す概略平面図である。
先ず、第２の実施形態と同様に、図３（ａ），（ｂ）の各工程を順次実行する。
続いて、図１１（ａ）及び図１３（ａ）に示すように、分子材料１３ａ，１３ｂ上にＣＮＴ膜３１を転写形成する。
詳細には、例えばイソプロピルアルコール（ＩＰＡ）中にＣＮＴを分散させ、これをスピンコート法により、分子材料１３ａ，１３ｂ上を含むシリコン酸化膜１２上の全面に塗布する。このＣＮＴを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料１３ａ，１３ｂ上に、チャネル領域を構成するＣＮＴ膜３１が形成される。ランダムな方向に形成された複数のＣＮＴ３１ａからなるＣＮＴ群をＣＮＴ膜３１としている。この構成により、ＣＮＴ膜３１下で分子材料１３ａ，１３ｂ間には空隙が形成される。
続いて、図１１（ｂ）に示すように、ＣＮＴ膜３１上に密着膜１５ａ，１５ｂを介してソース電極１６ａ及びドレイン電極１６ｂを形成する。
先ず、図１１（ｂ）及び図１３（ｂ）に示すように、ＣＮＴ膜３１上に導電性の密着膜１５ａ，１５ｂ及びこれらの上に電極材料を形成する。
詳細には、ＣＮＴ膜３１上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ｔｉ，Ｃｒ，及びＮｉのいずれか１種の金属材料、ここではＴｉを１ｎｍ程度の厚みに堆積する。電極材料は、Ａｕ，Ａｇ，Ａｌ，Ｐｔ，Ｃｕ，Ｉｒ，及びＰｄのいずれか１種の金属材料、ここではＡｕを５ｎｍ程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、ＣＮＴ膜３１上に導電性の密着膜１５ａ，１５ｂ及びこれらの上にＡｕが形成される。なお図１３（ｂ）では、図面の見易さを考慮して、密着膜１５ａ，１５ｂ上のＡｕの図示を省略する。
密着膜１５ａ，１５ｂ（及びこれらの上のＡｕ）は、分子材料１３ａ，１３ｂ上に相当する部位を含むＣＮＴ膜３１上の電極形成予定部位を覆う電極形状に形成されるが、後に形成される電極よりも小面積に形成される。具体的に、密着膜１５ａ，１５ｂには、ＣＮＴ膜３１上で互いに対向する部分でチャネルエッジ部を残すように凹部１５Ａ，１５Ｂが形成される。ＣＮＴ膜３１の全幅をＷ0、ＣＮＴ膜３１のチャネルエッジ部に相当する部分のＷ1とすると、幅Ｗ0における幅Ｗ1の割合Ｒが、
Ｒ＝２Ｗ1／Ｗ0×１００≦１０％
を満たすように凹部１５Ａ，１５Ｂが形成される。凹部１５Ａ，１５Ｂの凹み深さＤは、１０ｎｍ程度以上５μｍ程度以下に調節される。Ｔｉ，Ｃｒ，Ｎｉ等の密着材料は、ＣＮＴの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本例では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部１５Ａ，１５Ｂを形成する。これにより、電極が形成された際に凹部１５Ａ，１５Ｂで電極がＣＮＴ膜３１と直接的に接触する部位が設けられ、ＣＮＴ膜３１における電子状態の変調が可及的に抑止される。上記の割合Ｒが１０％以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
次に、図１１（ｂ）及び図１３（ｃ）に示すように、密着膜１５ａ，１５ｂ及びこれらの上のＡｕ上に、ソース電極１６ａ及びドレイン電極１６ｂを形成する。
詳細には、密着膜１５ａ，１５ｂ及びこれらの上のＡｕ上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではＡｕを蒸着法等により開口内を含む全面に、例えば５０ｎｍ程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のＡｕを除去する。以上により、密着膜１５ａ，１５ｂを覆うソース電極１６ａ及びドレイン電極１６ｂが形成される。ソース電極１６ａ及びドレイン電極１６ｂのＣＮＴ膜３１と電気的に接続された部位の下方には、分子材料１３ａ，１３ｂが位置している。ソース電極１６ａ及びドレイン電極１６ｂは、密着膜１５ａ，１５ｂの凹部１５Ａ，１５ＢでＣＮＴ膜３１と直接的に接触している。この構成により、ＣＮＴ膜３１における電子状態の変調が可及的に抑止される。
続いて、図１２（ａ）に示すように、ゲート絶縁膜１７を形成する。
詳細には、先ず、ソース電極１６ａ及びドレイン電極１６ｂ間のＣＮＴ膜３１上を含む全面に、真空蒸着法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えばＡＬＤ法により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１７が形成される。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１２（ｂ）に示すように、ゲート電極１８を形成する。
詳細には、ゲート絶縁膜１７上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、ＣＮＴ膜３１上にゲート絶縁膜１７を介してゲート電極１８が形成される。
しかる後、ソース電極１６ａ、ドレイン電極１６ｂ、ゲート電極１８と接続される配線の形成、保護膜の形成等の諸工程を経て、ＣＮＴ・トランジスタが形成される。
本例によるＣＮＴ・トランジスタでは、シリコン酸化膜１２とＣＮＴ膜３１との間に、ドーパント分子からなる分子材料１３ａ，１３ｂが挿入されている。分子材料１３ａ，１３ｂは、ＣＮＴ膜３１のソース電極１６ａ及びドレイン電極１６ｂとの接続部位に位置整合して配置されている。この構成により、ＣＮＴ膜３１は、分子材料１３ａ，１３ｂのドーパント分子から電荷が供与されて状態密度が増加する。これにより、ＣＮＴ膜３１とソース電極１６ａ及びドレイン電極１６ｂとのコンタクト抵抗が大幅に低減する。
以上説明したように、本例によれば、移動度の高いＣＮＴ膜３１をチャネル材料に用いるも、ＣＮＴ膜３１とソース電極１６ａ及びドレイン電極１６ｂとの十分に低いコンタクト抵抗を実現する信頼性の高いＣＮＴ・トランジスタが実現する。
（変形例２）
本例では、第３の実施形態と同様にＣＮＴ・トランジスタを開示するが、更に他のナノカーボン材料が付加形成される点で第２の実施形態と相違する。
図１４及び図１５は、第３の実施形態の変形例２によるＣＮＴ・トランジスタの製造方法の主要工程を示す概略断面図である。
先ず、第３の実施形態と同様に、図３（ａ）〜図３（ｃ）、及び図８（ａ）の各工程を順次実行する。
続いて、図１４（ａ）に示すように、ＣＮＴ膜２１の電極形成予定部位を覆うカーボン膜３２ａ，３２ｂを形成する。
詳細には、ＣＮＴ膜２１上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、ＣＮＴ膜２１の電極形成予定部位を露出する開口を形成する。カーボン材料として例えばアモルファスカーボンを、蒸着法等により開口内を含む全面に、例えば５ｎｍ程度の厚みに堆積する。カーボン材料としては、アモルファスカーボンの代わりに、グラフェン、フラーレン、カーボンナノチューブ、及びカーボンナノファイバから選ばれた１種を形成しても良い。
次に、リフトオフ法により、レジスト及びその上のアモルファスカーボンを除去する。以上により、ＣＮＴ膜２１の電極形成予定部位を覆うカーボン膜３２ａ，３２ｂが形成される。
続いて、図１４（ｂ）に示すように、カーボン膜３２ａ，３２ｂ上にソース電極３３ａ及びドレイン電極３３ｂを形成する。
詳細には、カーボン膜３２ａ，３２ｂ上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、カーボン膜３２ａ，３２ｂの表面を露出する開口を形成する。蒸着法等により開口内を含む全面に電極材料、ここでは例えばＴｉ及びＡｕを蒸着法等により順次堆積する。Ｔｉは５ｎｍ程度の厚みに、Ａｕは３０ｎｍ程度の厚みにそれぞれ堆積する。
次に、リフトオフ法により、レジスト及びその上のＴｉ及びＡｕを除去する。以上により、ＣＮＴ膜２１の電極形成予定部位上に、カーボン膜３２ａ，３２ｂを介して、Ｔｉ３３ａ１／Ａｕ３３ａ２からなるソース電極３３ａと、Ｔｉ３３ｂ１／Ａｕ３３ｂ２からなるドレイン電極３３ｂとが形成される。
続いて、図１５（ａ）に示すように、ゲート絶縁膜１７を形成する。
詳細には、先ず、ソース電極３３ａ及びドレイン電極３３ｂ間のＣＮＴ膜２１上を含む全面に、真空蒸着法等によりＡｌを例えば１ｎｍ程度の厚みに堆積し、このＡｌを自然酸化させる。
次に、Ａｌ上に絶縁材料として例えばＨｆＯ2を堆積する。ＨｆＯ2は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、例えば５ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１７が形成される。
なお、ＨｆＯ2の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、ＨｆＯ2を堆積する代わりに、Ｈｆの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ａｌ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１５（ｂ）に示すように、ゲート電極１８を形成する。
詳細には、ゲート絶縁膜１７上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばＴｉ／Ａｕを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のＴｉ／Ａｕを除去する。以上により、ＣＮＴ膜２１上にゲート絶縁膜１７を介してゲート電極１８が形成される。
本例によるＣＮＴ・トランジスタでは、シリコン酸化膜１２とＣＮＴ膜２１との間に、ドーパント分子からなる分子材料１３ａ，１３ｂが挿入されている。分子材料１３ａ，１３ｂは、ＣＮＴ膜２１のソース電極３３ａ及びドレイン電極３３ｂとの接続部位に位置整合して配置されている。この構成により、ＣＮＴ膜２１は、分子材料１３ａ，１３ｂのドーパント分子から電荷が供与されて状態密度が増加する。これにより、ＣＮＴ膜２１とソース電極３３ａ及びドレイン電極３３ｂとのコンタクト抵抗が大幅に低減する。
更に本例では、ＣＮＴ膜２１とソース電極３３ａ及びドレイン電極３３ｂとの間にカーボン膜３２ａ，３２ｂが挿入されており、カーボン膜３２ａ，３２ｂの介在によりソース電極３３ａ及びドレイン電極３３ｂからＣＮＴ膜２１への意図しないドーピングが抑止される。そして、分子材料１３ａ，１３ｂを適宜選択することにより、ＣＮＴ膜２１のソース電極３３ａ下及びドレイン電極３３ｂ下の部位の極性を厳密に制御することが可能となる。
以上説明したように、本例によれば、移動度の高いＣＮＴ膜２１をチャネル材料に用い、Ｔｉ等を含むソース電極３３ａ及びドレイン電極３３ｂを形成するも、ＣＮＴ膜２１への意図しないドーピングを抑制し、ＣＮＴ膜２１とソース電極３３ａ及びドレイン電極３３ｂとの十分に低いコンタクト抵抗を実現する信頼性の高いＣＮＴ・トランジスタが実現する。
なお、第３の実施形態の変形例１の構成に、本例のように更に他のナノカーボン材料が付加形成するようにしても良い。
即ち、ＣＮＴ膜２１の代わりに、ランダムな方向に形成された複数のＣＮＴ３１ａからなるＣＮＴ群からなるＣＮＴ膜３１を形成し、カーボン膜３２ａ，３２ｂを形成した後にソース電極３３ａ及びドレイン電極３３ｂを形成する。この場合、ＣＮＴ膜３１とソース電極３３ａ及びドレイン電極３３ｂとの間に、カーボン膜３２ａ，３２ｂが挿入されることになり、カーボン膜３２ａ，３２ｂの介在によりソース電極３３ａ及びドレイン電極３３ｂからＣＮＴ膜３１への意図しないドーピングが抑止される。
以下、接続構造及びその製造方法、半導体装置の諸態様を付記としてまとめて記載する。
（付記１）基板と、
前記基板の上方に形成された第１のナノカーボン材料と、
前記第１のナノカーボン材料と電気的に接続された電極と
を含み、
前記基板と前記第１のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されていることを特徴とする接続構造。
（付記２）前記分子材料は、前記第１のナノカーボン材料の前記電極との接続部位に位置整合して配置されていることを特徴とする付記１に記載の接続構造。
（付記３）前記第１のナノカーボン材料と前記電極との間に形成された導電性の密着膜を更に含むことを特徴とする付記１又は２に記載の接続構造。
（付記４）前記密着膜は、前記電極下で当該電極よりも小面積に形成されていることを特徴とする付記３に記載の接続構造。
（付記５）前記電極は、前記第１のナノカーボン材料の電子状態を変調しない材料で形成されていることを特徴とする付記１〜４のいずれか１項に記載の接続構造。
（付記６）前記第１のナノカーボン材料と前記電極との間に挿入された第２のナノカーボン材料を更に含むことを特徴とする付記１又は２に記載の接続構造。
（付記７）前記第２のナノカーボン材料は、アモルファスカーボンであることを特徴とする付記６に記載の接続構造。
（付記８）前記第２のナノカーボン材料は、グラフェンであることを特徴とする付記６に記載の接続構造。
（付記９）前記第２のナノカーボン材料は、フラーレンであることを特徴とする付記６に記載の接続構造。
（付記１０）前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記６に記載の接続構造。
（付記１１）前記第１のナノカーボン材料は、カーボンナノファイバであることを特徴とする付記６に記載の接続構造。
（付記１２）前記分子材料は、Ｆ4−ＴＣＮＱ、Ｆ2−ＴＣＮＱ、Ｆ−ＴＣＮＱ、ＴＣＮＱ、フッ化ペンタセン、ＰＥＩ、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、Ｎ−ジメチル−３−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか１種の分子からなることを特徴とする付記１〜１１のいずれか１項に記載の接続構造。
（付記１３）前記分子材料は、ＳＡＭ膜として形成されていることを特徴とする付記１〜１１のいずれか１項に記載の接続構造。
（付記１４）前記ＳＡＭ膜は、有機シラン系のものであることを特徴とする付記１３に記載の接続構造。
（付記１５）前記ＳＡＭ膜は、有機硫黄系のものであることを特徴とする付記１３に記載の接続構造。
（付記１６）前記第１のナノカーボン材料は、グラフェンであることを特徴とする付記１〜１５のいずれか１項に記載の接続構造。
（付記１７）前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記１〜１５のいずれか１項に記載の接続構造。
（付記１８）付記１〜１７のいずれか１項に記載の接続構造を備えており、
前記電極がソース電極及びドレイン電極であり、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極を含むことを特徴とする半導体装置。
（付記１９）基板上に、ドーピング機能を有する分子材料を形成する工程と、
前記分子材料上に第１のナノカーボン材料を形成する工程と、
前記第１のナノカーボン材料と電気的に接続される電極を形成する工程と
を含むことを特徴とする接続構造の製造方法。
（付記２０）前記分子材料は、前記第１のナノカーボン材料の前記電極との接続部位に位置整合して配置されることを特徴とする付記１９に記載の接続構造の製造方法。
（付記２１）前記第１のナノカーボン材料と前記電極との間に、導電性の密着膜を形成する工程を更に含むことを特徴とする付記１９又は２０に記載の接続構造の製造方法。
（付記２２）前記密着膜は、前記電極下で当該電極よりも小面積に形成されることを特徴とする付記２１に記載の接続構造の製造方法。
（付記２３）前記電極は、前記第１のナノカーボン材料の電子状態を変調しない材料で形成されることを特徴とする付記１９〜２２のいずれか１項に記載の接続構造の製造方法。
（付記２４）前記第１のナノカーボン材料と前記電極との間に、第２のナノカーボン材料を形成する工程を更に含むことを特徴とする付記１９又は２０に記載の接続構造の製造方法。
（付記２５）前記第２のナノカーボン材料は、アモルファスカーボンであることを特徴とする付記２４に記載の接続構造の製造方法。
（付記２６）前記第２のナノカーボン材料は、グラフェンであることを特徴とする付記２４に記載の接続構造の製造方法。
（付記２７）前記第２のナノカーボン材料は、フラーレンであることを特徴とする付記２４に記載の接続構造の製造方法。
（付記２８）前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記２４に記載の接続構造の製造方法。
（付記２９）前記第１のナノカーボン材料は、カーボンナノファイバであることを特徴とする付記２４に記載の接続構造の製造方法。
（付記３０）前記分子材料は、Ｆ4−ＴＣＮＱ、Ｆ2−ＴＣＮＱ、Ｆ−ＴＣＮＱ、ＴＣＮＱ、フッ化ペンタセン、ＰＥＩ、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、Ｎ−ジメチル−３−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか１種の分子からなることを特徴とする付記１９〜２９のいずれか１項に記載の接続構造の製造方法。
（付記３１）前記分子材料は、ＳＡＭ膜として形成されることを特徴とする付記１９〜２９のいずれか１項に記載の接続構造の製造方法。
（付記３２）前記ＳＡＭ膜は、有機シラン系のものであることを特徴とする付記３１に記載の接続構造の製造方法。
（付記３３）前記ＳＡＭ膜は、有機硫黄系のものであることを特徴とする付記３１に記載の接続構造の製造方法。
（付記３４）前記第１のナノカーボン材料は、グラフェンであることを特徴とする付記１９〜３３のいずれか１項に記載の接続構造の製造方法。
（付記３５）前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記１９〜３３のいずれか１項に記載の接続構造の製造方法。
１ 基板
２ 絶縁膜
３，１３，１３ａ，１３ｂ 分子材料
４，７ ナノカーボン材料
５，６ 電極
６ａ，２３ａ１，２３ｂ１，３３ａ１，３３ｂ１ Ｔｉ
６ｂ，２３ａ２，２３ｂ２，３３ａ２，３３ｂ２ Ａｕ
１１ Ｓｉ基板
１２ シリコン酸化膜
１４ グラフェン膜
１５ａ，１５ｂ 密着膜
１５Ａ，１５Ｂ 凹部
１６ａ，２３ａ，３３ａ ソース電極
１６ｂ，２３ｂ，３３ｂ ドレイン電極
１７ ゲート絶縁膜
１８ ゲート電極
２１，３１ ＣＮＴ膜
２１ａ，３１ａ ＣＮＴ
２２ａ，２２ｂ，３２ａ，３２ｂ カーボン膜

Claims (35)

  1. 基板と、
    前記基板の上方に形成された第１のナノカーボン材料と、
    前記第１のナノカーボン材料と電気的に接続された電極と
    を含み、
    前記基板と前記第１のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されていることを特徴とする接続構造。
  2. 前記分子材料は、前記第１のナノカーボン材料の前記電極との接続部位に位置整合して配置されていることを特徴とする請求項１に記載の接続構造。
  3. 前記第１のナノカーボン材料と前記電極との間に形成された導電性の密着膜を更に含むことを特徴とする請求項１又は２に記載の接続構造。
  4. 前記密着膜は、前記電極下で当該電極よりも小面積に形成されていることを特徴とする請求項３に記載の接続構造。
  5. 前記電極は、前記第１のナノカーボン材料の電子状態を変調しない材料で形成されていることを特徴とする請求項１〜４のいずれか１項に記載の接続構造。
  6. 前記第１のナノカーボン材料と前記電極との間に挿入された第２のナノカーボン材料を更に含むことを特徴とする請求項１又は２に記載の接続構造。
  7. 前記第２のナノカーボン材料は、アモルファスカーボンであることを特徴とする請求項６に記載の接続構造。
  8. 前記第２のナノカーボン材料は、グラフェンであることを特徴とする請求項６に記載の接続構造。
  9. 前記第２のナノカーボン材料は、フラーレンであることを特徴とする請求項６に記載の接続構造。
  10. 前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項６に記載の接続構造。
  11. 前記第１のナノカーボン材料は、カーボンナノファイバであることを特徴とする請求項６に記載の接続構造。
  12. 前記分子材料は、Ｆ4−ＴＣＮＱ、Ｆ2−ＴＣＮＱ、Ｆ−ＴＣＮＱ、ＴＣＮＱ、フッ化ペンタセン、ＰＥＩ、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、Ｎ−ジメチル−３−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか１種の分子からなることを特徴とする請求項１〜１１のいずれか１項に記載の接続構造。
  13. 前記分子材料は、ＳＡＭ膜として形成されていることを特徴とする請求項１〜１１のいずれか１項に記載の接続構造。
  14. 前記ＳＡＭ膜は、有機シラン系のものであることを特徴とする請求項１３に記載の接続構造。
  15. 前記ＳＡＭ膜は、有機硫黄系のものであることを特徴とする請求項１３に記載の接続構造。
  16. 前記第１のナノカーボン材料は、グラフェンであることを特徴とする請求項１〜１５のいずれか１項に記載の接続構造。
  17. 前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項１〜１５のいずれか１項に記載の接続構造。
  18. 請求項１〜１７のいずれか１項に記載の接続構造を備えており、
    前記電極がソース電極及びドレイン電極であり、
    前記ソース電極と前記ドレイン電極との間に形成されたゲート電極を含むことを特徴とする半導体装置。
  19. 基板上に、ドーピング機能を有する分子材料を形成する工程と、
    前記分子材料上に第１のナノカーボン材料を形成する工程と、
    前記第１のナノカーボン材料と電気的に接続される電極を形成する工程と
    を含むことを特徴とする接続構造の製造方法。
  20. 前記分子材料は、前記第１のナノカーボン材料の前記電極との接続部位に位置整合して配置されることを特徴とする請求項１９に記載の接続構造の製造方法。
  21. 前記第１のナノカーボン材料と前記電極との間に、導電性の密着膜を形成する工程を更に含むことを特徴とする請求項１９又は２０に記載の接続構造の製造方法。
  22. 前記密着膜は、前記電極下で当該電極よりも小面積に形成されることを特徴とする請求項２１に記載の接続構造の製造方法。
  23. 前記電極は、前記第１のナノカーボン材料の電子状態を変調しない材料で形成されることを特徴とする請求項１９〜２２のいずれか１項に記載の接続構造の製造方法。
  24. 前記第１のナノカーボン材料と前記電極との間に、第２のナノカーボン材料を形成する工程を更に含むことを特徴とする請求項１９又は２０に記載の接続構造の製造方法。
  25. 前記第２のナノカーボン材料は、アモルファスカーボンであることを特徴とする請求項２４に記載の接続構造の製造方法。
  26. 前記第２のナノカーボン材料は、グラフェンであることを特徴とする請求項２４に記載の接続構造の製造方法。
  27. 前記第２のナノカーボン材料は、フラーレンであることを特徴とする請求項２４に記載の接続構造の製造方法。
  28. 前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項２４に記載の接続構造の製造方法。
  29. 前記第１のナノカーボン材料は、カーボンナノファイバであることを特徴とする請求項２４に記載の接続構造の製造方法。
  30. 前記分子材料は、Ｆ4−ＴＣＮＱ、Ｆ2−ＴＣＮＱ、Ｆ−ＴＣＮＱ、ＴＣＮＱ、フッ化ペンタセン、ＰＥＩ、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、３−アミノプロピルトリメトキシ（エトキシ）シラン、Ｎ−メチル−３−アミノプロピルメトキシシラン、Ｎ−ジメチル−３−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか１種の分子からなることを特徴とする請求項１９〜２９のいずれか１項に記載の接続構造の製造方法。
  31. 前記分子材料は、ＳＡＭ膜として形成されることを特徴とする請求項１９〜２９のいずれか１項に記載の接続構造の製造方法。
  32. 前記ＳＡＭ膜は、有機シラン系のものであることを特徴とする請求項３１に記載の接続構造の製造方法。
  33. 前記ＳＡＭ膜は、有機硫黄系のものであることを特徴とする請求項３１に記載の接続構造の製造方法。
  34. 前記第１のナノカーボン材料は、グラフェンであることを特徴とする請求項１９〜３３のいずれか１項に記載の接続構造の製造方法。
  35. 前記第１のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項１９〜３３のいずれか１項に記載の接続構造の製造方法。
JP2014066715A 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置 Active JP6323113B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014066715A JP6323113B2 (ja) 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013078010 2013-04-03
JP2013078010 2013-04-03
JP2014066715A JP6323113B2 (ja) 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置

Publications (2)

Publication Number Publication Date
JP2014212308A true JP2014212308A (ja) 2014-11-13
JP6323113B2 JP6323113B2 (ja) 2018-05-16

Family

ID=51657946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014066715A Active JP6323113B2 (ja) 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置

Country Status (4)

Country Link
US (1) US10008605B2 (ja)
JP (1) JP6323113B2 (ja)
TW (1) TWI552191B (ja)
WO (1) WO2014162625A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060908A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置、超伝導装置およびその製造方法
JP2017152644A (ja) * 2016-02-26 2017-08-31 住友電気工業株式会社 電子装置およびその製造方法
US10283649B2 (en) 2016-05-31 2019-05-07 Fujitsu Limited Schottky barrier diode and electronic apparatus

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882008B2 (en) * 2015-11-05 2018-01-30 Texas Instruments Incorporated Graphene FET with graphitic interface layer at contacts
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
KR102546316B1 (ko) 2016-08-09 2023-06-21 삼성전자주식회사 금속-반도체 접합을 가지는 반도체 소자
DE102016118837A1 (de) * 2016-10-05 2018-04-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Dotieren einer Graphen-Schicht
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
JP2021068719A (ja) * 2018-02-20 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 導電構造、導電構造の形成方法及び半導体装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006750A (ja) * 2002-03-27 2004-01-08 Mitsubishi Chemicals Corp 有機半導体材料及び有機電子デバイス
JP2005285822A (ja) * 2004-03-26 2005-10-13 Fujitsu Ltd 半導体装置および半導体センサ
JP2005340497A (ja) * 2004-05-27 2005-12-08 Toppan Printing Co Ltd 電極体及びそれを用いた有機薄膜トランジスタ並びにそれらの製造方法
JP2008177580A (ja) * 2007-01-20 2008-07-31 Toshiba Corp 低いフリンジキャパシタンス及び低チャネル抵抗を有するカーボンナノチューブ・トランジスタ
JP2008205272A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd グラフェントランジスタ及びその製造方法
JP2009065057A (ja) * 2007-09-07 2009-03-26 Nec Corp 半導体装置
JP2010135471A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 両極特性電界効果型トランジスタ及び半導体集積回路装置
JP2010141161A (ja) * 2008-12-12 2010-06-24 Sony Corp 有機半導体装置およびその製造方法
JP2011060828A (ja) * 2009-09-07 2011-03-24 Kyushu Institute Of Technology 電界効果型有機トランジスタ及びその製造方法
JP2012060042A (ja) * 2010-09-13 2012-03-22 Tokyo Electron Ltd 成膜方法、半導体装置及びその製造方法、並びに基板処理装置
JP2012516560A (ja) * 2009-01-30 2012-07-19 ケンブリッジ ディスプレイ テクノロジー リミテッド 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法
JP2012243936A (ja) * 2011-05-19 2012-12-10 Sony Corp 半導体素子および電子機器
JP2013004718A (ja) * 2011-06-16 2013-01-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101583685B1 (ko) * 2008-09-23 2016-01-08 내셔널 유니버시티 오브 싱가포르 그라핀 메모리 셀 및 그것의 제조 방법
US9105793B2 (en) * 2009-10-30 2015-08-11 The Regents Of The University Of California Graphene device and method of using graphene device
EP2362459A1 (en) * 2010-02-24 2011-08-31 University College Cork-National University of Ireland, Cork Modified graphene structure and method of manufacture thereof
US20130240027A1 (en) * 2010-06-07 2013-09-19 Solarno, Inc. Multijunction hybrid solar cell with parallel connection and nanomaterial charge collecting interlayers

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006750A (ja) * 2002-03-27 2004-01-08 Mitsubishi Chemicals Corp 有機半導体材料及び有機電子デバイス
JP2005285822A (ja) * 2004-03-26 2005-10-13 Fujitsu Ltd 半導体装置および半導体センサ
JP2005340497A (ja) * 2004-05-27 2005-12-08 Toppan Printing Co Ltd 電極体及びそれを用いた有機薄膜トランジスタ並びにそれらの製造方法
JP2008177580A (ja) * 2007-01-20 2008-07-31 Toshiba Corp 低いフリンジキャパシタンス及び低チャネル抵抗を有するカーボンナノチューブ・トランジスタ
JP2008205272A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd グラフェントランジスタ及びその製造方法
JP2009065057A (ja) * 2007-09-07 2009-03-26 Nec Corp 半導体装置
JP2010135471A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 両極特性電界効果型トランジスタ及び半導体集積回路装置
JP2010141161A (ja) * 2008-12-12 2010-06-24 Sony Corp 有機半導体装置およびその製造方法
JP2012516560A (ja) * 2009-01-30 2012-07-19 ケンブリッジ ディスプレイ テクノロジー リミテッド 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法
JP2011060828A (ja) * 2009-09-07 2011-03-24 Kyushu Institute Of Technology 電界効果型有機トランジスタ及びその製造方法
JP2012060042A (ja) * 2010-09-13 2012-03-22 Tokyo Electron Ltd 成膜方法、半導体装置及びその製造方法、並びに基板処理装置
JP2012243936A (ja) * 2011-05-19 2012-12-10 Sony Corp 半導体素子および電子機器
JP2013004718A (ja) * 2011-06-16 2013-01-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060908A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置、超伝導装置およびその製造方法
US9768372B2 (en) 2013-09-18 2017-09-19 Kabushiki Kaisha Toshiba Semiconductor device, superconducting device, and manufacturing method of semiconductor device
JP2017152644A (ja) * 2016-02-26 2017-08-31 住友電気工業株式会社 電子装置およびその製造方法
US10283649B2 (en) 2016-05-31 2019-05-07 Fujitsu Limited Schottky barrier diode and electronic apparatus

Also Published As

Publication number Publication date
US20160027928A1 (en) 2016-01-28
TWI552191B (zh) 2016-10-01
US10008605B2 (en) 2018-06-26
TW201440115A (zh) 2014-10-16
JP6323113B2 (ja) 2018-05-16
WO2014162625A1 (ja) 2014-10-09

Similar Documents

Publication Publication Date Title
JP6323113B2 (ja) 接続構造及びその製造方法、半導体装置
US10177328B2 (en) Electronic device and method of manufacturing the same
JP5708493B2 (ja) 半導体装置及びその製造方法
US8785911B2 (en) Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
JP4938272B2 (ja) ｎ型炭素ナノチューブ電界効果トランジスタ及びその製造方法
JP6241318B2 (ja) グラフェン膜の製造方法及び半導体装置の製造方法
KR101129930B1 (ko) 반도체 소자 및 그의 형성 방법
US20100038627A1 (en) Method for fabricating carbon nanotube transistors on a silicon or soi substrate
KR20150059000A (ko) 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자
JP5590125B2 (ja) 半導体装置の製造方法
JP2014096411A (ja) 配線構造及びその製造方法
US8658461B2 (en) Self aligned carbide source/drain FET
KR101772487B1 (ko) 흑린을 기반으로 하는 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법
JP5549073B2 (ja) 有機半導体装置およびその製造方法
Fasoli et al. Fabrication of graphene nanoribbons via nanowire lithography
JP2011175996A (ja) グラフェントランジスタおよびその製造方法
JP2011159820A (ja) トランジスタ及びその製造方法
TW202145350A (zh) 鰭式場效電晶體裝置和其形成方法
CN106549020A (zh) 基于柔性多层石墨烯量子碳基板料的tft结构及制造方法
JP2013098396A (ja) グラフェン構造の製造方法及びこれを用いた半導体装置の製造方法
JP2013004849A (ja) 薄膜トランジスタの製造方法およびロール状薄膜トランジスタ
JP2013197165A (ja) ホール素子及びその製造方法、並びに磁気検出装置
JP6773615B2 (ja) ナノワイヤトランジスタの製造方法
JP6799247B2 (ja) 半導体装置
Heo et al. Graphene Based Tunable Schottky Diode for High Performance Devices

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20150223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180326

R150 Certificate of patent or registration of utility model

Ref document number: 6323113

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150