JP6323113B2 - 接続構造及びその製造方法、半導体装置 - Google Patents

接続構造及びその製造方法、半導体装置 Download PDF

Info

Publication number
JP6323113B2
JP6323113B2 JP2014066715A JP2014066715A JP6323113B2 JP 6323113 B2 JP6323113 B2 JP 6323113B2 JP 2014066715 A JP2014066715 A JP 2014066715A JP 2014066715 A JP2014066715 A JP 2014066715A JP 6323113 B2 JP6323113 B2 JP 6323113B2
Authority
JP
Japan
Prior art keywords
connection structure
electrode
structure according
nanocarbon material
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014066715A
Other languages
English (en)
Other versions
JP2014212308A (ja
Inventor
綾香 山田
綾香 山田
佐藤 信太郎
信太郎 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014066715A priority Critical patent/JP6323113B2/ja
Publication of JP2014212308A publication Critical patent/JP2014212308A/ja
Application granted granted Critical
Publication of JP6323113B2 publication Critical patent/JP6323113B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00Carbon; Compounds thereof
    • C01B32/15Nano-sized carbon materials
    • C01B32/158Carbon nanotubes
    • C01B32/16Preparation
    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00Carbon; Compounds thereof
    • C01B32/15Nano-sized carbon materials
    • C01B32/182Graphene
    • C01B32/184Preparation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425Making electrodes
    • H01L21/043Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045Field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20Carbon compounds, e.g. carbon nanotubes or fullerenes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、接続構造及びその製造方法、半導体装置に関する。
現在のLSIは、微細化によりその特性の向上が図られてきた。しかしながら、微細化が進みトランジスタのゲート長が30nmを下回るようになるに至り、微細化の弊害が現れつつある。そこで、従来利用されてきたシリコンに代わり、より移動度が高い別の材料をチャネルに利用し、特性向上を図る試みが進められている。それらの材料として、ゲルマニウムやInGaAs等の化合物半導体が候補に挙げられているが、グラフェンやカーボンナノチューブ等の極めて移動度が高い所謂ナノカーボン材料も注目されている。
H. Sugimura et al., Surf. Interf. Anal. 34 (2002) 550. Kang et al., Nature Nanotechnology 2, 230-236 (2007)
グラフェンは、室温でも100,000cm2/Vs程度の高い移動度を持ち、更に電子、ホールの移動度に差が無いことから、将来のチャネル材料として期待されている。ところが、グラフェンは新しいチャネル材料であるため、ソース電極及びドレイン電極として適切な電極材料が未だ把握されておらず、探索が続けられている現況にある。
チャネル材料にグラフェンを用いたトランジスタ(グラフェン・トランジスタ)のソース電極及びドレイン電極としては、通常、Ti/Au、Ti/Pd等のTiを密着層としたものや、Ni等の電極が用いられている。しかしながら、そのコンタクト抵抗は高く、最も良いケースでもコンタクト抵抗は500Ωμm程度である。コンタクト抵抗を例えば一桁以上下げないことには、グラフェン・トランジスタの実用化は困難であると考えられる。
本発明は、上記の課題に鑑みてなされたものであり、ナノカーボン材料を用いるも、ナノカーボン材料と電極との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造及びその製造方法、半導体装置を得ることを目的とする。
本発明の接続構造は、基板と、前記基板の上方に形成された第1のナノカーボン材料と、前記第1のナノカーボン材料と電気的に接続された電極と前記基板と前記第1のナノカーボン材料との間に挿入された、ドーピング機能を有する分子材料と、前記第1のナノカーボン材料と前記電極との間に設けられ、前記電極下で当該電極よりも小面積に形成された導電性の密着膜と含む
本発明の接続構造は、基板と、前記基板の上方に形成された第1のナノカーボン材料と、前記第1のナノカーボン材料と電気的に接続された電極と、前記第1のナノカーボン材料と前記電極との間に挿入された第2のナノカーボン材料とを含み、前記基板と前記第1のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されている。
本発明の接続構造の製造方法は、基板上に、ドーピング機能を有する分子材料を形成する工程と、前記分子材料上に第1のナノカーボン材料を形成する工程と、前記第1のナノカーボン材料と電気的に接続される電極を形成する工程とを含み、前記第1のナノカーボン材料と前記電極との間に、前記電極下で当該電極よりも小面積の導電性の密着膜を形成する工程を更に含む
本発明の接続構造の製造方法は、基板上に、ドーピング機能を有する分子材料を形成する工程と、前記分子材料上に第1のナノカーボン材料を形成する工程と、前記第1のナノカーボン材料と電気的に接続される電極を形成する工程とを含み、前記第1のナノカーボン材料と前記電極との間に、第2のナノカーボン材料を形成する工程を更に含む。
本発明によれば、ナノカーボン材料を用いるも、ナノカーボン材料と電極との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造を得ることができる。
第1の実施形態による接続構造の構成を示す概略断面図である。 第1の実施形態の変形例による接続構造の構成を示す概略断面図である。 第2の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 図3に引き続き、第2の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。 第2の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。 第2の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。 図6に引き続き、第2の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。 第3の実施形態によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。 図8に引き続き、第3の実施形態によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。 第3の実施形態によるCNT・トランジスタの製造方法における所定の工程を示す概略平面図である。 第3の実施形態の変形例1によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。 図11に引き続き、第3の実施形態の変形例1によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。 第3の実施形態の変形例1によるCNT・トランジスタの製造方法における所定の工程を示す概略平面図である。 第3の実施形態の変形例2によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。 図14に引き続き、第3の実施形態の変形例2によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。
(第1の実施形態)
本実施形態では、本発明の基本構成である接続構造の概略構成について説明する。この接続構造は、ナノカーボン材料を用いた各種トランジスタやホール素子等に適用することができる。
図1は、第1の実施形態による接続構造の構成を示す概略断面図である。
本実施形態による接続構造は、基板としてSi基板1上に絶縁膜2が形成され、絶縁膜2上に、ドーピング機能を有するドーパント分子からなる分子材料3と、ナノカーボン材料4と、ナノカーボン材料4と電気的に接続された電極5とが設けられて構成されている。
基板は、Si基板1の代わりに絶縁基板等を用いても良い。絶縁膜2は、例えばシリコン酸化膜等である。
分子材料3は、ナノカーボン材料4に電荷(電子又はホール)を供与するドーパント分子、例えば、F4−TCNQ(2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane)、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI(Polyethylenimine)、ジアゾニウム塩(4-(N,N-Dimethylamino)benzenediazonium Tetrafluoroborate、4-Bromobenzenediazonium Tetrafluoroborate等)、ベンジルビオロゲン、フッ化アルキルシラン(heptadecafluoro-1,1,2,2-tetrahydro-decyl-1-trimethoxysilane等)、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなるものである。
ここで、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシランは、p型のドーパントとして機能する分子である。
PEI、N−3−アミノプロピルトリメトキシ(エトキシ)シラン、N,N−メチル−3−アミノプロピルメトキシシラン、及びN−ジメチル−3−アミノプロピルメトキシシランは、n型のドーパントとして機能する分子である。
分子材料3は、単分子層である所謂SAM膜としても良い。SAM膜としては、形成部表面がシリコン酸化膜等の酸化物系である場合には有機シラン系(3−アミノプロピルトリメトキシ(エトキシ)シラン,N,N−ジメチル−3−アミノプロピルトリメトキシシラン,フルオロアルキル−トリクロロシラン等)を主として用いるが、例えば金属表面に形成する場合には有機硫黄系(アルキルチオール等)を用いても良い。
本実施形態では、分子材料3は、ナノカーボン材料の電極5下の部位の極性をn型とするのであれば、n型ドーパント分子として、例えばN,N−ジメチル−3−アミノプロピルトリメトキシシランからなる有機シラン系のSAM膜で形成される。分子材料3は、ナノカーボン材料の電極5下の部位の極性をp型とするのであれば、p型ドーパント分子として、例えばフルオロアルキル−トリクロロシランからなる有機シラン系のSAM膜で形成される。
分子材料3は、絶縁膜2上でナノカーボン材料4の電極5との接続部位に位置整合するように、絶縁膜2とナノカーボン材料4との間に挿入されている。
ナノカーボン材料4は、グラフェン又はカーボンナノチューブであり、絶縁膜2の上方で分子材料3を介して配置されている。
電極5は、ナノカーボン材料4の電子状態を殆ど変調しない導電材料、例えば、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料で形成される。図1の例では、電極5は一対の電極とされている。
本実施形態による接続構造では、絶縁膜2とナノカーボン材料4との間に、ドーパント分子からなる分子材料3が挿入されている。分子材料3は、ナノカーボン材料4の電極5との接続部位に位置整合して配置されている。この構成により、ナノカーボン材料4は、分子材料3のドーパント分子から電荷が供与されて状態密度が増加する。これにより、ナノカーボン材料4と電極5とのコンタクト抵抗が大幅に低減する。
以上説明したように、本実施形態によれば、ナノカーボン材料を用いるも、ナノカーボン材料3と電極5との十分に低いコンタクト抵抗を実現する信頼性の高い接続構造が実現する。
(変形例)
本例では、第1の実施形態と同様に接続構造の概略構成について開示するが、更に他のナノカーボン材料が付加される点で第1の実施形態と相違する。
図2は、第1の実施形態の変形例による接続構造の構成を示す概略断面図である。なお、第1の実施形態と同様の構成部材については、図1と同符号を付して詳しい説明を省略する。
本例による接続構造は、基板としてSi基板1上に絶縁膜2が形成され、絶縁膜2上に、ドーピング機能を有するドーパント分子からなる分子材料3と、ナノカーボン材料4と、ナノカーボン材料4と電気的に接続された電極6とが設けられて構成されている。
本例では更に、ナノカーボン材料4と電極6との間に、他のナノカーボン材料6が挿入されている。ナノカーボン材料7は、アモルファスカーボン、グラフェン、フラーレン、カーボンナノチューブ、及びカーボンナノファイバから選ばれた1種からなる。ナノカーボン材料7は導電材料であるため、ナノカーボン材料4と電極6との間の電気的導通は確保される。
電極6は、例えば、ナノカーボン材料4に対して密着性に優れた材料であるTi6aとAu6bとが順次積層されて形成される。
この場合、Ti6aのナノカーボン材料4へのドーピングの発生が懸念される。ナノカーボン材料4として例えばグラフェンを用いてチャネル層を形成したグラフェン・トランジスタでは、グラフェンの電極との接触によりドーピングが発生すると、グラフェンのバンド構造が歪んでしまうという問題がある。
本例では、ナノカーボン材料4と電極6との間にナノカーボン材料7が挿入されており、ナノカーボン材料7の介在により電極6からナノカーボン材料4への意図しないドーピングが抑止される。そして、分子材料3を適宜選択することにより、ナノカーボン材料4の電極6下の部位の極性(n型(n+,n-も含む)又はp型(p+,p-も含む))を厳密に制御することが可能となる。
(第2の実施形態)
本実施形態では、第1の実施形態による接続構造を適用した、チャネル材料にグラフェンを用いたトランジスタ(グラフェン・トランジスタ)を開示する。本実施形態では、グラフェン・トランジスタの構成をその製造方法と共に説明する。
図3〜図4は、第2の実施形態によるグラフェン・トランジスタの製造方法を工程順に示す概略断面図である。図5は、第2の実施形態によるグラフェン・トランジスタの製造方法における所定の工程を示す概略平面図である。
先ず、図3(a)に示すように、分子材料13を形成する。
詳細には、基板、ここではSi基板11を用意し、Si基板11上に熱酸化等によりシリコン酸化膜12を形成する。
次に、シリコン酸化膜12上に、気相法(非特許文献2を参照)によりSAM膜として分子材料13を形成する。
詳細には、シリコン酸化膜12の形成されたSi基板11と、開放容器に入れたドーパント分子、ここでは3−アミノプロピルトリメトキシシランとを、グローブボックス内のテフロン(登録商標)密閉容器中に、大気圧下で封入する。その後、テフロン製密閉容器を電気炉内に置いて、数時間程度の加熱処理を行う。加熱温度は、例えば100℃とする。この加熱処理により、シリコン酸化膜12上に3−アミノプロピルトリメトキシシランのSAM膜が形成される。
次に、形成されたSAM膜に各種の処理を施す。具体的には、エタノール処理、トルエン処理、1mMの水酸化カリウム処理、1mMの硝酸処理をそれぞれ10分間程度、順次行う。その後、純水で洗浄した後、N2でブロー処理する。
以上により、SAM膜からなる分子材料13が形成される。
続いて、図3(b)に示すように、分子材料13をパターニングする。
詳細には、分子材料13上にレジストを塗布し、フォトリソグラフィによりレジストを加工し、分子材料13上の電極形成予定部位にレジストを残す。このレジストをマスクとして用いて、分子材料13を強酸(硝酸等)によりウェットエッチングし、分子材料13の露出部分をパターニングする。このウェットエッチングの代わりに、酸素プラズマ等を利用したドライエッチングを行っても良い。その後、レジストを所定の薬液を用いたウェットエッチング等により除去する。以上により、シリコン酸化膜12上の電極形成予定部位のみに分子材料13が残る。残存する分子材料13を分子材料13a,13bとする。
続いて、図3(c)に示すように、分子材料13a,13b上にグラフェン膜14を転写形成する。
先ず、グラフェンを形成する。
詳細には、例えば酸化膜付シリコン基板上に1000nm程度の厚みに銅薄膜が形成された基体をCVD装置内に設置し、CVD装置内に原料ガスを導入する。原料ガスとしては、例えばメタン(CH4)、H2、Arの混合ガスを用いる。CH4ガスの流量を0.75sccm程度、H2ガスの流量を100sccm程度、Arガスの流量を1000sccm程度とする。
上記の成長条件で、例えば60分間程度、グラフェンを堆積する。グラフェンは、そのグレインサイズが十分大きく、単結晶且つ単層(単原子層)として形成される。ここで、成長条件を適宜制御する(例えば成長時間を長く設定する等)ことにより、2層乃至3層、或いはそれ以上の層数に形成することもできる。
次に、基体上に形成されたグラフェンを、分子材料13a,13b上に転写する。転写されたグラフェンを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料13a,13b上に、チャネル領域を構成するグラフェン膜14が形成される。
続いて、図4(a)に示すように、グラフェン膜14上に密着膜15a,15bを介してソース電極16a及びドレイン電極16bを形成する。
先ず、図4(a)及び図5(a)に示すように、グラフェン膜14上に導電性の密着膜15a,15b及びこれらの上に電極材料を形成する。
詳細には、グラフェン膜14上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ti,Cr,及びNiのいずれか1種の金属材料、ここではTiを1nm程度の厚みに堆積する。電極材料は、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料、ここではAuを5nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、グラフェン膜14上に導電性の密着膜15a,15b及びこれらの上にAuが形成される。なお図5(a)では、図面の見易さを考慮して、密着膜15a,15b上のAuの図示を省略する。
密着膜15a,15b(及びこれらの上のAu)は、分子材料13a,13b上に相当する部位を含むグラフェン膜14上の電極形成予定部位を覆う電極形状に形成されるが、後に形成される電極よりも小面積に形成される。具体的に、密着膜15a,15bには、グラフェン膜14上で互いに対向する部分でチャネルエッジ部を残すように凹部15A,15Bが形成される。グラフェン膜14の全幅をW0、グラフェン膜14のチャネルエッジ部に相当する部分のW1とすると、幅W0における幅W1の割合Rが、
R=2W1/W0×100≦10%
を満たすように凹部15A,15Bが形成される。凹部15A,15Bの凹み深さDは、10nm程度以上5μm程度以下に調節される。Ti,Cr,Ni等の密着材料は、グラフェンの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本実施形態では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部15A,15Bを形成する。これにより、電極が形成された際に凹部15A,15Bで電極がグラフェン膜14と直接的に接触する部位が設けられ、グラフェン膜14における電子状態の変調が可及的に抑止される。上記の割合Rが10%以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
次に、図4(a)及び図5(b)に示すように、密着膜15a,15b及びこれらの上のAu上に、ソース電極16a及びドレイン電極16bを形成する。
詳細には、密着膜15a,15b及びこれらの上のAu上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではAuを蒸着法等により開口内を含む全面に、例えば50nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のAuを除去する。以上により、密着膜15a,15bを覆うソース電極16a及びドレイン電極16bが形成される。ソース電極16a及びドレイン電極16bのグラフェン膜14と電気的に接続された部位の下方には、分子材料13a,13bが位置している。ソース電極16a及びドレイン電極16bは、密着膜15a,15bの凹部15A,15Bでグラフェン膜14と直接的に接触している。この構成により、グラフェン膜14における電子状態の変調が可及的に抑止される。
続いて、図4(b)に示すように、ゲート絶縁膜17を形成する。
詳細には、先ず、ソース電極16a及びドレイン電極16b間のグラフェン膜14上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
なお、HfO2の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、HfO2を堆積する代わりに、Hfの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Al,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図4(c)に示すように、ゲート電極18を形成する。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、グラフェン膜14上にゲート絶縁膜17を介してゲート電極18が形成される。
しかる後、ソース電極16a、ドレイン電極16b、ゲート電極18と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。
本実施形態によるグラフェン・トランジスタでは、シリコン酸化膜12とグラフェン膜14との間に、ドーパント分子からなる分子材料13a,13bが挿入されている。分子材料13a,13bは、グラフェン膜14のソース電極16a及びドレイン電極16bとの接続部位に位置整合して配置されている。この構成により、グラフェン膜14は、分子材料13a,13bのドーパント分子から電荷が供与されて状態密度が増加する。これにより、グラフェン膜14とソース電極16a及びドレイン電極16bとのコンタクト抵抗が大幅に低減する。
以上説明したように、本実施形態によれば、移動度の高いグラフェン膜14をチャネル材料に用いるも、グラフェン膜14とソース電極16a及びドレイン電極16bとの十分に低いコンタクト抵抗を実現する信頼性の高いグラフェン・トランジスタが実現する。
(変形例)
本例では、第2の実施形態と同様にグラフェン・トランジスタを開示するが、更に他のナノカーボン材料が付加形成される点で第2の実施形態と相違する。
図6及び図7は、第2の実施形態の変形例によるグラフェン・トランジスタの製造方法の主要工程を示す概略断面図である。
先ず、第2の実施形態と同様に、図3(a)〜図3(c)の各工程を順次実行する。
続いて、図6(a)に示すように、グラフェン膜14の電極形成予定部位を覆うカーボン膜22a,22bを形成する。
詳細には、グラフェン膜14上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、グラフェン膜14の電極形成予定部位を露出する開口を形成する。カーボン材料として例えばアモルファスカーボンを、蒸着法等により開口内を含む全面に、例えば5nm程度の厚みに堆積する。カーボン材料としては、アモルファスカーボンの代わりに、グラフェン、フラーレン、カーボンナノチューブ、及びカーボンナノファイバから選ばれた1種を形成しても良い。
次に、リフトオフ法により、レジスト及びその上のアモルファスカーボンを除去する。以上により、グラフェン膜14の電極形成予定部位を覆うカーボン膜22a,22bが形成される。
続いて、図6(b)に示すように、カーボン膜22a,22b上にソース電極23a及びドレイン電極23bを形成する。
詳細には、カーボン膜22a,22b上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、カーボン膜22a,22bの表面を露出する開口を形成する。蒸着法等により開口内を含む全面に電極材料、ここでは例えばTi及びAuを蒸着法等により順次堆積する。Tiは5nm程度の厚みに、Auは30nm程度の厚みにそれぞれ堆積する。
次に、リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、グラフェン膜14の電極形成予定部位上に、カーボン膜22a,22bを介して、Ti23a1/Au23a2からなるソース電極23aと、Ti23b1/Au23b2からなるドレイン電極23bとが形成される。
続いて、図7(a)に示すように、ゲート絶縁膜17を形成する。
詳細には、先ず、ソース電極23a及びドレイン電極23b間のグラフェン膜14上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
なお、HfO2の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、HfO2を堆積する代わりに、Hfの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Al,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図7(b)に示すように、ゲート電極18を形成する。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、グラフェン膜14上にゲート絶縁膜17を介してゲート電極18が形成される。
しかる後、ソース電極23a、ドレイン電極23b、ゲート電極18と接続される配線の形成、保護膜の形成等の諸工程を経て、グラフェン・トランジスタが形成される。
本例によるグラフェン・トランジスタでは、シリコン酸化膜12とグラフェン膜14との間に、ドーパント分子からなる分子材料13a,13bが挿入されている。分子材料13a,13bは、グラフェン膜14のソース電極23a及びドレイン電極23bとの接続部位に位置整合して配置されている。この構成により、グラフェン膜14は、分子材料13a,13bのドーパント分子から電荷が供与されて状態密度が増加する。これにより、グラフェン膜14とソース電極23a及びドレイン電極23bとのコンタクト抵抗が大幅に低減する。
更に本例では、グラフェン膜14とソース電極23a及びドレイン電極23bとの間にカーボン膜22a,22bが挿入されており、カーボン膜22a,22bの介在によりソース電極23a及びドレイン電極23bからグラフェン膜14への意図しないドーピングが抑止される。そして、分子材料13a,13bを適宜選択することにより、グラフェン膜14のソース電極23a下及びドレイン電極23b下の部位の極性を厳密に制御することが可能となる。
以上説明したように、本例によれば、移動度の高いグラフェン膜14をチャネル材料に用い、Ti等を含むソース電極23a及びドレイン電極23bを形成するも、グラフェン膜14への意図しないドーピングを抑制し、グラフェン膜14とソース電極23a及びドレイン電極23bとの十分に低いコンタクト抵抗を実現する信頼性の高いグラフェン・トランジスタが実現する。
(第3の実施形態)
本実施形態では、第1の実施形態による接続構造を適用した、チャネル材料にカーボンナノチューブ(CNT)を用いたトランジスタ(CNT・トランジスタ)を開示する。本実施形態では、CNT・トランジスタの構成をその製造方法と共に説明する。
図8〜図9は、第3の実施形態によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。図10は、第3の実施形態によるCNT・トランジスタの製造方法における所定の工程を示す概略平面図である。
先ず、第2の実施形態と同様に、図2(a),(b)の各工程を順次実行する。
続いて、図8(a)及び図10(a)に示すように、分子材料13a,13b上にCNT膜21を転写形成する。
詳細には、例えば石英からなる基体をCVD装置内に設置し、CVD装置内に原料ガス、例えばアセチレン(C22)及びArの混合ガスを導入し、石英基体の表面に複数のCNTを成長する。石英基体上では、CNTは略平行に揃って形成される。形成されたCNTを覆うように石英基体の表面にポリメチルメタクリレート(PMMA)を形成し、例えばフッ酸を用いて石英基体を溶解する。以上により、複数のCNTを表面に含むPMMAが残存する。
次に、PMMAのCNTを、分子材料13a,13b上に転写する。転写されたCNTを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料13a,13b上に、チャネル領域を構成するCNT膜21が形成される。複数のCNT21aが略平行に揃ったCNT群をCNT膜21としている。
続いて、図8(b)に示すように、CNT膜21上に密着膜15a,15bを介してソース電極16a及びドレイン電極16bを形成する。
先ず、図8(b)及び図10(b)に示すように、CNT膜21上に導電性の密着膜15a,15b及びこれらの上に電極材料を形成する。
詳細には、CNT膜21上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ti,Cr,及びNiのいずれか1種の金属材料、ここではTiを1nm程度の厚みに堆積する。電極材料は、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料、ここではAuを5nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、CNT膜21上に導電性の密着膜15a,15b及びこれらの上にAuが形成される。なお図10(b)では、図面の見易さを考慮して、密着膜15a,15b上のAuの図示を省略する。
密着膜15a,15b(及びこれらの上のAu)は、分子材料13a,13b上に相当する部位を含むCNT膜21上の電極形成予定部位を覆う電極形状に形成されるが、後に形成される電極よりも小面積に形成される。具体的に、密着膜15a,15bには、CNT膜21上で互いに対向する部分でチャネルエッジ部を残すように凹部15A,15Bが形成される。CNT膜21の全幅をW0、CNT膜21のチャネルエッジ部に相当する部分のW1とすると、幅W0における幅W1の割合Rが、
R=2W1/W0×100≦10%
を満たすように凹部15A,15Bが形成される。凹部15A,15Bの凹み深さDは、10nm程度以上5μm程度以下に調節される。Ti,Cr,Ni等の密着材料は、CNTの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本実施形態では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部15A,15Bを形成する。これにより、電極が形成された際に凹部15A,15Bで電極がCNT膜21と直接的に接触する部位が設けられ、CNT膜21における電子状態の変調が可及的に抑止される。上記の割合Rが10%以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
次に、図8(b)及び図10(c)に示すように、密着膜15a,15b及びこれらの上のAu上に、ソース電極16a及びドレイン電極16bを形成する。
詳細には、密着膜15a,15b及びこれらの上のAu上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではAuを蒸着法等により開口内を含む全面に、例えば50nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のAuを除去する。以上により、密着膜15a,15bを覆うソース電極16a及びドレイン電極16bが形成される。ソース電極16a及びドレイン電極16bのCNT膜21と電気的に接続された部位の下方には、分子材料13a,13bが位置している。ソース電極16a及びドレイン電極16bは、密着膜15a,15bの凹部15A,15BでCNT膜21と直接的に接触している。この構成により、CNT膜21における電子状態の変調が可及的に抑止される。
続いて、図9(a)に示すように、ゲート絶縁膜17を形成する。
詳細には、先ず、ソース電極16a及びドレイン電極16b間のCNT膜21上を含む全面に、真空蒸着等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えばALD法により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
なお、HfO2の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、HfO2を堆積する代わりに、Hfの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Al,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図9(b)に示すように、ゲート電極18を形成する。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、CNT膜21上にゲート絶縁膜17を介してゲート電極18が形成される。
しかる後、ソース電極16a、ドレイン電極16b、ゲート電極18と接続される配線の形成、保護膜の形成等の諸工程を経て、CNT・トランジスタが形成される。
本実施形態によるCNT・トランジスタでは、シリコン酸化膜12とCNT膜21との間に、ドーパント分子からなる分子材料13a,13bが挿入されている。分子材料13a,13bは、CNT膜21のソース電極16a及びドレイン電極16bとの接続部位に位置整合して配置されている。この構成により、CNT膜21は、分子材料13a,13bのドーパント分子から電荷が供与されて状態密度が増加する。これにより、CNT膜21とソース電極16a及びドレイン電極16bとのコンタクト抵抗が大幅に低減する。
以上説明したように、本実施形態によれば、移動度の高いCNT膜21をチャネル材料に用いるも、CNT膜21とソース電極16a及びドレイン電極16bとの十分に低いコンタクト抵抗を実現する信頼性の高いCNT・トランジスタが実現する。
(変形例1)
本例では、第3の実施形態と同様にCNT・トランジスタを開示するが、CNT膜の構成が異なる点で第3の実施形態と相違する。本実施形態では、CNT・トランジスタの構成をその製造方法と共に説明する。
図11〜図12は、第3の実施形態の変形例1によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。図13は、第3の実施形態の変形例1によるCNT・トランジスタの製造方法における所定の工程を示す概略平面図である。
先ず、第2の実施形態と同様に、図3(a),(b)の各工程を順次実行する。
続いて、図11(a)及び図13(a)に示すように、分子材料13a,13b上にCNT膜31を転写形成する。
詳細には、例えばイソプロピルアルコール(IPA)中にCNTを分散させ、これをスピンコート法により、分子材料13a,13b上を含むシリコン酸化膜12上の全面に塗布する。このCNTを適宜リソグラフィー及びエッチングによりパターニングする。エッチングは、酸素プラズマを用いて行う。以上により、分子材料13a,13b上に、チャネル領域を構成するCNT膜31が形成される。ランダムな方向に形成された複数のCNT31aからなるCNT群をCNT膜31としている。この構成により、CNT膜31下で分子材料13a,13b間には空隙が形成される。
続いて、図11(b)に示すように、CNT膜31上に密着膜15a,15bを介してソース電極16a及びドレイン電極16bを形成する。
先ず、図11(b)及び図13(b)に示すように、CNT膜31上に導電性の密着膜15a,15b及びこれらの上に電極材料を形成する。
詳細には、CNT膜31上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して所定の開口を形成する。密着材料及び電極材料を開口内を含む全面に連続的に堆積する。密着材料は、Ti,Cr,及びNiのいずれか1種の金属材料、ここではTiを1nm程度の厚みに堆積する。電極材料は、Au,Ag,Al,Pt,Cu,Ir,及びPdのいずれか1種の金属材料、ここではAuを5nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、CNT膜31上に導電性の密着膜15a,15b及びこれらの上にAuが形成される。なお図13(b)では、図面の見易さを考慮して、密着膜15a,15b上のAuの図示を省略する。
密着膜15a,15b(及びこれらの上のAu)は、分子材料13a,13b上に相当する部位を含むCNT膜31上の電極形成予定部位を覆う電極形状に形成されるが、後に形成される電極よりも小面積に形成される。具体的に、密着膜15a,15bには、CNT膜31上で互いに対向する部分でチャネルエッジ部を残すように凹部15A,15Bが形成される。CNT膜31の全幅をW0、CNT膜31のチャネルエッジ部に相当する部分のW1とすると、幅W0における幅W1の割合Rが、
R=2W1/W0×100≦10%
を満たすように凹部15A,15Bが形成される。凹部15A,15Bの凹み深さDは、10nm程度以上5μm程度以下に調節される。Ti,Cr,Ni等の密着材料は、CNTの電子状態を変調し、コンタクト抵抗を悪化させる懸念がある。本例では、電極から電荷が注入されるチャネルエッジ部の近傍で密着材料を除去して凹部15A,15Bを形成する。これにより、電極が形成された際に凹部15A,15Bで電極がCNT膜31と直接的に接触する部位が設けられ、CNT膜31における電子状態の変調が可及的に抑止される。上記の割合Rが10%以下であれば、電子状態の変調が殆ど問題とならない程度に低減される。
次に、図11(b)及び図13(c)に示すように、密着膜15a,15b及びこれらの上のAu上に、ソース電極16a及びドレイン電極16bを形成する。
詳細には、密着膜15a,15b及びこれらの上のAu上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、ここではAuを蒸着法等により開口内を含む全面に、例えば50nm程度の厚みに堆積する。リフトオフ法により、レジスト及びその上のAuを除去する。以上により、密着膜15a,15bを覆うソース電極16a及びドレイン電極16bが形成される。ソース電極16a及びドレイン電極16bのCNT膜31と電気的に接続された部位の下方には、分子材料13a,13bが位置している。ソース電極16a及びドレイン電極16bは、密着膜15a,15bの凹部15A,15BでCNT膜31と直接的に接触している。この構成により、CNT膜31における電子状態の変調が可及的に抑止される。
続いて、図12(a)に示すように、ゲート絶縁膜17を形成する。
詳細には、先ず、ソース電極16a及びドレイン電極16b間のCNT膜31上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えばALD法により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
なお、HfO2の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、HfO2を堆積する代わりに、Hfの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Al,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図12(b)に示すように、ゲート電極18を形成する。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、CNT膜31上にゲート絶縁膜17を介してゲート電極18が形成される。
しかる後、ソース電極16a、ドレイン電極16b、ゲート電極18と接続される配線の形成、保護膜の形成等の諸工程を経て、CNT・トランジスタが形成される。
本例によるCNT・トランジスタでは、シリコン酸化膜12とCNT膜31との間に、ドーパント分子からなる分子材料13a,13bが挿入されている。分子材料13a,13bは、CNT膜31のソース電極16a及びドレイン電極16bとの接続部位に位置整合して配置されている。この構成により、CNT膜31は、分子材料13a,13bのドーパント分子から電荷が供与されて状態密度が増加する。これにより、CNT膜31とソース電極16a及びドレイン電極16bとのコンタクト抵抗が大幅に低減する。
以上説明したように、本例によれば、移動度の高いCNT膜31をチャネル材料に用いるも、CNT膜31とソース電極16a及びドレイン電極16bとの十分に低いコンタクト抵抗を実現する信頼性の高いCNT・トランジスタが実現する。
(変形例2)
本例では、第3の実施形態と同様にCNT・トランジスタを開示するが、更に他のナノカーボン材料が付加形成される点で第2の実施形態と相違する。
図14及び図15は、第3の実施形態の変形例2によるCNT・トランジスタの製造方法の主要工程を示す概略断面図である。
先ず、第3の実施形態と同様に、図3(a)〜図3(c)、及び図8(a)の各工程を順次実行する。
続いて、図14(a)に示すように、CNT膜21の電極形成予定部位を覆うカーボン膜32a,32bを形成する。
詳細には、CNT膜21上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、CNT膜21の電極形成予定部位を露出する開口を形成する。カーボン材料として例えばアモルファスカーボンを、蒸着法等により開口内を含む全面に、例えば5nm程度の厚みに堆積する。カーボン材料としては、アモルファスカーボンの代わりに、グラフェン、フラーレン、カーボンナノチューブ、及びカーボンナノファイバから選ばれた1種を形成しても良い。
次に、リフトオフ法により、レジスト及びその上のアモルファスカーボンを除去する。以上により、CNT膜21の電極形成予定部位を覆うカーボン膜32a,32bが形成される。
続いて、図14(b)に示すように、カーボン膜32a,32b上にソース電極33a及びドレイン電極33bを形成する。
詳細には、カーボン膜32a,32b上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、カーボン膜32a,32bの表面を露出する開口を形成する。蒸着法等により開口内を含む全面に電極材料、ここでは例えばTi及びAuを蒸着法等により順次堆積する。Tiは5nm程度の厚みに、Auは30nm程度の厚みにそれぞれ堆積する。
次に、リフトオフ法により、レジスト及びその上のTi及びAuを除去する。以上により、CNT膜21の電極形成予定部位上に、カーボン膜32a,32bを介して、Ti33a1/Au33a2からなるソース電極33aと、Ti33b1/Au33b2からなるドレイン電極33bとが形成される。
続いて、図15(a)に示すように、ゲート絶縁膜17を形成する。
詳細には、先ず、ソース電極33a及びドレイン電極33b間のCNT膜21上を含む全面に、真空蒸着法等によりAlを例えば1nm程度の厚みに堆積し、このAlを自然酸化させる。
次に、Al上に絶縁材料として例えばHfO2を堆積する。HfO2は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、例えば5nm程度の厚みに堆積する。これにより、ゲート絶縁膜17が形成される。
なお、HfO2の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、HfO2を堆積する代わりに、Hfの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Al,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図15(b)に示すように、ゲート電極18を形成する。
詳細には、ゲート絶縁膜17上を含む全面にレジストを塗布し、フォトリソグラフィによりレジストを加工して、電極形成予定部位を露出する開口を形成する。電極材料、例えばTi/Auを蒸着法等により開口内を含む全面に堆積する。リフトオフ法により、レジスト及びその上のTi/Auを除去する。以上により、CNT膜21上にゲート絶縁膜17を介してゲート電極18が形成される。
本例によるCNT・トランジスタでは、シリコン酸化膜12とCNT膜21との間に、ドーパント分子からなる分子材料13a,13bが挿入されている。分子材料13a,13bは、CNT膜21のソース電極33a及びドレイン電極33bとの接続部位に位置整合して配置されている。この構成により、CNT膜21は、分子材料13a,13bのドーパント分子から電荷が供与されて状態密度が増加する。これにより、CNT膜21とソース電極33a及びドレイン電極33bとのコンタクト抵抗が大幅に低減する。
更に本例では、CNT膜21とソース電極33a及びドレイン電極33bとの間にカーボン膜32a,32bが挿入されており、カーボン膜32a,32bの介在によりソース電極33a及びドレイン電極33bからCNT膜21への意図しないドーピングが抑止される。そして、分子材料13a,13bを適宜選択することにより、CNT膜21のソース電極33a下及びドレイン電極33b下の部位の極性を厳密に制御することが可能となる。
以上説明したように、本例によれば、移動度の高いCNT膜21をチャネル材料に用い、Ti等を含むソース電極33a及びドレイン電極33bを形成するも、CNT膜21への意図しないドーピングを抑制し、CNT膜21とソース電極33a及びドレイン電極33bとの十分に低いコンタクト抵抗を実現する信頼性の高いCNT・トランジスタが実現する。
なお、第3の実施形態の変形例1の構成に、本例のように更に他のナノカーボン材料が付加形成するようにしても良い。
即ち、CNT膜21の代わりに、ランダムな方向に形成された複数のCNT31aからなるCNT群からなるCNT膜31を形成し、カーボン膜32a,32bを形成した後にソース電極33a及びドレイン電極33bを形成する。この場合、CNT膜31とソース電極33a及びドレイン電極33bとの間に、カーボン膜32a,32bが挿入されることになり、カーボン膜32a,32bの介在によりソース電極33a及びドレイン電極33bからCNT膜31への意図しないドーピングが抑止される。
以下、接続構造及びその製造方法、半導体装置の諸態様を付記としてまとめて記載する。
(付記1)基板と、
前記基板の上方に形成された第1のナノカーボン材料と、
前記第1のナノカーボン材料と電気的に接続された電極と
を含み、
前記基板と前記第1のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されていることを特徴とする接続構造。
(付記2)前記分子材料は、前記第1のナノカーボン材料の前記電極との接続部位に位置整合して配置されていることを特徴とする付記1に記載の接続構造。
(付記3)前記第1のナノカーボン材料と前記電極との間に形成された導電性の密着膜を更に含むことを特徴とする付記1又は2に記載の接続構造。
(付記4)前記密着膜は、前記電極下で当該電極よりも小面積に形成されていることを特徴とする付記3に記載の接続構造。
(付記5)前記電極は、前記第1のナノカーボン材料の電子状態を変調しない材料で形成されていることを特徴とする付記1〜4のいずれか1項に記載の接続構造。
(付記6)前記第1のナノカーボン材料と前記電極との間に挿入された第2のナノカーボン材料を更に含むことを特徴とする付記1又は2に記載の接続構造。
(付記7)前記第2のナノカーボン材料は、アモルファスカーボンであることを特徴とする付記6に記載の接続構造。
(付記8)前記第2のナノカーボン材料は、グラフェンであることを特徴とする付記6に記載の接続構造。
(付記9)前記第2のナノカーボン材料は、フラーレンであることを特徴とする付記6に記載の接続構造。
(付記10)前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記6に記載の接続構造。
(付記11)前記第1のナノカーボン材料は、カーボンナノファイバであることを特徴とする付記6に記載の接続構造。
(付記12)前記分子材料は、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなることを特徴とする付記1〜11のいずれか1項に記載の接続構造。
(付記13)前記分子材料は、SAM膜として形成されていることを特徴とする付記1〜11のいずれか1項に記載の接続構造。
(付記14)前記SAM膜は、有機シラン系のものであることを特徴とする付記13に記載の接続構造。
(付記15)前記SAM膜は、有機硫黄系のものであることを特徴とする付記13に記載の接続構造。
(付記16)前記第1のナノカーボン材料は、グラフェンであることを特徴とする付記1〜15のいずれか1項に記載の接続構造。
(付記17)前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記1〜15のいずれか1項に記載の接続構造。
(付記18)付記1〜17のいずれか1項に記載の接続構造を備えており、
前記電極がソース電極及びドレイン電極であり、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極を含むことを特徴とする半導体装置。
(付記19)基板上に、ドーピング機能を有する分子材料を形成する工程と、
前記分子材料上に第1のナノカーボン材料を形成する工程と、
前記第1のナノカーボン材料と電気的に接続される電極を形成する工程と
を含むことを特徴とする接続構造の製造方法。
(付記20)前記分子材料は、前記第1のナノカーボン材料の前記電極との接続部位に位置整合して配置されることを特徴とする付記19に記載の接続構造の製造方法。
(付記21)前記第1のナノカーボン材料と前記電極との間に、導電性の密着膜を形成する工程を更に含むことを特徴とする付記19又は20に記載の接続構造の製造方法。
(付記22)前記密着膜は、前記電極下で当該電極よりも小面積に形成されることを特徴とする付記21に記載の接続構造の製造方法。
(付記23)前記電極は、前記第1のナノカーボン材料の電子状態を変調しない材料で形成されることを特徴とする付記19〜22のいずれか1項に記載の接続構造の製造方法。
(付記24)前記第1のナノカーボン材料と前記電極との間に、第2のナノカーボン材料を形成する工程を更に含むことを特徴とする付記19又は20に記載の接続構造の製造方法。
(付記25)前記第2のナノカーボン材料は、アモルファスカーボンであることを特徴とする付記24に記載の接続構造の製造方法。
(付記26)前記第2のナノカーボン材料は、グラフェンであることを特徴とする付記24に記載の接続構造の製造方法。
(付記27)前記第2のナノカーボン材料は、フラーレンであることを特徴とする付記24に記載の接続構造の製造方法。
(付記28)前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記24に記載の接続構造の製造方法。
(付記29)前記第1のナノカーボン材料は、カーボンナノファイバであることを特徴とする付記24に記載の接続構造の製造方法。
(付記30)前記分子材料は、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなることを特徴とする付記19〜29のいずれか1項に記載の接続構造の製造方法。
(付記31)前記分子材料は、SAM膜として形成されることを特徴とする付記19〜29のいずれか1項に記載の接続構造の製造方法。
(付記32)前記SAM膜は、有機シラン系のものであることを特徴とする付記31に記載の接続構造の製造方法。
(付記33)前記SAM膜は、有機硫黄系のものであることを特徴とする付記31に記載の接続構造の製造方法。
(付記34)前記第1のナノカーボン材料は、グラフェンであることを特徴とする付記19〜33のいずれか1項に記載の接続構造の製造方法。
(付記35)前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする付記19〜33のいずれか1項に記載の接続構造の製造方法。
1 基板
2 絶縁膜
3,13,13a,13b 分子材料
4,7 ナノカーボン材料
5,6 電極
6a,23a1,23b1,33a1,33b1 Ti
6b,23a2,23b2,33a2,33b2 Au
11 Si基板
12 シリコン酸化膜
14 グラフェン膜
15a,15b 密着膜
15A,15B 凹部
16a,23a,33a ソース電極
16b,23b,33b ドレイン電極
17 ゲート絶縁膜
18 ゲート電極
21,31 CNT膜
21a,31a CNT
22a,22b,32a,32b カーボン膜

Claims (31)

  1. 基板と、
    前記基板の上方に形成された第1のナノカーボン材料と、
    前記第1のナノカーボン材料と電気的に接続された電極と
    前記基板と前記第1のナノカーボン材料との間に挿入された、ドーピング機能を有する分子材料と
    前記第1のナノカーボン材料と前記電極との間に設けられ、前記電極下で当該電極よりも小面積に形成された導電性の密着膜と
    含むことを特徴とする接続構造。
  2. 前記分子材料は、前記第1のナノカーボン材料の前記電極との接続部位に位置整合して配置されていることを特徴とする請求項1に記載の接続構造。
  3. 前記電極は、前記第1のナノカーボン材料の電子状態を変調しない材料で形成されていることを特徴とする請求項1又は2に記載の接続構造。
  4. 基板と、
    前記基板の上方に形成された第1のナノカーボン材料と、
    前記第1のナノカーボン材料と電気的に接続された電極と
    前記第1のナノカーボン材料と前記電極との間に挿入された第2のナノカーボン材料と
    を含み、
    前記基板と前記第1のナノカーボン材料との間に、ドーピング機能を有する分子材料が挿入されていることを特徴とする接続構造。
  5. 前記第2のナノカーボン材料は、アモルファスカーボンであることを特徴とする請求項に記載の接続構造。
  6. 前記第2のナノカーボン材料は、グラフェンであることを特徴とする請求項に記載の接続構造。
  7. 前記第2のナノカーボン材料は、フラーレンであることを特徴とする請求項に記載の接続構造。
  8. 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項に記載の接続構造。
  9. 前記第1のナノカーボン材料は、カーボンナノファイバであることを特徴とする請求項に記載の接続構造。
  10. 前記分子材料は、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなることを特徴とする請求項1〜のいずれか1項に記載の接続構造。
  11. 前記分子材料は、SAM膜として形成されていることを特徴とする請求項1〜のいずれか1項に記載の接続構造。
  12. 前記SAM膜は、有機シラン系のものであることを特徴とする請求項11に記載の接続構造。
  13. 前記SAM膜は、有機硫黄系のものであることを特徴とする請求項11に記載の接続構造。
  14. 前記第1のナノカーボン材料は、グラフェンであることを特徴とする請求項1〜13のいずれか1項に記載の接続構造。
  15. 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項1〜13のいずれか1項に記載の接続構造。
  16. 請求項1〜15のいずれか1項に記載の接続構造を備えており、
    前記電極がソース電極及びドレイン電極であり、
    前記ソース電極と前記ドレイン電極との間に形成されたゲート電極を含むことを特徴とする半導体装置。
  17. 基板上に、ドーピング機能を有する分子材料を形成する工程と、
    前記分子材料上に第1のナノカーボン材料を形成する工程と、
    前記第1のナノカーボン材料と電気的に接続される電極を形成する工程と
    を含み、
    前記第1のナノカーボン材料と前記電極との間に、前記電極下で当該電極よりも小面積の導電性の密着膜を形成する工程を更に含むことを特徴とする接続構造の製造方法。
  18. 前記分子材料は、前記第1のナノカーボン材料の前記電極との接続部位に位置整合して配置されることを特徴とする請求項17に記載の接続構造の製造方法。
  19. 前記電極は、前記第1のナノカーボン材料の電子状態を変調しない材料で形成されることを特徴とする請求項17又は18に記載の接続構造の製造方法。
  20. 基板上に、ドーピング機能を有する分子材料を形成する工程と、
    前記分子材料上に第1のナノカーボン材料を形成する工程と、
    前記第1のナノカーボン材料と電気的に接続される電極を形成する工程と
    を含み、
    前記第1のナノカーボン材料と前記電極との間に、第2のナノカーボン材料を形成する工程を更に含むことを特徴とする接続構造の製造方法。
  21. 前記第2のナノカーボン材料は、アモルファスカーボンであることを特徴とする請求項20に記載の接続構造の製造方法。
  22. 前記第2のナノカーボン材料は、グラフェンであることを特徴とする請求項20に記載の接続構造の製造方法。
  23. 前記第2のナノカーボン材料は、フラーレンであることを特徴とする請求項20に記載の接続構造の製造方法。
  24. 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項20に記載の接続構造の製造方法。
  25. 前記第1のナノカーボン材料は、カーボンナノファイバであることを特徴とする請求項20に記載の接続構造の製造方法。
  26. 前記分子材料は、F4−TCNQ、F2−TCNQ、F−TCNQ、TCNQ、フッ化ペンタセン、PEI、ジアゾニウム塩、ベンジルビオロゲン、フッ化アルキルシラン、3−アミノプロピルトリメトキシ(エトキシ)シラン、N−メチル−3−アミノプロピルメトキシシラン、N−ジメチル−3−アミノプロピルメトキシシラン、エチレンジアミン、エチレントリアミン、エチレンテトラアミン、ヒドラジン、及び硝酸のいずれか1種の分子からなることを特徴とする請求項1725のいずれか1項に記載の接続構造の製造方法。
  27. 前記分子材料は、SAM膜として形成されることを特徴とする請求項1725のいずれか1項に記載の接続構造の製造方法。
  28. 前記SAM膜は、有機シラン系のものであることを特徴とする請求項27に記載の接続構造の製造方法。
  29. 前記SAM膜は、有機硫黄系のものであることを特徴とする請求項27に記載の接続構造の製造方法。
  30. 前記第1のナノカーボン材料は、グラフェンであることを特徴とする請求項1729のいずれか1項に記載の接続構造の製造方法。
  31. 前記第1のナノカーボン材料は、カーボンナノチューブであることを特徴とする請求項1729のいずれか1項に記載の接続構造の製造方法。
JP2014066715A 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置 Active JP6323113B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014066715A JP6323113B2 (ja) 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013078010 2013-04-03
JP2013078010 2013-04-03
JP2014066715A JP6323113B2 (ja) 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置

Publications (2)

Publication Number Publication Date
JP2014212308A JP2014212308A (ja) 2014-11-13
JP6323113B2 true JP6323113B2 (ja) 2018-05-16

Family

ID=51657946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014066715A Active JP6323113B2 (ja) 2013-04-03 2014-03-27 接続構造及びその製造方法、半導体装置

Country Status (4)

Country Link
US (1) US10008605B2 (ja)
JP (1) JP6323113B2 (ja)
TW (1) TWI552191B (ja)
WO (1) WO2014162625A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6162555B2 (ja) * 2013-09-18 2017-07-12 株式会社東芝 半導体装置、超伝導装置およびその製造方法
US9882008B2 (en) * 2015-11-05 2018-01-30 Texas Instruments Incorporated Graphene FET with graphitic interface layer at contacts
JP6666168B2 (ja) * 2016-02-26 2020-03-13 住友電気工業株式会社 電子装置およびその製造方法
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
JP6659956B2 (ja) 2016-05-31 2020-03-04 富士通株式会社 ショットキーバリアダイオード及び電子装置
KR102546316B1 (ko) 2016-08-09 2023-06-21 삼성전자주식회사 금속-반도체 접합을 가지는 반도체 소자
DE102016118837A1 (de) * 2016-10-05 2018-04-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Dotieren einer Graphen-Schicht
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
JP2021068719A (ja) * 2018-02-20 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 導電構造、導電構造の形成方法及び半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006750A (ja) * 2002-03-27 2004-01-08 Mitsubishi Chemicals Corp 有機半導体材料及び有機電子デバイス
JP2005285822A (ja) * 2004-03-26 2005-10-13 Fujitsu Ltd 半導体装置および半導体センサ
JP4892814B2 (ja) * 2004-05-27 2012-03-07 凸版印刷株式会社 有機薄膜トランジスタの製造方法
US20080173864A1 (en) * 2007-01-20 2008-07-24 Toshiba America Research, Inc. Carbon nanotube transistor having low fringe capacitance and low channel resistance
JP5135825B2 (ja) * 2007-02-21 2013-02-06 富士通株式会社 グラフェントランジスタ及びその製造方法
JP5176444B2 (ja) * 2007-09-07 2013-04-03 日本電気株式会社 半導体装置
CN102257610B (zh) * 2008-09-23 2014-05-21 新加坡国立大学 石墨烯存储单元及其制造方法
JP2010135471A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 両極特性電界効果型トランジスタ及び半導体集積回路装置
JP5549073B2 (ja) * 2008-12-12 2014-07-16 ソニー株式会社 有機半導体装置およびその製造方法
GB2467357B (en) * 2009-01-30 2011-09-21 Cambridge Display Tech Ltd Organic thin film transistors
JP2011060828A (ja) * 2009-09-07 2011-03-24 Kyushu Institute Of Technology 電界効果型有機トランジスタ及びその製造方法
US9105793B2 (en) * 2009-10-30 2015-08-11 The Regents Of The University Of California Graphene device and method of using graphene device
EP2362459A1 (en) * 2010-02-24 2011-08-31 University College Cork-National University of Ireland, Cork Modified graphene structure and method of manufacture thereof
US20130240027A1 (en) * 2010-06-07 2013-09-19 Solarno, Inc. Multijunction hybrid solar cell with parallel connection and nanomaterial charge collecting interlayers
JP5560147B2 (ja) * 2010-09-13 2014-07-23 東京エレクトロン株式会社 成膜方法及び半導体装置の製造方法
JP5830930B2 (ja) * 2011-05-19 2015-12-09 ソニー株式会社 半導体素子および電子機器
JP2013004718A (ja) * 2011-06-16 2013-01-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20160027928A1 (en) 2016-01-28
TW201440115A (zh) 2014-10-16
TWI552191B (zh) 2016-10-01
JP2014212308A (ja) 2014-11-13
WO2014162625A1 (ja) 2014-10-09
US10008605B2 (en) 2018-06-26

Similar Documents

Publication Publication Date Title
JP6323113B2 (ja) 接続構造及びその製造方法、半導体装置
US10177328B2 (en) Electronic device and method of manufacturing the same
JP5708493B2 (ja) 半導体装置及びその製造方法
US8785911B2 (en) Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
US8344358B2 (en) Graphene transistor with a self-aligned gate
TWI539528B (zh) 具自對準接觸和閘極的石墨烯/奈米結構場效電晶體
JP6241318B2 (ja) グラフェン膜の製造方法及び半導体装置の製造方法
US7687308B2 (en) Method for fabricating carbon nanotube transistors on a silicon or SOI substrate
KR101129930B1 (ko) 반도체 소자 및 그의 형성 방법
KR20150059000A (ko) 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자
JP5590125B2 (ja) 半導体装置の製造方法
US8658461B2 (en) Self aligned carbide source/drain FET
KR101772487B1 (ko) 흑린을 기반으로 하는 트랜지스터 및 전자 소자, 상기 트랜지스터의 제조 방법
JP5549073B2 (ja) 有機半導体装置およびその製造方法
JP2011175996A (ja) グラフェントランジスタおよびその製造方法
Fasoli et al. Fabrication of graphene nanoribbons via nanowire lithography
JP2011159820A (ja) トランジスタ及びその製造方法
CN106549020A (zh) 基于柔性多层石墨烯量子碳基板料的tft结构及制造方法
JP2013098396A (ja) グラフェン構造の製造方法及びこれを用いた半導体装置の製造方法
JP6773615B2 (ja) ナノワイヤトランジスタの製造方法
JP6799247B2 (ja) 半導体装置
JP2017139389A (ja) 半導体装置及び半導体装置の製造方法
JP2022163995A (ja) グラフェン積層体とその作製方法
CN104934300B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20150223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180326

R150 Certificate of patent or registration of utility model

Ref document number: 6323113

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150