KR102546316B1 - 금속-반도체 접합을 가지는 반도체 소자 - Google Patents

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Abstract

금속-반도체 접합을 가지는 반도체 소자가 개시된다. 개시된 반도체 소자는, 제1도전형으로 도핑된 영역을 포함하는 실리콘 반도체층과, 실리콘 반도체층의 도핑된 영역에 전기적으로 접속하는 금속성 물질층; 및 실리콘 반도체층의 도핑된 영역과 금속성 물질층 사이에 형성되는 자기 조립 단분자막을 포함한다. 자기 조립 단분자막은, 실리콘 반도체층의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 분자 쌍극자를 형성한다.

Description

금속-반도체 접합을 가지는 반도체 소자{Semiconductor device including metal-semiconductor junction}
금속-반도체 접합을 가지는 반도체 소자에 관한 것이다.
반도체 소자는 외부와 전기적 신호를 주고받기 위하여 반도체 소자의 특정 부분에서 금속과 반도체의 접합을 포함한다. 금속은 반도체보다 상대적으로 낮은 저항을 가지고 있으며 외부로의 배선이 용이하기 때문이다.
반도체 집적화에 따른 노드(node) 사이즈 감소로 반도체 채널의 저항이 낮아지면서, 채널 저항을 제외한 기생 저항이 온-전류(on current)를 감소시키는 주요 요인이 된다. 기생 저항에서 가장 큰 부분을 차지하는 것이 소스/드레인에 존재하는 금속/반도체 접합에서 발생하는 접촉 저항이다. 접촉 저항은 금속/반도체 간의 고정(pinning) 효과로 인해 쇼트키 배리어 높이(Schottky barrier height) 조절이 어려워서 생긴다.
이러한 접촉 저항을 감소시키기 위하여 반도체와 금속 사이의 쇼트키 에너지 장벽(Schottky energy barrier)을 낮추는 다양한 방안이 제시되고 있다. 예를 들어, n-형 반도체에는 일함수가 4eV 근방인 금속을 사용하고 p-형 반도체에는 일함수가 5eV 근방인 금속을 사용하기도 한다. 그러나 금속의 일함수가 반도체의 표면에서 고정(pinning)되는 현상이 나타나기 때문에 금속의 종류에 관계없이 쇼트키 에너지 장벽을 낮추는 데는 한계가 있다.
다른 방안으로, 금속/반도체 계면에 실리사이드 형성이나 절연체 삽입 등의 방법이 시도되고는 있으나, 실리사이드 형성은 도판트의 열정 안정성, 절연체 삽입은 약 1nm 두께 이하의 절연막을 균일하게 증착하는 기술에 한계가 있다.
분자 쌍극자를 이용하여 쇼트키 에너지 장벽을 낮춰 접촉 저항을 감소시킬 수 있는 금속-반도체 접합을 가지는 반도체 소자를 제공한다.
일 유형에 따른 반도체 소자는, 제1도전형으로 도핑된 영역을 포함하는 실리콘 반도체층과; 상기 실리콘 반도체층의 상기 영역에 전기적으로 접속하는 금속성 물질층; 및 상기 실리콘 반도체층의 상기 영역과 상기 금속성 물질층 사이에 형성되는 것으로, 상기 실리콘 반도체층의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 분자 쌍극자를 형성하는 자기 조립 단분자막;을 포함한다.
상기 자기 조립 단분자막은 상기 실리콘 반도체층의 계면에 포지티브나 네거티브 분자 쌍극자를 형성할 수 있다.
상기 실리콘 반도체층의 상기 영역이 n형으로 도핑되고, 상기 자기 조립 단분자막은 포지티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어질 수 있다.
상기 실리콘 반도체층의 상기 영역이 p형으로 도핑되고, 상기 자기 조립 단분자막은 네거티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어질 수 있다.
상기 자기 조립 단분자막은 하기의 구조를 갖는 자기 조립 단분자 물질로 형성되며,
Figure 112016077196179-pat00001
여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring일 수 있다.
상기 자기 조립 단분자막은 하기의 구조를 갖는 자기 조립 단분자 물질로 형성되며,
Figure 112016077196179-pat00002
여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring이고, R2은 말단기를 나타낼 수 있다.
상기 실리콘 반도체층의 상기 영역은 n형으로 도핑되고, 상기 말단기 R2는 Trifluoro, Nitrile, Sulfo, Nitro, Ammonium, Carbonyl, Ester, Carboxamido, Fluoro, Chloro, Bromo 말단기 그룹들 중 어느 하나를 구비할 수 있다.
상기 실리콘 반도체층의 상기 영역은 p형으로 도핑되고, 상기 말단기 R2는 Primary amine, Tertiary amine, Hydroxyl, Alkoxy, sulfhydryl, Carboxamido, Carboxyl, Alkyl, Aromatic (phenyl), alkenyl 말단기 그룹들 중 어느 하나를 구비할 수 있다.
상기 자기 조립 단분자막은, 1nm 이하의 두께를 가질 수 있다.
상기 금속성 물질층은, Mg, Al, Sc, Ti, V, Cr, Mn, Ni, Cu, Zn, Ga, Zr, Nb, Mo, Pd, Ag, Cd, In, Sn, La, Hf, Ta, W, Ir, Pt, Au, Bi 및 그 합금 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
다른 유형에 따른 반도체 소자는, 제1도전형으로 도핑된 소스 영역과 드레인 영역을 구비하는 실리콘 반도체층과; 상기 소스 영역 및 드레인 영역에 전기적으로 접속하는 금속성 물질층; 및 상기 실리콘 반도체층과 상기 금속성 물질층 사이에 형성되는 것으로, 상기 실리콘 반도체층의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 분자 쌍극자를 형성하는 자기 조립 단분자막;을 포함하며, 상기 자기 조립 단분자막은, 상기 소스 영역 위에 배치된 제1자기 조립 단분자막과 상기 드레인 영역 위에 배치된 제2자기 조립 단분자막을 포함하고, 상기 금속성 물질층은, 상기 제1자기 조립 단분자막 위에 배치된 소스 전극 및 상기 제2자기 조립 단분자막 위에 배치된 드레인 전극을 포함한다.
여기서, 상기 자기 조립 단분자막은 상기 실리콘 반도체층의 계면에 포지티브나 네거티브 분자 쌍극자를 형성할 수 있다.
상기 소스 영역 및 드레인 영역이 n형으로 도핑되고, 상기 자기 조립 단분자막은 포지티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어질 수 있다.
상기 소스 영역 및 드레인 영역이 p형으로 도핑되고, 상기 자기 조립 단분자막은 네거티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어질 수 있다.
상기 자기 조립 단분자막은 하기의 구조를 갖는 자기 조립 단분자 물질로 형성되며,
Figure 112016077196179-pat00003
여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring일 수 있다.
상기 자기 조립 단분자막은 하기의 구조를 갖는 자기 조립 단분자 물질로 형성되며,
Figure 112016077196179-pat00004
여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring이고, R2은 말단기를 나타낼 수 있다.
상기 소스 영역 및 드레인 영역은 n형으로 도핑되고, 상기 말단기 R2는 Trifluoro, Nitrile, Sulfo, Nitro, Ammonium, Carbonyl, Ester, Carboxamido, Fluoro, Chloro, Bromo 말단기 그룹들 중 어느 하나를 구비할 수 있다.
상기 소스 영역 및 드레인 영역은 p형으로 도핑되고, 상기 말단기 R2는 Primary amine, Tertiary amine, Hydroxyl, Alkoxy, sulfhydryl, Carboxamido, Carboxyl, Alkyl, Aromatic (phenyl), alkenyl 말단기 그룹들 중 어느 하나를 구비할 수 있다.
상기 자기 조립 단분자막은, 1nm 이하의 두께를 가질 수 있다.
상기 금속성 물질층은, Mg, Al, Sc, Ti, V, Cr, Mn, Ni, Cu, Zn, Ga, Zr, Nb, Mo, Pd, Ag, Cd, In, Sn, La, Hf, Ta, W, Ir, Pt, Au, Bi 및 그 합금 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
실시예에 따른 반도체 소자에 따르면, 금속성 물질층과 실리콘 반도체층 사이에, 실리콘 반도체층의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 분자 쌍극자를 형성하는 자기 조립 단분자막을 구비한다.
따라서, 쇼트키 에너지 장벽을 낮춰 접촉 저항이 감소되는 금속-반도체 접합을 가지는 반도체 소자를 실현할 수 있다.
도 1은 실시예에 따른 반도체 소자의 구조를 개략적으로 보인 단면도이다.
도 2는 도 1의 반도체 소자의 자기 조립 단분자막으로 적용되어 실리콘 반도체층의 계면에서 실리콘과 결합을 이루는 silane 구조의 예를 보여준다.
도 3은 도 2의 구조를 이루는 자기 조립 단분자막 물질의 말단기가 전자를 철회(electron withdrawing)하는 특성을 가질 때, 에너지밴드 다이어그램을 개략적으로 보여준다.
도 4는 도 2의 구조를 이루는 자기 조립 단분자막 물질의 말단기가 전자를 기증(electron donating)하는 특성을 가질 때, 에너지밴드 다이어그램을 개략적으로 보여준다.
도 5는 실리콘 계면에 형성되는 면 쌍극자(Surface dipole)의 크기와 전자 친화도(electron affinity)의 상관관계(correlation)를 보여준다.
도 6a는 실시예에 따른 반도체 소자의 자기 조립 단분자막에 적용되어 도 2에서와 같은 결합을 이루며, 실리콘 반도체층 계면에 포지티브 분자 쌍극자를 형성하는 자기 조립 단분자 물질의 말단기의 다양한 예를 보여준다.
도 6b는 실시예에 따른 반도체 소자의 자기 조립 단분자막에 적용되어 도 2에서와 같은 결합을 이루며, 실리콘 반도체층 계면에 네거티브 분자 쌍극자를 형성하는 자기 조립 단분자 물질의 말단기의 다양한 예를 보여준다.
도 7은 자기 조립 단분자막을 -CF3의 말단기를 적용하여 형성하여, 자기 조립 단분자막에 의해 실리콘 반도체층의 계면에 포지티브 분자 쌍극자를 형성하는 예를 보여준다.
도 8은 -CF3의 말단기를 가지며 도 2에서와 같은 결합 구조를 가지는 자기 조립 단분자막(SAM)이 실리콘 반도체층(Si)과 금속성 물질(Au) 사이에 존재하는 SAM/Si 적층 구조 위에 Au 패드(pad)를 형성한 샘플과 실리콘 반도체층(Si)과 금속성 물질(Au) 사이에 SAM이 존재하지 않는 샘플(Bare)의 쌍극자 모멘트와 쇼트키 배리어 높이(SBH) 측정 결과를 비교하여 보여준다.
도 9는 -CF3의 말단기를 가지며 도 2에서와 같은 결합 구조를 가지는 자기 조립 단분자막(SAM)이 실리콘 반도체층(Si)과 금속성 물질(Au) 사이에 존재하는 SAM/Si 적층 구조 위에 Au 패드(pad)를 형성한 샘플과 실리콘 반도체층(Si)과 금속성 물질(Au) 사이에 SAM이 존재하지 않는 샘플(Bare)의 바이어스 전압에 따른 전류 변화 측정 결과를 비교하여 보여준다.
도 10 및 도 11은 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
이하, 첨부된 도면들을 참조하면서 금속-반도체 접합을 가지는 반도체 소자의 실시예를 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 실시예에 따른 반도체 소자(100)의 구조를 개략적으로 보인 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 실리콘 반도체층(101)과, 실리콘 반도체층(101)에 전기적으로 접촉하는 금속성 물질층(106,107), 실리콘 반도체층(101)과 금속성 물질층(106,107) 사이에 위치된 자기 조립 단분자막(self-assembled monolayer, SAM :104,105)을 포함한다.
실리콘 반도체층(101)은, 제1도전형으로 도핑된 소스 영역(102)과 드레인 영역(103)을 구비할 수 있다. 소스 영역(102)과 드레인 영역(103)을 제외한 실리콘 반도체층(101)의 나머지 부분은 제1도전형과 전기적으로 상반되는 제2도전형으로 도핑될 수 있다. 도 1에는 소스 영역(102) 및 드레인 영역(103)이 n-형으로 도핑되고, 실리콘 반도체층(101)의 나머지 부분이 p형으로 도핑된 것으로 도시되어 있으나, 이는 단지 예시일 뿐이다. 소스 영역(102) 및 드레인 영역(103)이 p-형으로 도핑되고, 실리콘 반도체층(101)의 나머지 부분이 n형으로 도핑될 수도 있다. 소스 영역(102) 및 드레인 영역(103)은 약 1019/cm3 이상의 비교적 고농도로 도핑될 수 있다. 실리콘 반도체층(101)의 나머지 부분은 1014~1018/cm3의 비교적 저농도로 도핑될 수 있다.
실시예에 따르면, 자기 조립 단분자막(104,105)은, 실리콘 반도체층(101)의 계면에 쇼트키 배리어 높이(SBH : Schottky Barrier Height)를 낮추는 방향으로 분자 쌍극자를 형성하도록 마련된다. 또한 자기 조립 단분자막(104,105)은 약 1nm 또는 그 이하의 두께를 가지며 실리콘 반도체층(101)의 표면에 균일하게 코팅될 수 있다.
자기 조립 단분자막(104,105)은 실리콘 반도체층(101)의 계면에 포지티브나 네거티브 분자 쌍극자를 형성할 수 있다. 자기 조립 단분자막(104,105)은 소스 영역(102) 위에 배치된 제1자기 조립 단분자막(104)과, 드레인 영역(103) 위에 배치된 제2자기 조립 단분자막(105)을 포함할 수 있다.
소스 영역(102)과 드레인 영역(103)이 n형으로 도핑된 경우, 자기 조립 단분자막(104,105)은 포지티브 분자 쌍극자가 실리콘 반도체층(101)의 계면쪽으로 위치하도록 분자 쌍극자를 형성하도록 마련될 수 있다.
또한, 소스 영역(102)과 드레인 영역(103)이 p형으로 도핑된 경우, 자기 조립 단분자막(104,105)은 네거티브 분자 쌍극자가 실리콘 반도체층(101)의 계면쪽으로 위치하도록 분자 쌍극자를 형성하도록 마련될 수 있다.
예를 들어, 자기 조립 단분자막(104,105)은, 실리콘 반도체층(101)의 계면에서 실리콘과 도 2에서와 같은 결합을 이루어, 아래와 같은 silane 구조를 형성하는 자기 조립 단분자 물질로 형성될 수 있다.
Figure 112016077196179-pat00005
여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring이고, R2은 말단기(terminal group)를 의미한다.
자기 조립 단분자막은 head/tail group 종류에 따라 다양한 쌍극자 모멘트를 가지게 되는데, 이러한 자기 조립 단분자막에 의해 형성되는 반도체 계면의 쌍극자 모멘트는 크기와 방향에 따라 금속성 물질-반도체 접합의 쇼트키 배리어 높이(SBH)를 조절할 수 있다.
본 실시예에 따른 반도체 소자(100)에 적용되는 자기 조립 단분자막(104,105)은 말단기의 종류에 따라 분자 쌍극자의 방향과 크기가 결정된다.
도 2에서와 같은 결합을 이루는 자기 조립 단분자막(104,105)은 말단기의 종류에 따라 실리콘 반도체층(101)의 계면에서 포지티브 분자 쌍극자를 형성하거나 네거티브 분자 쌍극자를 형성할 수 있다.
도 3은 도 2의 구조를 이루는 자기 조립 단분자막 물질의 말단기가 전자를 철회(electron withdrawing)하는 특성을 가질 때, 에너지밴드 다이어그램을 개략적으로 보여준다.
도 3에서와 같이, 전자를 철회하는 특성을 가지는 말단기를 가지는 자기 조립 단분자막은, 실리콘 반도체층의 계면쪽으로 포지티브 분자 쌍극자를 형성할 수 있다. 따라서, 예를 들어, 실리콘 반도체층(101)이 n형으로 도핑된 경우, 이러한 포지티브 분자 쌍극자를 형성하도록 자기 조립 단분자막(104,105)을 형성함으로써 쇼트키 배리어 높이가 낮아질 수 있다. 도 3에서, EF는 페르미 레벨을 나타내며, ΦB는 쇼트키 배리어 높이를 나타낸다.
도 4는 도 2의 구조를 이루는 자기 조립 단분자막 물질의 말단기가 전자를 기증(electron donating)하는 특성을 가질 때, 에너지밴드 다이어그램을 개략적으로 보여준다.
도 4에서와 같이, 전자를 기증하는 특성을 가지는 말단기를 가지는 자기 조립 단분자막은, 실리콘 반도체층의 계면쪽으로 네거티브 분자 쌍극자를 형성할 수 있다. 따라서, 예를 들어, 실리콘 반도체층(101)이 p형으로 도핑된 경우, 이러한 네거티브 분자 쌍극자를 형성하도록 자기 조립 단분자막(104,105)을 형성함으로써 쇼트키 배리어 높이가 낮아질 수 있다. 도 4에서, EF는 페르미 레벨을 나타내며, ΦB는 쇼트키 배리어 높이를 나타낸다.
도 5는 실리콘 계면에 형성되는 면 쌍극자(Surface dipole)의 크기와 전자 친화도(electron affinity)의 상관관계(correlation)를 보여준다.
도 5에서와 같이, 실리콘 계면에 형성되는 면 쌍극자의 크기는 자기 조립 단분자막 물질의 말단기의 종류에 따라 달라질 수 있으며, 전자 친화도가 면 쌍극자의 크기에 비례하여 커짐을 알 수 있다.
도 6a 및 도 6b는 실시예에 따른 반도체 소자(100)의 자기 조립 단분자막(104,105)에 적용되어 도 2에서와 같은 결합을 이루는 자기 조립 단분자 물질의 말단기의 다양한 예를 보여준다.
도 6a에서는 실리콘 반도체층(101)의 계면에 포지티브 분자 쌍극자를 형성하는 말단기의 다양한 예를 보여준다.
포지티브 분자 쌍극자를 형성하는 말단기는 전자를 철회(electron withdrawing)하는 특성을 가지는 것으로, 도 6a에서 왼쪽으로 갈수록 전자를 철회하는 능력(electron withdrawing ability)이 증가한다.
포지티브 분자 쌍극자를 형성하는 말단기로는 도 6a에서와 같이, Trifluoro, Nitrile, Sulfo, Nitro, Ammonium, Carbonyl, Ester, Carboxamido, Fluoro, Chloro, Bromo 등이 적용될 수 있다.
도 6b에서는 실리콘 반도체층(101)의 계면에 네거티브 분자 쌍극자를 형성하는 말단기의 다양한 예를 보여준다.
네거티브 분자 쌍극자를 형성하는 말단기는 전자를 기증(electron donating)하는 특성을 가지는 것으로, 도 6b에서 오른쪽으로 갈수록 전자를 기증하는 능력(electron donating ability)이 증가한다.
네거티브 분자 쌍극자를 형성하는 말단기로는 도 6b에서와 같이, Primary amine, Tertiary amine, Hydroxyl, Alkoxy, sulfhydryl, Carboxamido, Carboxyl, Alkyl, Aromatic (phenyl), alkenyl 등이 적용될 수 있다.
예를 들어, 말단기 R2가 -CF3 (Trifluoro)인 경우, 자기 조립 단분자막(104,105)은 아래와 같은 구조를 갖는 자기 조립 단분자 물질로 형성될 수 있다.
Figure 112016077196179-pat00006
여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring일 수 있다.
구체적인 예로서, 말단기 R2가 -CF3 (Trifluoro)인 경우, 자기 조립 단분자막(104,105)은 아래와 같이 Trimethoxy (3,3,3-trifluoropropy) silane 구조로 형성될 수 있다.
Figure 112016077196179-pat00007
여기서, n은 1 이상이 될 수 있다.
자기 조립 단분자막(104,105)을 -CF3의 말단기를 적용하여 형성하는 경우, 자기 조립 단분자막(104,105)은 도 7에서와 같이, 실리콘 반도체층(101)의 계면에 포지티브 분자 쌍극자를 형성할 수 있다.
도 7에서, 왼편은 말단기 R2가 -CF3 (Trifluoro)인 경우, 자기 조립 단분자막(104,105)이 Trimethoxy (3,3,3-trifluoropropy) silane 구조로 형성되어 포지티브 분자 쌍극자를 형성하는 것을 보여주며, 오른편은, Trimethoxy (3,3,3-trifluoropropy) silane 구조의 자기 조립 단분자막(104,105)에 의해 실리콘 반도체층(101)의 계면 쪽으로 포지티브 분자 쌍극자가 형성됨을 보여준다. 도 7의 오른편에서 R2는 CF3 (Trifluoro)가 되고, n은 2가 된다.
따라서, 실리콘 반도체층(101)이 예컨대, n형으로 도핑된 경우, 자기 조립 단분자막(104,105)에 의해 실리콘 반도체층(101)의 계면에 형성되는 포지티브 분자 쌍극자에 의해 도 8에서 알 수 있는 바와 같이, 쇼트키 배리어 높이가 낮아질 수 있으며, 이에 따라 도 9에서 알 수 있는 바와 같이, 전류가 흐르기 시작하는 바이어스 전압이 낮아질 수 있다.
도 8 및 도 9에서 “Bare"는 실리콘 반도체층(101)과 금속성 물질층(106,107) 사이에 자기 조립 단분자막(104,105)이 없는 경우를 나타내며, “-CF3”는 -CF3의 말단기를 가지며 도 2에서와 같은 결합 구조를 가지는 자기 조립 단분자막(104,105)이 실리콘 반도체층(101)과 금속성 물질 사이에 존재하는 경우를 나타낸다. 도 8 및 도 9는, 실리콘 반도체층(101)과 자기 조립 단분자막(104,105)의 적층 구조 즉, SAM/Si 적층 구조 위에 금속성 물질층(106,107)으로 Au 패드(pad)를 형성한 샘플에 대해 측정한 결과를 보여준다.
이상과 같이, 자기 조립 단분자막(104,105)에 의해 실리콘 반도체층(101) 계면에 형성되는 분자 쌍극자의 크기와 방향에 따라 금속-반도체 접합의 쇼트키 배리어 높이를 조절할 수 있다.
다시 도 1을 참조하면, 금속성 물질층(106,107)은 자기 조립 단분자막(104,105) 상에 배치되어 실리콘 반도체층(101)과 전기적으로 접속되는 것으로, 제1자기 조립 단분자막(104) 상에 배치된 소스 전극(106), 제2자기 조립 단분자막(105) 상에 배치된 드레인 전극(107)을 포함할 수 있다.
소스 전극(106) 및 드레인 전극(107)을 포함하는 금속성 물질층(106,107)은, 예를 들어, Mg, Al, Sc, Ti, V, Cr, Mn, Ni, Cu, Zn, Ga, Zr, Nb, Mo, Pd, Ag, Cd, In, Sn, La, Hf, Ta, W, Ir, Pt, Au, Bi 및 그 합금 중에서 선택된 적어도 어느 하나로 이루어질 수 있다.
한편, 반도체 소자(100)는 소스 영역(102)과 드레인 영역(103) 사이의 실리콘 반도체층(101)의 면 상에 배치된 게이트 절연막(108), 게이트 절연막(108) 위에 배치된 게이트 전극(109), 및 게이트 절연막(108)과 게이트 전극(109)의 측벽을 둘러싸는 스페이서(110)를 더 포함할 수 있다. 스페이서(110)는 게이트 절연막(108)과 게이트 전극(109)이 소스 전극(106)(106) 및 드레인 전극(107)과 직접 접촉하는 것을 방지할 수 있다. 게이트 절연막(108)은 SiO2, SiNx, HfO2, Al2O3 등으로 형성될 수 있으며, 게이트 전극(109)은 폴리 실리콘 또는 금속성 물질층(106, 107)과 동일한 금속 재료로 이루어질 수 있다. 스페이서(110)는 SiO2, SiNx 등과 같은 절연성 재료로 이루어질 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 소자(100)는 실리콘 반도체와 금속성 물질 사이에 자기 조립 단분자막을 포함할 수 있다. 구체적으로, 반도체 소자(100)는 소스 영역(102)과 소스 전극(106) 사이에 개재된 제1자기 조립 단분자막(104)과 드레인 영역(103)과 드레인 전극(107) 사이에 개재된 제2자기 조립 단분자막(105)을 포함할 수 있다. 제1자기 조립 단분자막(104)이 실리콘 반도체층(101)의 소스 영역(102) 계면에서 분자 쌍극자를 형성하여 쇼트키 배리어 높이를 낮추고, 제2자기 조립 단분자막(105)이 실리콘 반도체층(101)의 드레인 영역(103) 계면에서 분자 쌍극자를 형성하여 쇼트키 배리어 높이를 낮추므로, 소스 영역(102)과 소스 전극(106) 사이 및 드레인 영역(103)과 드레인 전극(107) 사이에서 접촉 저항을 낮출 수 있다.
여기서, 소스 영역(102) 및 드레인 영역(103)이 n형으로 도핑된 경우 제1 및 제2자기 조립 단분자막(105)은 포지티브 분자 쌍극자를 형성하고, 소스 영역(102) 및 드레인 영역(103)이 p형으로 도핑된 경우 제1 및 제2자기 조립 단분자막(105)은 네거티브 분자 쌍극자를 형성하도록 구성될 수 있다.
한편, 도 1에서는 소스 영역(102) 및 드레인 영역(103)과 실리콘 반도체층(101)의 게이트 절연막(108)이 형성되는 부분의 상부 표면이 동일 높이인 경우를 예시적으로 보인 것으로, 자기 조립 단분자막(104,105)은 스페이서(110)의 측면과 접촉하도록 연장되어 있다. 소스 영역(102) 및 드레인 영역(103)의 상부 표면 보다 실리콘 반도체층(101)의 게이트 절연막(108)이 형성되는 부분의 상부 표면이 더 높게 형성될 수 있으며, 이 높이 차이는 자기 조립 단분자막(104,105)의 두께와 같을 수 있다. 이 경우, 자기 조립 단분자막(104,105)은 스페이서(110)의 하부면을 따라 스페이서(110)과 게이트 절연막(108)의 경계면까지 연장될 수 있다. 따라서, 소스 영역(102) 및 드레인 영역(103)과 자기 조립 단분자막(104,105)의 접촉 면적이 넓어질 수 있어 접촉 저항이 추가적으로 감소할 수 있다.
이상에서 설명한 반도체 소자(100)는 실리콘 반도체층(101)에서 소스 영역(102) 및 드레인 영역(103)이 나머지 부분과 반대 극성을 갖도록 도핑된 단극형(unipolar) 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide silicon field effect transistor: MOSFET)이다.
그러나, 본 실시예에 따른 자기 조립 단분자막에 의해 실리콘 반도체의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 포지티브 또는 네거티브 분자 쌍극자를 형성하여 접촉 저항을 감소시키는 원리는 단극형 MOSFET뿐만 아니라 금속성 물질과 실리콘 반도체 사이의 이종 접합을 갖는 모든 반도체 소자에 적용이 가능하다. 예를 들어, 실리콘 반도체층의 모든 영역이 도핑되지 않거나 또는 실리콘 반도체층의 모든 영역이 동일한 극성으로 도핑되는 경우에도, 실리콘 반도체와 금속성 물질 사이에 쇼트키 배리어 높이를 낮추는 방향으로 포지티브 또는 네거티브 분자 쌍극자를 형성하여 자기 조립 단분자막을 개재시켜 접촉 저항을 낮출 수 있다.
도 10은 다른 실시예에 따른 반도체 소자(200)의 개략적인 구조를 보이는 단면도이다. 도 10을 참조하면, 반도체 소자(200)는 게이트 전극(201), 게이트 전극(201) 위에 배치된 게이트 절연막(202), 게이트 절연막(202) 위에 배치된 실리콘 반도체층(203), 실리콘 반도체층(203)의 양측에 각각 배치되어 실리콘 반도체층(203)에 전기적으로 접촉하는 금속성 물질층(205,206), 및 실리콘 반도체층(203)과 금속성 물질층(205,206) 사이에 배치되는 자기 조립 단분자막(204a,204b)을 포함할 수 있다. 여기서, 실리콘 반도체층(203)은 채널층으로서 역할을 할 수 있다.
금속성 물질층(205,206)은, 게이트 절연막(202) 위에 배치되며 실리콘 반도체층(203)의 일 측면에 대향하는 소스 전극(205), 및 게이트 절연막(202) 위에 배치되며 실리콘 반도체층(203)의 타 측면에 대향하는 드레인 전극(206)을 포함할 수 있다. 또한, 게이트 전극(201)도 역시 금속 재료로 이루어질 수 있다. 게이트 전극(201), 소스 전극(205), 및 드레인 전극(206)의 금속 재료는 앞서 설명한 재료를 사용할 수 있다.
자기 조립 단분자막(204a,204b)은 소스 전극(205)과 실리콘 반도체층(203)의 일 측면 사이에 배치된 제1자기 조립 단분자막(204a), 및 드레인 전극(206)과 실리콘 반도체층(203)의 타 측면 사이에 배치된 제2자기 조립 단분자막(204b)을 포함할 수 있다. 도 10에 도시된 바와 같이, 제1자기 조립 단분자막(204a)은 실리콘 반도체층(203)의 일 측면으로부터 상부 표면의 일부 영역까지 연장될 수 있다. 또한, 제2자기 조립 단분자막(204b)은 제1자기 조립 단분자막(204a)과 접촉하지 않도록 실리콘 반도체층(203)의 타 측면으로부터 상부 표면의 다른 일부 영역까지 연장될 수 있다. 따라서, 자기 조립 단분자막(204a,204b)은 실리콘 반도체층(203)의 측면과 상부 표면 사이에서 약 90도 정도로 절곡될 수 있다. 이러한 자기 조립 단분자막(204a,204b)은 앞서 설명한 자기 조립 단분자막 물질로 이루어질 수 있다. 또한 자기 조립 단분자막(204a,204b)은 약 1nm 또는 그 이하의 두께를 가지며 실리콘 반도체층(203)의 표면에 균일하게 코팅될 수 있다.
도 11은 다른 실시예에 따른 반도체 소자(300)의 구조를 개략적으로 보이는 단면도이다. 도 10의 반도체 소자(200)는 게이트 전극(201)이 반도체층(203)의 하부에 배치되어 있는 하부 게이트 구조인 반면에, 도 11에 도시된 반도체 소자(300)는 상부 게이트 구조인 점에서 차이가 있다.
도 11을 참조하면, 반도체 소자(300)는 기판(221), 기판(221)의 상부 표면에 배치된 절연층(222), 절연층(222)의 상부 표면에 배치된 실리콘 반도체층(223), 실리콘 반도체층(223)의 상부 표면의 일부 영역에 배치된 게이트 절연막(225), 게이트 절연막(225)의 상부 표면에 배치된 게이트 전극(226), 실리콘 반도체층(223)의 상부 표면의 다른 영역에 배치된 자기 조립 단분자막(224a,224b), 및 자기 조립 단분자막(224a,224b)의 상부 표면에 배치된 금속성 물질층(227,228)을 포함할 수 있다. 여기서, 실리콘 반도체층(223)은 채널층으로서 역할을 할 수 있다.
자기 조립 단분자막(224a,224b)은 실리콘 반도체층(223)의 상부 표면 위에서 게이트 절연막(225)의 양쪽 측면에 인접하여 각각 배치된 제1자기 조립 단분자막(224a) 및 제2자기 조립 단분자막(224b)을 포함할 수 있다. 예를 들어, 실리콘 반도체층(223)의 상부 표면의 중심 영역에 게이트 절연막(225)이 배치되며, 제1자기 조립 단분자막(224a)과 제2자기 조립 단분자막(224b)은 게이트 절연막(225)의 양측에 배치될 수 있다. 도 11에는 제1 및 제2자기 조립 단분자막(224a,224b)이 게이트 절연막(225)에 완전히 접촉하는 것으로 도시되어 있으나, 제1 및 제2자기 조립 단분자막(224a,224b)은 게이트 절연막(225)과 떨어져 있을 수도 있다. 이 경우, 게이트 절연막(225)과 제1 및 제2자기 조립 단분자막(224a,224b) 사이에서 실리콘 반도체층(223)의 상부 표면의 부분적으로 노출될 수도 있다.
또한, 금속성 물질층(227,228)은 제1자기 조립 단분자막(224a) 위에 배치된 소스 전극(227) 및 제2자기 조립 단분자막(224b) 위에 배치된 드레인 전극(228)을 포함할 수 있다. 여기서, 상기 금속성 물질층(227,228)과 자기 조립 단분자막(224a,224b)의 재료는 도 1을 참조로 설명한 것과 같을 수 있다. 또한 자기 조립 단분자막(224a,224b)은 약 1nm 또는 그 이하의 두께를 가지며 실리콘 반도체층(223)의 표면에 균일하게 코팅될 수 있다.
도 11에 도시된 바와 같이, 소스 전극(227)과 드레인 전극(228)은 제1자기 조립 단분자막(224a)과 제2자기 조립 단분자막(224b) 위에 각각 부분적으로 배치될 수 있으며, 게이트 절연막(225)과는 떨어져 있을 수 있다. 따라서, 제1자기 조립 단분자막(224a)과 제2자기 조립 단분자막(224b)의 상부 표면의 일부가 노출될 수도 있다. 그러나, 소스 전극(227)과 드레인 전극(228)은 제1자기 조립 단분자막(224a)과 제2자기 조립 단분자막(224b)의 전체 표면을 완전히 덮을 수도 있다.
이상에서는 금속성 물질층-자기 조립 단분자막-실리콘 반도체의 접합을 포함하는 반도체 소자(100)에 대한 예시적인 실시예가 도면을 참조로 설명되었으나, 이러한 실시예는 단지 예시하기 위한 것임이 점이 이해되어야 할 것이다. 그리고 특허의 권리범위는 도시되고 설명된 실시예에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100,200,300...반도체 소자
101,203,223...실리콘 반도체층
102,103...소스 영역 및 드레인 영역
104,105,204a,204b,224a,224b...자기 조립 단분자막
106,107,205,206227,228...금속성 물질층

Claims (20)

  1. 제1도전형으로 도핑된 영역을 포함하는 실리콘 반도체층과;
    상기 실리콘 반도체층의 상기 영역에 전기적으로 접속하는 금속성 물질층; 및
    상기 실리콘 반도체층의 상기 영역과 상기 금속성 물질층 사이에 형성되는 것으로, 상기 실리콘 반도체층의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 분자 쌍극자를 형성하는 자기 조립 단분자막;을 포함하며,
    상기 자기 조립 단분자막은 하기의 구조를 갖는 자기 조립 단분자 물질로 형성되며,
    Figure 112022138089669-pat00024

    여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring이고, R2은 말단기를 나타내는 반도체 소자.
  2. 제1항에 있어서, 상기 자기 조립 단분자막은 상기 실리콘 반도체층의 계면에 포지티브나 네거티브 분자 쌍극자를 형성하는 반도체 소자.
  3. 제1항에 있어서, 상기 실리콘 반도체층의 상기 영역이 n형으로 도핑되고,
    상기 자기 조립 단분자막은 포지티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어지는 반도체 소자.
  4. 제1항에 있어서, 상기 실리콘 반도체층의 상기 영역이 p형으로 도핑되고,
    상기 자기 조립 단분자막은 네거티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어지는 반도체 소자.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 실리콘 반도체층의 상기 영역은 n형으로 도핑되고,
    상기 말단기 R2는 Trifluoro, Nitrile, Sulfo, Nitro, Ammonium, Carbonyl, Ester, Carboxamido, Fluoro, Chloro, Bromo 말단기 그룹들 중 어느 하나를 구비하는 반도체 소자.
  8. 제1항에 있어서, 상기 실리콘 반도체층의 상기 영역은 p형으로 도핑되고,
    상기 말단기 R2는 Primary amine, Tertiary amine, Hydroxyl, Alkoxy, sulfhydryl, Carboxamido, Carboxyl, Alkyl, Aromatic (phenyl), alkenyl 말단기 그룹들 중 어느 하나를 구비하는 반도체 소자.
  9. 제1항 내지 제4항, 제7항 및 제8항 중 어느 한 항에 있어서, 상기 자기 조립 단분자막은, 1nm 이하의 두께를 가지는 반도체 소자.
  10. 제1항 내지 제4항, 제7항 및 제8항 중 어느 한 항에 있어서, 상기 금속성 물질층은,
    Mg, Al, Sc, Ti, V, Cr, Mn, Ni, Cu, Zn, Ga, Zr, Nb, Mo, Pd, Ag, Cd, In, Sn, La, Hf, Ta, W, Ir, Pt, Au, Bi 및 그 합금 중에서 선택된 적어도 어느 하나를 포함하는 반도체 소자.
  11. 제1도전형으로 도핑된 소스 영역과 드레인 영역을 구비하는 실리콘 반도체층과;
    상기 소스 영역 및 드레인 영역에 전기적으로 접속하는 금속성 물질층; 및
    상기 실리콘 반도체층과 상기 금속성 물질층 사이에 형성되는 것으로, 상기 실리콘 반도체층의 계면에 쇼트키 배리어 높이를 낮추는 방향으로 분자 쌍극자를 형성하는 자기 조립 단분자막;을 포함하며,
    상기 자기 조립 단분자막은, 상기 소스 영역 위에 배치된 제1자기 조립 단분자막과 상기 드레인 영역 위에 배치된 제2자기 조립 단분자막을 포함하고,
    상기 금속성 물질층은, 상기 제1자기 조립 단분자막 위에 배치된 소스 전극 및 상기 제2자기 조립 단분자막 위에 배치된 드레인 전극을 포함하며,
    상기 자기 조립 단분자막은 하기의 구조를 갖는 자기 조립 단분자 물질로 형성되며,
    Figure 112022138089669-pat00025

    여기서, R1은 OCH3, OC2H5, Cl 중 어느 하나이고, X는 (CH2)n (n은 1 이상)이나 benzene ring이고, R2은 말단기를 나타내는 반도체 소자.
  12. 제11항에 있어서, 상기 자기 조립 단분자막은 상기 실리콘 반도체층의 계면에 포지티브나 네거티브 분자 쌍극자를 형성하는 반도체 소자.
  13. 제11항에 있어서, 상기 소스 영역 및 드레인 영역이 n형으로 도핑되고,
    상기 자기 조립 단분자막은 포지티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어지는 반도체 소자.
  14. 제11항에 있어서, 상기 소스 영역 및 드레인 영역이 p형으로 도핑되고,
    상기 자기 조립 단분자막은 네거티브 분자 쌍극자가 상기 실리콘 반도체층의 계면쪽으로 위치하도록 분자 쌍극자를 형성하는 물질로 이루어지는 반도체 소자.
  15. 삭제
  16. 삭제
  17. 제11항에 있어서, 상기 소스 영역 및 드레인 영역은 n형으로 도핑되고,
    상기 말단기 R2는 Trifluoro, Nitrile, Sulfo, Nitro, Ammonium, Carbonyl, Ester, Carboxamido, Fluoro, Chloro, Bromo 말단기 그룹들 중 어느 하나를 구비하는 반도체 소자.
  18. 제11항에 있어서, 상기 소스 영역 및 드레인 영역은 p형으로 도핑되고,
    상기 말단기 R2는 Primary amine, Tertiary amine, Hydroxyl, Alkoxy, sulfhydryl, Carboxamido, Carboxyl, Alkyl, Aromatic (phenyl), alkenyl 말단기 그룹들 중 어느 하나를 구비하는 반도체 소자.
  19. 제11항 내지 제14항, 제17항 및 제18항 중 어느 한 항에 있어서, 상기 자기 조립 단분자막은, 1nm 이하의 두께를 가지는 반도체 소자.
  20. 제11항 내지 제14항, 제17항 및 제18항 중 어느 한 항에 있어서, 상기 금속성 물질층은,
    Mg, Al, Sc, Ti, V, Cr, Mn, Ni, Cu, Zn, Ga, Zr, Nb, Mo, Pd, Ag, Cd, In, Sn, La, Hf, Ta, W, Ir, Pt, Au, Bi 및 그 합금 중에서 선택된 적어도 어느 하나를 포함하는 반도체 소자.
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