JP2014155175A - 固体撮像素子、駆動方法、および撮像装置 - Google Patents

Abstract

【課題】 複数の画素からなる画素ブロックに１個のADCを対応付けた場合、画素ブロックの境界での画像のぶれの発生を抑止する。
【解決手段】 本開示の一側面である固体撮像素子は、第１の基板と前記第１の基板とは異なる第２の基板とが積層されている固体撮像素子において、複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の走査順序で読み出された信号を処理する複数の処理部と、前記画素の走査タイミングを制御し、隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の走査タイミングを一致させる走査部とを備える。本開示は、例えばセンシング用途のカメラに適用できる。
【選択図】 図５

Description

本開示は、固体撮像素子、駆動方法、および撮像装置に関し、特に、複数の画素から成る画素ブロック毎にAD(Analog Digital)変換部を設ける場合に好適な固体撮像素子、駆動方法、および撮像装置に関する。

デジタルスチルカメラやデジタルビデオカメラなどに搭載する固体撮像素子としてCMOSイメージセンサ（以下、CISと略称する）が知られている。また、CISはセンシング用途の撮像装置に使われることがあり、このような用途の場合には、特に動作の高速性が要求される。

CISの動作の高速化には、１個または比較的少数の複数個の画素毎にＡＤ変換部（以下、ADCと略称する）を設け、複数のADCを並行して動作させる手法が知られている。

この手法については、画素の基板内にADCを設けると画素の光学的な特性が犠牲になってしまう。

そこで、画素の光学的な特性を犠牲にしないために、画素とADCとは別の基板に設けて、両基板をＣｕ−Ｃｕ接合などにより貼り合わせて接続する構成が提案されている。なお、１個のADCのサイズは、通常、複数の画素のサイズに相当するので、１個のADCに別基板上の複数個の画素が対応付けて接続される（例えば、特許文献１参照）。

図１は、４×４画素の合計１６個の画素からなる画素ブロックが別基板上の１個のADCに対応付けて接続されている場合の概念図を示している。同図において、細線の矩形は画素、太線は１個のADCに対応付けられた画素ブロック、数字は画素の位置、矢印は画素が走査される順序を表すものとする。また、Ｘ行Ｙ列に位置する画素を画素（Ｘ，Ｙ）とも記述する。

例えば、画素（０，０）を左上の頂点とする画素ブロックにおいては、左下の画素（３，０）を始点に水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に右上の画素（０，３）が読み出される。同様に、該画素ブロックの右隣の画素ブロックにおいては、左下の画素（３，４）を始点に水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に右上の画素（０，７）が読み出される。

すなわち、各画素ブロックにおいては、左下の画素が始点とされて水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動され、最後に右上の画素が読み出される。

特開２００９−１７７２０７号公報

図１に示された走査順序の場合、隣接する画素ブロックの境界の画素同士、例えば画素（０，３）との画素（０，４）、画素（３，３）と画素（３，４）、画素（３，０）と画素（４，０）などは、走査タイミング（読み出されるタイミング）が一致しない。なお、画素ブロックが４×４画素の場合、走査タイミングのずれは最大１６画素分に過ぎないが、画素の蓄積時間が短かったり、被写体に動きがあったりした場合には補正が困難である。よって、画素ブロックの境界で画像にぶれが生じてしまい、CISをセンシングなどに用いているときには動体認識の認識率が低下してしまうことになる。

本開示はこのような状況に鑑みてなされたものであり、CISにおいて、複数の画素からなる画素ブロックに１個のADCを対応付けた場合、画素ブロックの境界で画像にぶれが生じないようにするものである。

本開示の第１の側面である固体撮像素子は、第１の基板と前記第１の基板とは異なる第２の基板とが積層されている固体撮像素子において、複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の走査順序で読み出された信号を処理する複数の処理部と、前記画素の走査タイミングを制御し、隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の走査タイミングを一致させる走査部とを備える。

前記画素ブロックに属する複数の前記画素の走査順序は４種類存在し、上下左右に１画素ブロック分だけ離れた他の画素ブロックと前記走査順序が共通であるようにすることができる。

前記画素ブロックに属する複数の前記画素の走査順序は、水平走査が順次垂直方向に移動されるようにすることができる。

前記画素ブロックに属する複数の前記画素の走査順序は、前記画素ブロックの頂点から前記画素ブロックの中心に渦巻状に移動されるようにすることができる。

前記処理部は、前記画素から読み出されたアナログ信号をデジタル信号に変換するADCとすることができる。

本開示の第１の側面である駆動方法は、第１の基板と前記第１の基板とは異なる第２の基板とが積層されており、複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の順序で読み出された信号を処理する複数の処理部とを備える個体撮像素子の駆動方法において、隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の読出しタイミングを一致させるステップを含む。

本開示の第２の側面である撮像装置は、固体撮像素子を搭載した撮像装置において、前記固体撮像素子は、第１の基板と前記第１の基板とは異なる第２の基板とが積層されており、複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の走査順序で読み出された信号を処理する複数の処理部と、前記画素の走査タイミングを制御し、隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の走査タイミングを一致させる走査部とを備える。

本開示の第１および第２の側面においては、前記画素の走査タイミングを制御する走査部により、隣接する画素ブロックにそれぞれ属する隣り合う画素同士の走査タイミングが一致される。

本開示の第１および第２の側面によれば、画像の画素ブロックの境界にぶれが生じることを抑制できる。

従来の画素ブロックにおける画素の走査順序を示す図である。 本開示を適用した固体撮像素子の基板の構成例を示す図である。 図２の上基板と下基板の構成例を示すブロック図である。 ADCの構成例を示すブロック図である。 本開示の画素ブロックにおける画素の走査順序を示す図である。 本開示の画素ブロックにおける画素の走査順序を示す図である。 本開示の撮像装置の構成例を示すブロック図である。

以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。

＜実施の形態＞
［本開示の実施の形態である固体撮像素子の構成例］
図２は、本開示の実施の形態である固体撮像素子が２枚の基板から構成されることを表す概念図である。すなわち、この固体撮像素子１０は、上基板１１と下基板１２から構成され、上基板１１と下基板１２とは、Ｃｕ−Ｃｕ接合などにより貼り合わされて、対応する部位が接続されている。

図３は、上基板１１と下基板１２とそれぞれの回路構成の概要を表している。

同図Ａに示されるように、上基板１１には、行列状に配置された多数の画素２１と、垂直走査部２３と、水平走査部２４とが設けられている。各画素２１は、４×４画素毎に同一の画素ブロック２２に区分けられている。画素２１は、光電変換処理により入射光に応じた電荷を発生して蓄積し、垂直走査部２３および水平走査部２４からの制御に基づく走査タイミングで、蓄積した電荷に応じた画素信号を下基板１２のADC３１に転送する。

なお、本実施の形態においては画素ブロック２２を４×４画素の合計１６画素で構成しているが、画素ブロック２２を構成する画素２１の数や形状は任意であり、４×４画素に限定されるものではない。

同図Ｂに示されるように、下基板１２には、上基板１１の画素ブロック２２にそれぞれ対応する複数のADC３１と、デジタル信号処理部３２と、タイミング生成部３３と、DAC３４とが設けられている。各ADC３１は、対応する画素ブロック２２に属する複数の画素２１から順次転送されるアナログの画素信号をデジタル信号に変換する。

図４は、ADC３１の構成例を示している。ADC３１は、比較部４１とラッチ部４２を有する。比較部４１は、対応する画素ブロック２２の各画素２１から順次転送されるアナログの画素信号と、DAC３４から入力されるRamp信号とを比較し、その比較結果をラッチ部４２に出力する。ラッチ部４２は、比較部４１の比較結果に基づき、Ramp信号が画素信号を横切ったときに、入力されているコード値を保持する。ラッチ部４２に保持された該コード値がデジタルの画素信号としてデジタル信号処理部３２に読み出される。

［動作説明］
図５は、固体撮像素子１０の上基板１１に設けられた各画素ブロック２２における複数の画素２１の走査順序の一例を表している。同図において、細線の矩形は画素２１、太線は１個のADC３１に対応付けられた画素ブロック２２、数字は画素の位置、矢印は画素が走査される順序を表すものとする。また、Ｘ行Ｙ列の画素２１を、画素（Ｘ，Ｙ）とも記述する。

例えば、画素（０，０）を左上の頂点とする画素ブロック２２_０，０においては、左下の画素（３，０）を始点に水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に右上の画素（０，３）が走査される。

画素（０，４）を左上の頂点とする画素ブロック２２_０，４においては、右下の画素（３，７）を始点に水平左方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に左上の画素（０，４）が走査される。

画素（０，８）を左上の頂点とする画素ブロック２２_０，８においては、左下の画素（３，８）を始点に水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に右上の画素（０，１１）が走査される。

画素（４，０）を左上の頂点とする画素ブロック２２_４，０においては、左上の画素（４，０）を始点に水平右方向に走査が開始され、順次、走査される行が垂直下方向に移動されて、最後に右下の画素（７，３）が走査される。

画素（４，４）を左上の頂点とする画素ブロック２２_４，４においては、右上の画素（４，７）を始点に水平左方向に走査が開始され、順次、走査される行が垂直下方向に移動されて、最後に左下の画素（７，４）が走査される。

画素（４，８）を左上の頂点とする画素ブロック２２_４，８においては、左上の画素（４，８）を始点に水平右方向に走査が開始され、順次、走査される行が垂直下方向に移動されて、最後に右下の画素（７，１１）が走査される。

画素（８，０）を左上の頂点とする画素ブロック２２_８，０においては、左下の画素（１１，０）を始点に水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に右上の画素（８，３）が走査される。

画素（８，４）を左上の頂点とする画素ブロック２２_８，４においては、右下の画素（１１，７）を始点に水平左方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に左上の画素（８，４）が走査される。

画素（８，８）を左上の頂点とする画素ブロック２２_８，８においては、左下の画素（１１，８）を始点に水平右方向に走査が開始され、順次、走査される行が垂直上方向に移動されて、最後に右上の画素（８，１１）が走査される。

すなわち、画素ブロック２２に属する１６画素の走査順序のパターンは４種類存在し、ある画素ブロック２２_Ｘ，Ｙに注目した場合、該画素ブロック２２_Ｘ，Ｙと走査順序が共通の画素ブロック２２は、右方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ，Ｙ＋８}と、左方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ，Ｙ−８}と、上方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ−８，Ｙ}と、下方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ＋８，Ｙ}である。

そして、該画素ブロック２２_Ｘ，Ｙの走査順序に対して、該画素ブロック２２_Ｘ，Ｙの左右に隣接する画素ブロック２２_{Ｘ，Ｙ＋４}と画素ブロック２２_{Ｘ，Ｙ−４}の走査順序は、水平方向の移動が反対であって、垂直方向の移動が共通である。

また、該画素ブロック２２_Ｘ，Ｙの走査順序に対して、画素ブロック２２_Ｘ，Ｙの上下に隣接する画素ブロック２２_{Ｘ−４，Ｙ}と画素ブロック２２_{Ｘ＋４，Ｙ}の走査順序は、垂直方向の移動が反対であって、水平方向の移動が共通である。

さらに、該画素ブロック２２_Ｘ，Ｙの走査順序に対して、画素ブロック２２_Ｘ，Ｙの斜め方向に位置する画素ブロック２２_{Ｘ−４，Ｙ−４}、画素ブロック２２_{Ｘ−４，Ｙ＋４}、画素ブロック２２_{Ｘ＋４，Ｙ−４}、および画素ブロック２２_{Ｘ＋４，Ｙ＋４}の走査順序は、水平方向の移動が反対であって、垂直方向の移動も反対である。

各画素ブロック２２に属する１６画素の走査順序を同図に示されたようにすることにより、隣接する画素ブロック２２の境界に位置する画素同士は、常に走査タイミングが一致する。よって、画素ブロック２２の境界で画像にぶれを生じさせず、画像における被写体のトポロジの変化を抑止できる。

ただし、この場合、被写体に動きがあると、画像の画素ブロック２２毎のゆがみの方向が異なってくるが、センシング用途においては、画素ブロック毎のゆがみの方向の違いよりも、被写体のトポロジ変化の方が動体認識に影響を及ぼすことが多い。したがって、本実施の形態である固体撮像素子１０は、特にセンシング用途に好適であり、動体認識の認識率の低下を抑止することができる。

［変形例］
図６は、固体撮像素子１０の上基板１１に設けられた各画素ブロック２２における複数の画素２１の走査順序の他の例を表している。同図においても、細線の矩形は画素２１、太線は１個のADC３１に対応付けられた画素ブロック２２、数字は画素の位置、矢印は画素が走査される順序を表すものとする。

同図の場合、画素ブロック２２に属する１６画素の走査順序は、画素ブロック２２の４頂点のいずれかを始点として水平方向に移動され、その後、画素ブロック２２の中心まで渦巻状にまで移動される。

同図の場合も、画素ブロック２２に属する１６画素の走査順序のパターンは４種類存在し、ある画素ブロック２２_Ｘ，Ｙに注目した場合、該画素ブロック２２_Ｘ，Ｙと走査順序が共通の画素ブロック２２は、右方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ，Ｙ＋８}と、左方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ，Ｙ−８}と、上方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ−８，Ｙ}と、下方向に１画素ブロック分だけ離れた画素ブロック２２_{Ｘ＋８，Ｙ}である。

該画素ブロック２２_Ｘ，Ｙの走査順序の始点が４頂点のうちの左上である場合、該画素ブロック２２_Ｘ，Ｙの左右に隣接する画素ブロック２２_{Ｘ，Ｙ＋４}と画素ブロック２２_{Ｘ，Ｙ−４}の走査順序の始点は４頂点のうちの右上となる。

また、該画素ブロック２２_Ｘ，Ｙの上下に隣接する画素ブロック２２_{Ｘ−４，Ｙ}と画素ブロック２２_{Ｘ＋４，Ｙ}の走査順序の始点は４頂点のうち左下となる。

さらに、該画素ブロック２２_Ｘ，Ｙの斜め方向に位置する画素ブロック２２_{Ｘ−４，Ｙ−４}、画素ブロック２２_{Ｘ−４，Ｙ＋４}、画素ブロック２２_{Ｘ＋４，Ｙ−４}、および画素ブロック２２_{Ｘ＋４，Ｙ＋４}の走査順序の始点は４頂点のうちの右下となる。

図６の場合においても、図５に示された場合と同様に、隣接する画素ブロック２２の境界に位置する画素同士は、常に走査タイミングが一致する。よって、画素ブロック２２の境界で画像にぶれを生じさせず、画像における被写体のトポロジの変化を抑止できる。

なお、固体撮像素子１０の上基板１１に設けられた各画素ブロック２２における複数の画素２１の走査順序は、図５または図６に示された例に限定されるものではなく、隣接する画素ブロックの境界の画素同士の走査のタイミングが常に一致するものであればよい。

［固体撮像素子１０の適用例］
図７は、固体撮像素子１０を搭載した撮像装置５０の構成例を示している。この撮像装置５０において、固体撮像素子１０は光学レンズ５１により集光された入射光に応じて光電変換処理を行い、その結果として発生した電荷に基づくデジタルの画像信号をDSP５２に出力する。この撮像装置５０は、例えばセンシング用途に用いることができる。

なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

１０ 固体撮像素子， １１ 上基板， １２ 下基板， ２１ 画素， ２２ 画素ブロック， ３１ ADC， ５０ 撮像装置

Claims (7)

1. 第１の基板と前記第１の基板とは異なる第２の基板とが積層されている固体撮像素子において、
   複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、
   前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の走査順序で読み出された信号を処理する複数の処理部と、
   前記画素の走査タイミングを制御し、隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の走査タイミングを一致させる走査部と
   を備える固体撮像素子。
2. 前記画素ブロックに属する複数の前記画素の走査順序は４種類存在し、上下左右に１画素ブロック分だけ離れた他の画素ブロックと前記走査順序が共通である
   請求項１に記載の固体撮像素子。
3. 前記画素ブロックに属する複数の前記画素の走査順序は、水平走査が順次垂直方向に移動される
   請求項２に記載の固体撮像素子。
4. 前記画素ブロックに属する複数の前記画素の走査順序は、前記画素ブロックの頂点から前記画素ブロックの中心に渦巻状に移動される
   請求項２に記載の固体撮像素子。
5. 前記処理部は、前記画素から読み出されたアナログ信号をデジタル信号に変換するADCである
   請求項２に記載の固体撮像素子。
6. 第１の基板と前記第１の基板とは異なる第２の基板とが積層されており、
   複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、
   前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の順序で読み出された信号を処理する複数の処理部と
   を備える個体撮像素子の駆動方法において、
   隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の読出しタイミングを一致させる
   ステップを含む駆動方法。
7. 固体撮像素子を搭載した撮像装置において、
   前記固体撮像素子は、
   第１の基板と前記第１の基板とは異なる第２の基板とが積層されており、
   複数の画素ブロックのいずれかに区分され、前記第１の基板に行列状に配置された多数の画素と、
   前記複数の画素ブロックのそれぞれに対応して並行に動作し、対応する前記画素ブロックに属する複数の前記画素から所定の走査順序で読み出された信号を処理する複数の処理部と、
   前記画素の走査タイミングを制御し、隣接する前記画素ブロックにそれぞれ属する隣り合う画素同士の走査タイミングを一致させる走査部とを備える
   撮像装置。

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