JP2014073028A - 整流回路とこれを用いた無線通信装置 - Google Patents

Abstract

【課題】 微弱なＡＣ電圧信号が入力された場合でも、信号検出が可能な整流回路と、これを用いた無線通信装置を提供すること。
【解決手段】 本発明の実施形態による整流回路は、電界効果トランジスタと、バイアス電圧発生回路とを有する整流回路であって、前記電界効果トランジスタは、制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、前記バイアス電圧発生回路は、前記制御端子と前記第２の電流入出力端子との間に直流電圧を印加することを特徴としている。
【選択図】 図１

Description

本発明の実施形態は整流回路とこれを用いた無線通信装置に関する。

無線信号を受信検波して信号を処理する無線装置に用いられる整流回路に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いた整流回路がある。これは、ＭＯＳＦＥＴのゲート端子とソース端子を接続し、ドレイン端子を正側、ソース端子を負側として、数段直列に接続したものである。ＭＯＳＦＥＴの接続部分にキャパシタの一端を接続し、キャパシタの他端を信号入力端子に接続する。この信号入力端子にＡＣ電圧信号が入力され、その包絡線信号を電流信号として正側から出力する。

ＭＯＳＦＥＴは、閾値電圧が設定されており、ゲート・ソース間に印加される電圧がこの閾値電圧を超えたときにソース・ドレイン間に電流が流れ、閾値電圧以下であると電流が流れない。そこで、閾値電圧を超えない微弱なＡＣ電圧信号が信号入力端子に入力された場合でも電流信号を出力するために、ゲート・ソース間にＭＯＳＦＥＴの閾値電圧とほぼ等しい電圧を印加する。これによって、閾値電圧が見かけ上は０Ｖとなり、入力されるＡＣ電圧信号がプラス側波形の場合には、見かけ上の閾値電圧を超え、マイナス側波形の場合には見かけ上の閾値電圧以下となるため、脈流電流が生成され、正側から出力される。

特開２００６−３４０８５号公報

しかしながら、見かけ上の閾値電圧が０Ｖに近くなるようにゲート・ソース間に電圧を印加すると、ＡＣ電圧信号マイナス側波形の場合に、リーク電流として負側の電流が発生する。整流電流は、正負の電流の差によって生成するため、正負電流の差が少なくなると信号の検出ができなくなる。

本発明は、微弱なＡＣ電圧信号が入力された場合でも、信号検出が可能な整流回路と、これを用いた無線通信装置を提供することを目的とする。

上記目的を達成するために、本発明の実施形態による整流回路は、電界効果トランジスタと、バイアス電圧発生回路とを有する整流回路であって、前記電界効果トランジスタは、制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、前記バイアス電圧発生回路は、前記制御端子と前記第２の電流入出力端子との間に直流電圧を印加することを特徴としている。

本発明の第１の実施形態に係る整流回路の回路図。 本発明の第１の実施形態に係る整流回路のトンネルＦＥＴの断面図。 トンネルＦＥＴとＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓに対するドレイン電流特性の一例を示す図。 本発明の第１の実施形態に係る整流回路のバイアス電圧発生回路の構成例を示す回路図。 本発明の第１の実施形態に係る整流回路のクロック発生回路１３０を示す回路図である。 本発明の第１の実施形態に係る整流回路のクロック発生回路の動作を表わすタイミングチャート。 本発明の第１の実施形態に係る整流回路のＤＣ発生回路の一例を示す回路図。 本発明の第１の実施形態に係る整流回路のＤＣ発生回路の一例を示す回路図。 本発明の第２の実施形態に係る整流回路の回路図。 本発明の第２の実施形態に係る整流回路の回路図の変形例。 本発明の第３の実施形態に係る整流回路の回路図。 本発明の第３の実施形態に係る整流回路の回路図。 本発明の第３の実施形態に係る整流回路のバイアス電圧を調整する際のフローチャート。 本発明の第４の実施形態に係る整流回路の回路図。 本発明の第５の実施形態に係る整流回路のトンネルＦＥＴの断面図。 本発明の実施の形態５にかかる整流回路を示す回路図。 本発明の実施の形態５にかかる整流回路のＤＣ電圧源の回路図。 本発明の実施の形態５にかかる整流回路の昇圧回路の一例を示す回路図。 本発明の実施の形態５にかかる整流回路のフローティングゲートの制御方法を示すフローチャート。 チャージ量検出工程を示すフローチャート。 ＤＣ電圧源の電流検査モードの動作を示すフローチャート。 チャージ量設定工程を示すフローチャート。 ＤＣ電圧源の電圧設定モードの動作を示すフローチャート。 本発明の実施の形態６にかかる整流回路の回路図。 本発明の実施の形態７に整流回路を示す回路図。 本発明の実施の形態８に整流回路を示す回路図 本発明の実施の形態に係る無線受信装置を示すブロック図。 本発明の実施の形態に係るＲＦＩＤタグを示すブロック図。 本発明の実施の形態に係るＲＦＩＤタグの整流特性（実線）と、従来のＲＦＩＤタグの整流特性（破線）を示したグラフ 本発明の実施の形態に係るＲＦＩＤタグに入出力デバイスを搭載した構成を示すブロック図。

（実施の形態１）
以下、本発明の実施形態について図面を参照して説明する。図１は、本発明の第１の実施形態に係る整流回路の回路図である。整流回路１は、急峻なＳ値を有する電界効果トランジスタを有する。本実施形態では、急峻なＳ値を有する電界効果トランジスタとして、トンネル型電界効果トランジスタ（トンネルＦＥＴ）を例に説明する。

整流回路１は、バイアス電圧発生回路１０とトンネルＦＥＴ２０を有する。トンネルＦＥＴ２０は、ソース電極が正側端子Ｔ１、ドレイン電極が負側端子Ｔ２に接続される。バイアス電圧発生回路１０は、一端が負側端子Ｔ２およびトンネルＦＥＴ２０のドレイン電極に接続され、他端がトンネルＦＥＴ２０のゲート電極に接続される。

バイアス発生回路１０は、トンネルＦＥＴ２０のゲート・ソース間に、トンネルＦＥＴ２０が整流特性を示すのに必要な閾値電圧未満の電圧（以下、バイアス電圧と称する）を印加する。このバイアス電圧は、好ましくはトンネルＦＥＴの閾値電圧とほぼ等しい電圧を印加する。これによって、トンネルＦＥＴの閾値電圧が見かけ上は０Ｖとなり、負側端子Ｔ２から入力されるＡＣ電圧信号がプラス側波形の場合には、見かけ上の閾値電圧を超え、ＡＣ電圧信号がマイナス側波形の場合には見かけ上の閾値電圧以下となるため、半端整流された信号が正側端子Ｔ１から出力される。

図２は、トンネルＦＥＴ２０の断面図である。トンネルＦＥＴ２０は、半導体基板２０１上に離間してソース領域２０２とドレイン領域２０３が形成されている。ソース領域とドレイン領域は伝導型が異なり、それぞれＰ型の拡散層とＮ型の拡散層である。ソース領域２０２とドレイン領域２０３の間の領域（チャネル）の上部には絶縁膜２０４が形成され、絶縁膜２０４の上部にはゲート電極が形成される。チャネルは、真性半導体を用いても良いし、Ｐ型やＮ型の半導体を用いても良い。トンネルＦＥＴ２０は、ゲート・ソース間に電圧が印加されると、トンネル電流が流れる。ソース接合におけるＢＴＢＴ（Band To Band Tunneling）が電流駆動能力を決定するため、駆動電流を向上させるには、ソース接合において高濃度かつ急峻な接合を形成して、トンネルバリアを薄膜化する。一方、オフリーク電流はドレイン接合でのＢＴＢＴによって決定されるため、オフリーク電流を低減させるには、チャネル領域とドレイン領域との接合を低濃度かつ緩やかな接合としてトンネルバリアを厚膜化する。

図３にトンネルＦＥＴとＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓに対するドレイン電流特性の一例を示す。図中の実線と破線はそれぞれトンネルＦＥＴとＭＯＳＦＥＴの特性を示す。ＭＯＳＦＥＴと比較してトンネルＦＥＴは、Ｖｇｓが閾値電圧以下の弱反転領域で急峻な電流／電圧特性を有する。つまり、トンネルＦＥＴは、ＭＯＳＦＥＴよりも、ゲート・ソース間の微弱な変動に対して大きくドレイン電流を変化させることができる。

例えば、図１に示す整流回路のトンネルＦＥＴ２０をＭＯＳＦＥＴとした場合、ゲート・ソース間電圧を０．４Ｖとして、負側端子Ｔ２に振幅０．１ＶのＡＣ電圧信号を入力すると、入力波形がプラス側では電流が１０倍となる。しかしながら、入力波形がマイナス側では１／１０のリーク電流が発生する。これに対して、図１に示す回路では、ゲート・ソース間電圧を０．１Ｖとし、負側端子Ｔ２に振幅０．１ＶのＡＣ電圧信号を入力すると、入力波形がプラス側では電流が１０００倍以上となり、入力波形がマイナス側では１／１０００００のリーク電流が発生する。このように、トンネルＦＥＴを用いることで、整流回路に入力されるＡＣ電圧信号がマイナス側波形の場合にリーク電流として発生する負側の電流を抑えて、正負電流の差を大きくし、高感度かつ高効率に整流することができる。

図４は、図１に示す整流回路１のバイアス電圧発生回路１０の構成例を示す回路図である。バイアス電圧発生回路１０は、直列に接続された２つのＮＭＯＳトランジスタＭ１１とＭ１２を備えている。これらのＮＭＯＳトランジスタは、それぞれトランスファゲートとして機能し、プラスのライン上に配置されている。同様に、バイアス電圧発生回路１０は、マイナスのライン上に直列に接続されたＮＭＯＳトランジスタＭ２１とＭ２２を備える。Ｍ２１とＭ２２もトランスファゲートとして機能する。ＮＭＯＳトランジスタＭ１１、Ｍ２１のゲート端子は互いに接続され、ＮＭＯＳトランジスタＭ１２、Ｍ２２のゲート端子も互いに接続されている。ＮＭＯＳトランジスタＭ１１のドレイン端子とＮＭＯＳトランジスタＭ１２のソース端子とを接続するラインと、ＮＭＯＳトランジスタＭ２１のドレイン端子とＮＭＯＳトランジスタＭ２２のソース端子とを接続するラインとの間には、キャパシタＣ１１が接続されている。さらに、ＮＭＯＳトランジスタＭ１２のドレイン端子とＮＭＯＳトランジスタＭ２２のドレイン端子との間にはキャパシタＣ１２が接続されている。

バイアス電圧発生回路１０には、周辺回路として、ＤＣ発生回路１１０とインバータＩＮＶ１、ＩＮＶ２とが接続されている。ＤＣ発生回路１１０は、本実施の形態にかかる整流回路が搭載される装置の主電源から上記ダイオードバイアス電圧に相当する直流電圧を生成する。ＤＣ発生回路１１０の具体例については後述する。ＤＣ発生回路１１０によって生成された直流電圧は、バイアス電圧発生回路１０のプラスラインとマイナスラインとの間に印加される。

インバータＩＮＶ１の入力端子は、クロック入力端子ＴＣに接続されており、一定の周波数のクロック信号が入力される。このクロック信号は、例えば、後述するクロック発生回路によって生成される。インバータＩＮＶ１の出力端子は、ＮＭＯＳトランジスタＭ１１およびＭ２１の各ゲート端子に接続され、インバータＩＮＶ２の入力端子にも接続されている。インバータＩＮＶ２の出力端子は、ＮＭＯＳトランジスタＭ１２およびＭ２２の各ゲート端子に接続されている。

クロック入力端子ＴＣから入力されたクロック信号が、論理レベル“Ｌ”である場合、インバータＩＮＶ１は論理レベル“Ｈ”を出力し、インバータＩＮＶ２は論理レベル“Ｌ”を出力する。従って、ＮＭＯＳトランジスタＭ１１およびＭ２１はＯＮとなり、キャパシタＣ１１は、ＤＣ発生回路１１０から供給される直流電圧によって充電される。また、ＮＭＯＳトランジスタＭ１２およびＭ２２はＯＦＦとなり、キャパシタＣ１２にはどの直流電圧も印加されない。

一方、クロック入力端子ＴＣから入力されたクロック信号が、論理レベル“Ｈ”である場合、インバータＩＮＶ１は論理レベル“Ｌ”を出力し、インバータＩＮＶ２は論理レベル“Ｈ”を出力する。従って、ＮＭＯＳトランジスタＭ１１およびＭ２１はＯＦＦとなり、ＮＭＯＳトランジスタＭ１２およびＭ２２はＯＮとなるので、キャパシタＣ１１に充電された電荷は、キャパシタＣ１２に供給される。キャパシタＣ１２の両端は、バイアス電圧発生回路１０の出力端子に接続されているため、このキャパシタＣ１２の両端の電圧が、ダイオードバイアス電圧として、ダイオード接続されたトンネルＦＥＴ２０のゲート端子とドレイン端子との間に印加される。

最終的に、キャパシタＣ１２の両端の電圧がトンネルＦＥＴ２０のダイオードバイアス電圧となればよく、ＤＣ発生回路１１０によって供給される直流電圧がダイオードバイアス電圧と同じである必要はない。例えば、ＮＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のスイッチング動作をＰＷＭ（Pulse Wide Modulation：パルス幅変調）制御によって行なうことで、キャパシタＣ１２の電圧を任意の値に固定することもできる。この場合、ＤＣ発生回路１１０を排除し、プラスラインＬ１とマイナスラインＬ２との間に主電源を接続してもよい。

なお、バイアス電圧発生回路１０を構成するトランスファゲートとしてＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いても良い。また、図４において、インバータＩＮＶ２を排除し、ＮＭＯＳトランジスタＭ１２とＭ２２をＰＭＯＳトランジスタに変更しても良い。

図５は、クロック入力端子ＴＣに入力されるクロック信号を生成するクロック発生回路１３０を示す回路図である。クロック発生回路１３０は、ダミー整流部とダミースイッチング部と誤差増幅部３１０とから構成される。ダミー整流部は、トンネルＦＥＴ３０で構成される。トンネルＦＥＴ３０は、ソース端子とドレイン端子はともにマイナスラインに接続されていると共に、所定の電位Ｖ_３に吊られている。また、トンネルＦＥＴ３０のゲート端子とドレイン端子との間に、キャパシタＣｄ２が接続されている。

ダミースイッチング部は、ＮＭＯＳトランジスタＭｄ１〜Ｍｄ４と、キャパシタＣｄ１，Ｃｄ２と、インバータＩＮＶ１１，ＩＮＶ１２とで構成される。ＮＭＯＳトランジスタＭｄ１〜Ｍｄ４およびキャパシタＣｄ１，Ｃｄ２は、バイアス電圧発生回路１０と同じ構成である。

具体的には、ＮＭＯＳトランジスタＭｄ１，Ｍｄ２は、直列に接続され、それぞれトランスファゲートとして機能し、プラスライン上に配置されている。ＮＭＯＳトランジスタＭｄ３，Ｍｄ４もまた、直列に接続され、それぞれトランスファゲートとして機能し、マイナスライン上に配置されている。ＮＭＯＳトランジスタＭｄ１のゲート端子とＮＭＯＳトランジスタＭｄ３のゲート端子はともに、インバータＩＮＶ１２の出力端子に接続される。インバータＩＮＶ１２の入力端子は、インバータＩＮＶ１１の出力端子に接続されている。ＮＭＯＳトランジスタＭｄ２のゲート端子とＮＭＯＳトランジスタＭｄ４のゲート端子はともに、インバータＩＮＶ１１の出力端子に接続されている。ＮＭＯＳトランジスタＭｄ１のドレイン端子とＮＭＯＳトランジスタＭｄ２のソース端子とを接続するラインと、ＮＭＯＳトランジスタＭｄ３のドレイン端子とＮＭＯＳトランジスタＭｄ４のソース端子とを接続するラインとの間には、キャパシタＣｄ１が接続されている。さらに、ＮＭＯＳトランジスタＭｄ２のドレイン端子とＮＭＯＳトランジスタＭｄ４のドレイン端子との間にはキャパシタＣｄ２が接続されている。

ＮＭＯＳトランジスタＭｄ１のソース端子とＮＭＯＳトランジスタＭｄ３のソース端子は、バイアス電圧発生回路１０と同様に、それぞれＤＣ発生回路１１０のプラス端子とマイナス端子に接続されている。誤差増幅部３１０は、キャパシタＣｄ２の両端の電圧と参照電圧との差電圧を適当な利得で増幅したベースクロック電圧Ｖ_Eを出力する。この参照電圧は、ＤＣ発生回路１１０から供給される直流電圧Ｖ_Tから所定の電圧Ｖ_X（例えば５０ｍＶ）だけ低い電圧Ｖ_T−Ｖ_Xとして表される。換言すれば、誤差増幅部３１０は、キャパシタＣｄ２の電圧を監視し、その監視結果に基づいてベースクロック電圧Ｖ_Eを生成する。

誤差増幅部３１０の出力端子は、インバータＩＮＶ１１の入力端子に接続されている。インバータＩＮＶ１１の出力端子はまた、クロック発生回路１３０の出力端子ＢＣに接続されている。この出力端子ＢＣがクロック入力端子ＴＣに接続される。これにより、誤差増幅部３１０から出力されたベースクロック電圧Ｖ_Eが所定レベル以上になった際に、インバータＩＮＶ１１から論理レベル“Ｌ”の信号が出力され、ベースクロック電圧Ｖ_Eが所定レベル未満になった際に、インバータＩＮＶ１１から論理レベル“Ｈ”の信号が出力される。

図６は、キャパシタＣｄ２の一端の電位Ｖ₀と、誤差増幅部３１０から出力される差電圧Ｖ_Eと、インバータＩＮＶ１１の出力電位Ｖ₁と、インバータＩＮＶ１２出力電位Ｖ₂との各タイミングチャートを示す図である。

電位Ｖ₀が参照電圧Ｖ_T−Ｖ_Xよりも大きい期間（時間ｔ₀まで）においては、誤差増幅部３１０は所定値に飽和した正の差電圧Ｖ_Eを出力する（第１フェーズ）。この正の差電圧Ｖ_Eは、インバータＩＮＶ１１にとって論理レベル“Ｈ”の入力信号である。よって、その期間においては、インバータＩＮＶ１１の出力電位Ｖ₁は論理レベル“Ｌ”を示し、インバータＩＮＶ１２の出力電位Ｖ₂は論理レベル“Ｈ”を示す。これにより、ＮＭＯＳトランジスタＭｄ１およびＭｄ３がＯＮとなり、ＤＣ発生回路１１０の直流電圧Ｖ_TがキャパシタＣｄ１に印加される。

キャパシタＣｄ２はトンネルＦＥＴ３０のリーク電流によって放電されるため、その電位Ｖ₀は徐々に低下し、ついには参照電圧Ｖ_T−Ｖ_Xよりも小さくなる（第２フェーズ）。すなわち、誤差増幅部３１０から出力される差電圧Ｖ_Eは、正に飽和した値から徐々に低下し、最終的にインバータＩＮＶ１１にとって論理レベル“Ｌ”の入力信号となる（時間ｔ₁：第３フェーズ）。これにより、インバータＩＮＶ１１の出力電位Ｖ₁は論理レベル“Ｈ”を示し、インバータＩＮＶ１２の出力電位Ｖ₂は論理レベル“Ｌ”を示す。これにより、ＮＭＯＳトランジスタＭｄ２およびＭｄ４がＯＮとなり、キャパシタＣｄ１の電荷がキャパシタＣｄ２に与えられる。すなわち、キャパシタＣｄ２の電位Ｖ₀は、参照電圧Ｖ_T−Ｖ_Xよりも大きい電位Ｖ_Tにほぼ一致し、上記した第１フェーズの状態となる。以降、上記第１〜第３フェーズが繰り返される。

この繰り返しフェーズにおいて、出力電位Ｖ₁は、定期的に発生するパルスとなっている。この出力電位Ｖ₁がクロック信号としてクロック入力端子ＴＣに入力される。特に、このクロック信号は、上述したようにクロック発生回路１３０がバイアス電圧発生回路１０およびその周辺回路を模擬していることから、バイアス電圧発生回路１０内のキャパシタＣ１１、Ｃ１２に無駄なく充電することができる最適なタイミングを示す。換言すれば、これにより、トンネルＦＥＴ２０が常に一定値以上の電圧でバイアスされる。

なお、クロック発生回路１３０に使用するＭＯＳトランジスタとして、ＰＭＯＳトランジスタを用いても良い。

バイアス電圧発生回路１０およびクロック発生回路１３０はともに、ＤＣ発生回路１１０から供給される一定の直流電圧を利用している。ところが、この直流電圧は、ＤＣ発生回路１１０を構成する電子素子の製造ばらつきなどによって所望の値を示さない可能性がある。しかしながら、本実施の形態にかかるＤＣ発生回路１１０は、以下のような構成を有することで、そのような製造ばらつきに依存しない直流電圧を生成することができる。

図７は、ＤＣ発生回路１１０の一例を示す回路図である。図７に示すＤＣ発生回路１１０ａは、ゲート端子とドレイン端子とが接続されたトンネルＦＥＴ Ｍ１０１と、電源電圧Ｖ_DDから定電流を生成する定電流源１１１とを備える。定電流源１１１の出力端子とトンネルＦＥＴ Ｍ１０１のドレイン端子とは、スイッチＳＷを介して接続されている。トンネルＦＥＴ Ｍ１０１のソース端子は接地されており、トンネルＦＥＴ Ｍ１０１のゲート−ソース間電圧がこのＤＣ発生回路１１０ａが出力する直流電圧Ｖ_Tに相当する。

スイッチＳＷがＯＮとなっている場合、定電流源１１１からある一定の電流がトンネルＦＥＴ Ｍ１０１へ供給され、トンネルＦＥＴ Ｍ１０１はこの電流値に応じてゲート−ソース間に電圧を発生する。定電流源１１１から供給される電流が非常に微小な場合、例えば１μＡ以下の場合、トンネルＦＥＴ Ｍ１０１は、ＯＮとＯＦＦとの境の状態となっている。すなわち、トンネルＦＥＴ Ｍ１０１のゲート−ソース間電圧は閾値電圧と同等な電圧を示す。これは、一般に、ＭＯＳトランジスタの特性がＩ_D＝β（Ｖ_GS−Ｖ_th）²と表され、電流Ｉ_Dを小さくすると、ゲート−ソース間電圧Ｖ_GSはほぼ閾値電圧Ｖ_thとなるという理論に基いている。よって、この電圧を、バイアス電圧発生回路１０のダイオードバイアス電圧として利用することができる。

ＤＣ発生回路１１０ａは、スイッチＳＷによって間欠的に動作される。ＤＣ発生回路１１０ａから直流電圧を出力する必要の無い時間帯は、スイッチＳＷをＯＦＦとして電流の消費を少なくする。このスイッチＳＷのＯＮ／ＯＦＦ制御のために、上記したクロック発生回路１３０から出力されるクロック信号を利用することができる。例えば、クロック発生回路１３０の出力端子ＢＣにスイッチＳＷの制御端子を接続し、且つスイッチＳＷが論理レベル“Ｌ”の入力に対してＯＮとなる場合に、バイアス電圧発生回路１０およびクロック発生回路１３０が一定の直流電圧Ｖ_Tを要求するタイミングに合わせて、ＤＣ発生回路１１０ａはその直流電圧Ｖ_Tを出力することができる。

なお、スイッチＳＷは、そこに入力されるクロック信号が論理レベル“Ｈ”の間中、常にＯＮとなっている必要は必ずしも無い。クロック信号が論理レベル“Ｈ”を示す期間中のある期間のみスイッチＳＷがＯＮとなってもよい。

図８は、ＤＣ発生回路１１０の他の例を示す回路図である。図８に示すＤＣ発生回路１１０ｂは、ゲート端子とドレイン端子とが接続された２つのトンネルＦＥＴ Ｍ１１１およびＭ１１２と、定電流を生成する定電流源１１１とを備えている。トンネルＦＥＴ Ｍ１１１およびＭ１１２は縦続接続されている。また、定電流源１１１の出力端子とトンネルＦＥＴ Ｍ１１１のドレイン端子とは、スイッチＳＷを介して接続されている。トンネルＦＥＴ Ｍ１１２のゲート−ソース間電圧とトンネルＦＥＴ Ｍ１１１のゲート−ソース間電圧との和が、このＤＣ発生回路１１０ｂが出力する直流電圧Ｖ_Tに相当する。

ＤＣ発生回路１１０ｂでは、トンネルＦＥＴ Ｍ１１１およびＭ１１２の各閾値電圧は、整流回路１のトンネルＦＥＴ２０やクロック発生回路１３０のトンネルＦＥＴ３０の各閾値電圧よりも小さく、上記したゲート−ソース間電圧の和が直流電圧Ｖ_Tと一致するような値である。このように、閾値電圧が小さいトンネルＦＥＴを用いた電圧源であっても、製造ばらつきに影響されないＤＣ発生回路１１０として利用することができる。

以上のように形成されたＤＣ発生回路１１０は、整流回路１で用いるトンネルＦＥＴ２０と同一のチップ内に集積化することが望ましい。一般にトンネルＦＥＴの閾値電圧のばらつきはロット間、ウェハ間では＋／−１００ｍＶ程度あり、異なるチップでＤＣ発生回路１１０と整流回路１を形成すると、ＤＣ発生回路１１０で発生する閾値電圧と整流回路１内のトンネルＦＥＴ２０の閾値電圧とでは１００ｍＶずれる可能性がある。これに対して、同一チップ内でのトンネルＦＥＴの閾値電圧のばらつきは＋／−１０ｍＶ程度であり、ＤＣ発生回路１１０で発生する閾値電圧と整流回路１のトンネルＦＥＴ２０の閾値電圧との差はほとんど無くなる。

以上に説明したように、実施の形態１にかかる整流回路によれば、バイアス回路によって、トンネルＦＥＴ２０のゲートとドレインとの間に、このトンネルＦＥＴ２０が整流特性を発現するのに要する閾値電圧未満であって好ましくはその閾値電圧近傍の定電圧を印加することができるので、閾値電圧未満の実効値を有する交流信号をも整流することができる。

（実施の形態２）
図９は、本発明の第２の実施形態に係る整流回路の回路図である。整流回路１ａは、急峻なＳ値を有する電界効果トランジスタ（例えばトンネルＦＥＴ）を用いて構成される。本実施形態では、整流回路１ａは、バイアス電圧発生回路１０ａ、１０ｂとトンネルＦＥＴ２０ａ、２０ｂを有するとして説明する。バイアス電圧発生回路１０ａ、１０ｂやトンネルＦＥＴ２０ａ、２０ｂは、第１の実施形態にて説明したバイアス電圧発生回路１０やトンネルＦＥＴ２０と同様の構成である。

トンネルＦＥＴ２０ａのソース電極は、正側端子Ｔ１に接続される。トンネルＦＥＴ２０ｂのドレイン電極は、負側端子Ｔ２に接続される。トンネルＦＥＴ２０ａのドレイン電極とトンネルＦＥＴ２０ｂのソース電極は互いに接続されており、その接続ラインにキャパシタＣ１の一端が接続される。キャパシタＣ１の他端は、信号入力端子ＴＡに接続される。キャパシタＣ１は、結合容量として機能する。本実施の形態にかかる整流回路をＲＦＩＤタグにおいて使用する場合には、キャパシタＣ１は、ループアンテナに接続され、直列共振キャパシタとしても機能する。

トンネルＦＥＴ２０ａのゲート電極は、バイアス電圧発生回路１０ａを介してドレイン電極に接続されており、トンネルＦＥＴ２０ｂのゲート電極は、バイアス電圧発生回路１０ｂを介してドレイン電極に接続されている。バイアス電圧発生回路１０ａ、１０ｂは、トンネルＦＥＴ２０ａ、２０ｂのゲート・ドレイン間にバイアス電圧を印加する。

トンネルＦＥＴ２０ａのソース電極とトンネルＦＥＴ２０ｂのドレイン電極との間には、キャパシタＣ２が接続される。トンネルＦＥＴ２０ａ、２０ｂのそれぞれによって半波整流された信号は、キャパシタＣ２によって平滑される。これにより、信号入力端子ＴＡから信号を入力して、正側端子Ｔ１と負側端子Ｔ２とから直流電圧を取りだすことができる。

このようにトンネルＦＥＴ２０ａ、２０ｂを直列に接続して全波整流を行うと、第１の実施形態の整流回路と比較して、効率や感度を向上させることができる。なお、図１０に示すように、整流回路１ａの正側端子Ｔ１や負側端子Ｔ２にさらに整流回路１ａと同様な回路を接続しても良い。図１０に示す整流回路１ｂでも、整流回路１ａと同様の効果を得ることができる。さらに、図１０では、整流回路１ａを２つ縦積みした場合を示したが、３つ以上縦積みした構成を取ることもできる。

（実施の形態３）
図１１は、本発明の第３の実施形態に係る整流回路の回路図である。整流回路１ｃでは、可変バイアス電圧発生回路１１ａ、１１ｂを用いる。その他の構成は、第２の実施形態にて説明した整流回路１ｂと同様であるため、説明を省略する。

可変バイアス電圧発生回路１１ａ、１１ｂは、トンネルＦＥＴの閾電圧のばらつきや温度特性等による変動に応じて、電流源１１１を調整することによってバイアス電圧を調整することができる。また、任意のバイアス電位を供給できることから、信号検出の感度を適応的に調整することができる。具体的には、微弱な信号が入力された場合でも高感度に信号検出ができるよう要求される場合には、バイアス電圧を適切な電圧とするのに対して、低感度な信号検出が要求される場合には、バイアス電圧を高感度時よりも低く設定することができる。

可変バイアス電圧発生回路１１ａ、１１ｂのバイアス電圧をトンネルＦＥＴの閾電圧に応じて調整する場合には、図１２に示すように、インピーダンス計測手段４０を接続して、正側と負側のインピーダンスを計測してバイアス電圧を調整する。インピーダンス計測手段４０は、例えばカレントミラーによる電流源と、そのカレントミラー出力部の電位をモニタするＡＤ変換器等で構成することができる。

図１２（ａ）は、整流回路１ｃのリーク電流を測定するときの接続である。整流回路１ｃの正側端子にインピーダンス計測手段４０を接続し、負側端子は接地する。図１２（ｂ）は、整流回路１ｃの整流電流を測定するときの接続である。整流回路１ｃの負側端子にインピーダンス計測手段４０を接続し、正側端子は接地する。整流回路１ｃは、図示しない制御回路の制御に従って、整流回路１ｃのリーク電流と整流電流を測定し、バイアス電圧を調整することができる。

図１３は、高感度な信号検出が要求される場合に、可変バイアス電圧発生回路１１ａ、１１ｂのバイアス電圧を適切に調整する際の手順の一例を示すフローチャートである。なお、予めメモリにバイアス電圧の設定値が複数（Ｖｔｈ（０）〜Ｖｔｈ（ｎ−１）のｎ個）記憶されているものとして説明する。Ｖｔｈ（０）〜Ｖｔｈ（ｎ−１）は、電圧値が小さい順に０〜（ｎ−１）の番号が割り振られている。

まず、変数ｎを０に設定し（Ｓ１０）、変数ｎの表すＶｔｈ（ｎ）すなわちＶｔｈ（０）を可変バイアス電圧発生回路１１ａ、１１ｂのバイアス電圧として設定する（ステップＳ１１）。そして、図１２（ａ）のように、整流回路１ｃの負側端子を接地し、正側端子をインピーダンス計測手段４０に接続する（ステップＳ１２）。そして、バイアス電圧Ｖｔｈ（ｎ）における正側の入力インピーダンスＺａを測定し、入力インピーダンスＺａをメモリに格納する（ステップＳ１３）。そして、Ｖｔｈ（ｎ）が予め定めた規定電圧値以下であれば（ステップＳ１４のＹｅｓ）、変数ｎをインクリメントし（ステップＳ１５）、ステップＳ１１〜Ｓ１４の処理を繰り返す。ステップＳ１４で、Ｖｔｈ（ｎ）が予め定めた規定電圧値を超えれば（ステップＳ１４のＮｏ）、変数ｎを再度０に設定し（ステップＳ１６）、変数ｎの表すＶｔｈ（ｎ）すなわちＶｔｈ（０）を可変バイアス電圧発生回路１１ａ、１１ｂのバイアス電圧として設定する（ステップＳ１７）。そして、図１２（ｂ）のように、整流回路１ｃの正側端子を接地し、負側端子をインピーダンス計測手段４０に接続する（ステップＳ１８）。そして、バイアス電圧Ｖｔｈ（ｎ）における負側の入力インピーダンスＺｂを測定し、入力インピーダンスＺｂをメモリに格納する（ステップＳ１９）。そして、Ｖｔｈ（ｎ）が予め定めた規定電圧値以下であれば（ステップＳ２０のＹｅｓ）、変数ｎをインクリメントし（ステップＳ２１）、ステップＳ１７〜Ｓ２０の処理を繰り返す。ステップＳ２０で、Ｖｔｈ（ｎ）が予め定めた規定電圧値を超えれば（ステップＳ２０のＮｏ）、変数ｎ毎に記憶された正側と負側の入力インピーダンスＺａ、Ｚｂを読み出し、ｎ毎にＺｂ／Ｚａを算出する。そして、Ｚｂ／Ｚａの値が最大となるｎの値を変数ｍに設定する（ステップＳ２２）。そして、この変数ｍの表わす設定値Ｖｔｈ（ｍ）を可変バイアス電圧発生回路１１ａ、１１ｂのバイアス電圧として設定する（ステップＳ２３）。これによって整流電流が大きく、リーク電流が小さくなるように、可変バイアス電圧発生回路１１ａ、１１ｂのバイアス電圧を設定することができる。

（実施の形態４）
図１４は、本発明の第４の実施形態に係る整流回路の回路図である。本実施形態のトンネルＦＥＴ２０ａ、２０ｂ、２０ｃやバイアス電圧発生回路１０ａ、１０ｂ、１０ｃは、第１の実施形態にて説明したものと同様である。トンネルＦＥＴ２０ａのソース電極が正側端子Ｔ１に接続され、トンネルＦＥＴ２０ａのドレイン電極にトンネルＦＥＴ２０ｂのソース電極が接続され、トンネルＦＥＴ２０ｂのドレイン電極にトンネルＦＥＴ２０ｃのソース電極が接続され、トンネルＦＥＴ２０ｃのドレイン電極が負側端子Ｔ２に接続される。トンネルＦＥＴ２０ａ、２０ｂ、２０ｃのゲート電極はそれぞれバイアス電圧発生回路１０ａ、１０ｂ、１０ｃを介してドレイン電極と接続される。入力端子ＴＡ１、ＴＡ２には、差動のＡＣ信号が入力される。入力された差動信号は、キャパシタＣ１１、Ｃ１２を介して、トンネルＦＥＴ２０ｂ、２０ｃのソース電極にそれぞれ入力される。このようにトンネルＦＥＴ２０ａ、２０ｂ、２０ｃを直列に接続し、差動信号を入力端子ＴＡ１、ＴＡ２に入力することにより、第１の実施形態の整流回路と比較して、振幅が倍の信号が入力されるため、整流効率や感度を向上させることができる。なお、本実施形態の整流回路においても、第２の実施形態と同様に整流回路１ｄを複数縦積みした構成とすることもできる。すなわち、図１４に示す整流回路１ｄの正側端子Ｔ１または負側端子Ｔ２に整流回路１ｄと同様の回路を接続しても良い。

（実施の形態５）
実施の形態５にかかる整流回路は、整流素子として、ダイオード接続されたフローティングゲートトンネル型電界効果トランジスタを使用し、そのフローティングゲートに、このフローティングゲートトンネル型電界効果トランジスタが整流特性を発現するのに要する閾値電圧未満であって好ましくはその閾値電圧近傍の定電圧がチャージされていることを特徴としている。

図１５は、フローティングゲートトンネル型電界効果トランジスタの断面図である。フローティングゲートトンネル型電界効果トランジスタは、半導体基板２０１上に離間してソース領域２０２とドレイン領域２０３が形成されている。ソース領域２０２とドレイン領域２０３は伝導型が異なり、それぞれＰ型の拡散層とＮ型の拡散層である。ソース領域２０２とドレイン領域２０３の間の領域（チャネル）の上部には第１の絶縁膜２０６が形成され、第１の絶縁膜２０６の上部にフローティングゲート２０７が形成され、フローティングゲート２０７の上部に第２の絶縁膜２０８が形成され、第２の絶縁膜２０８の上部にコントロールゲート２０９が形成される。チャネルは、真性半導体を用いても良いし、Ｐ型やＮ型の半導体を用いても良い。

図１６は、実施の形態５にかかる整流回路を示す回路図である。図１６において、フローティングゲートトンネル型電界効果トランジスタＭ７１は、制御ゲート端子とドレイン端子とが接続され、ソース端子が正側端子Ｔ１に接続されている。入力端子ＴＡから入力される入力信号の正負によって、ゲート・ソース間のスイッチをオン／オフさせるためにゲート端子とドレイン端子とが接続される。

フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートには、フローティングゲートトンネル型電界効果トランジスタＭ７１が整流特性を示すのに必要な電圧（ダイオードバイアス電圧）がチャージされている。ここでは、このダイオードバイアス電圧は、フローティングゲートトンネル型電界効果トランジスタＭ７１の閾値電圧と一致しているものとする。これにより、フローティングゲートトンネル型電界効果トランジスタＭ７１の閾値電圧を等価的にゼロとすることができ、閾値電圧以下の実効値を有する交流信号を含めたすべての交流信号を整流することができる。

同様に、フローティングゲートトンネル型電界効果トランジスタＭ７２は、制御ゲート端子とドレイン端子とが接続され、ドレイン端子がマイナス端子Ｔ２に接続されている。また、フローティングゲートトンネル型電界効果トランジスタＭ７２のフローティングゲートには、ダイオードバイアス電圧がチャージされている。このフローティングゲートトンネル型電界効果トランジスタＭ７２もまた、フローティングゲートトンネル型電界効果トランジスタＭ７１と同様に機能な整流特性を有する。

フローティングゲートトンネル型電界効果トランジスタＭ７１のドレイン端子とフローティングゲートトンネル型電界効果トランジスタＭ７２のソース端子とは互いに接続されており、その接続ラインに、キャパシタＣ７１の一端が接続されている。キャパシタＣ７１の他端は、信号入力端子ＴＡに接続されている。このキャパシタＣ７１は、結合容量として機能する。本実施の形態にかかる整流回路１ｅをＲＦＩＤタグにおいて使用する場合には、キャパシタＣ７１は、ループアンテナに接続され、直列共振キャパシタとしても機能する。

フローティングゲートトンネル型電界効果トランジスタＭ７１のドレイン端子とフローティングゲートトンネル型電界効果トランジスタＭ７２のソース端子との間には、キャパシタＣ７２が接続されている。フローティングゲートトンネル型電界効果トランジスタＭ７１およびＭ７２によって半波整流された信号は、このキャパシタＣ７２によって平滑される。この平滑により、キャパシタＣ７２の両端、すなわち正側端子Ｔ１と負側端子Ｔ２との間から直流電圧を取り出すことができる。

特に、これらフローティングゲートトンネル型電界効果トランジスタＭ７１およびＭ７２とキャパシタＣ７１およびＣ７２とからなるダイオード回路は、従来整流が困難であった振幅１００ｍＶ程度の小信号の交流信号も整流することができる。したがって、この整流回路をＲＦＩＤタグへ用いた場合、微弱な電波を整流することが可能となる。即ち、基地局から距離が離れたタグでも整流が可能となり、長距離通信が可能となる。

整流回路１ｅはまた、スイッチＳＷ１，ＳＷ２，ＳＷ３と、制御回路２１０と、ＤＣ電圧源２２０ａ，２２０ｂ，２２０ｃとを備えている。これら構成要素は、フローティングゲートトンネル型電界効果トランジスタＭ７１およびＭ７２に対するチャージおよびディスチャージを行うためのものである。スイッチＳＷ１の一端は、フローティングゲートトンネル型電界効果トランジスタＭ７１のソース端子に接続され、他端はＤＣ電圧源２２０ａの出力端子に接続されている。スイッチＳＷ２の一端は、フローティングゲートトンネル型電界効果トランジスタＭ７２のソース端子に接続され、他端はＤＣ電圧源２２０ｂの出力端子に接続されている。スイッチＳＷ３の一端は、フローティングゲートトンネル型電界効果トランジスタＭ７２のドレイン端子に接続され、他端はＤＣ電圧源２２０ｃの出力端子に接続されている。スイッチＳＷ１，ＳＷ２，ＳＷ３は、制御回路２１０にも接続されており、この制御回路２１０によって、ＯＮ／ＯＦＦ制御される。ＤＣ電圧源２２０ａ，２２０ｂ，２２０ｃもまた制御回路２１０に接続されており、この制御回路２１０から出力される制御信号に従って、各種動作モードの選択や出力電位を決定する。

図１７は、ＤＣ電圧源２２０ａ，２２０ｂ，２２０ｃの代表として示されたＤＣ電圧源２２０の回路図である。図１７において、ＤＣ電圧源２２０は、２つの動作モードである、電圧設定モードと電流検査モードとの間の切換を行うスイッチＳＷ２００を備えている。また、ＤＣ電圧源２２０は、電圧計２２１、昇圧回路２２２、電流計２２３、可変電圧源２２４、および制御回路２２５を備えている。電圧設定モードに対応するスイッチＳＷ２００の端子には、電圧計２２１と昇圧回路２２２とが接続され、電流検査モードに対応するスイッチＳＷ２００の端子には電流計２２３を介して可変電圧源２２４が電気的に接続されている。制御回路２２５は、制御回路２１０から出力される制御信号に従って、スイッチＳＷ２００と、昇圧回路２２２および可変電圧源２２４に設定される電圧とを制御するとともに、電圧計２２１および電流計２２３でそれぞれ検出された電圧値および電流値を示す信号を制御回路２１０に送信する。

図１８は、ＤＣ電圧源２２０の昇圧回路２２２の一例を示す回路図である。この昇圧回路２２２は、一般的なチャージポンプ回路を示している。トランジスタＭｃ１とＭｃ２との間のキャパシタＣｃ１を介してクロック信号ＣＫが入力され、トランジスタＭｃ２とＭｃ３との間のキャパシタＣｃ２を介して逆相のクロック信号／ＣＫが入力される。点線で記載した部分はこれら構成の繰り返しを意味する。クロック信号の入力によって電源電圧Ｖ_DDは出力端子Ｖ_OUT側に昇圧しながら移動して行く。トランジスタがＮ個ある場合、出力端子Ｖ_OUTに出力される電圧は（Ｎ＋１）（Ｖ_DD−Ｖ_th）で表わされる。Ｖ_thは、トランジスタＭｃ１〜Ｍｃ３の閾値電圧である。この昇圧回路２２２によって１０Ｖ程度の電圧をフローティングゲート設定用に供給することができる。

以下に、フローティングゲートトンネル型電界効果トランジスタＭ７１およびＭ７２のフローティングゲートの制御方法を説明する。図１９は、フローティングゲートの制御方法を示すフローチャートである。まず、フローティングゲートトンネル型電界効果トランジスタＭ７１およびＭ７２の各フローティングゲートのチャージ量を検出する（ステップＳ１０１）。図２０は、チャージ量検出工程を示すフローチャートである。整流回路１ｅの制御回路２１０は、チャージ量の検出に先がけ、ＤＣ電圧源２２０ａ〜２２０ｃの各制御回路２２５に対し、動作モードを電流検査モードに切り替えることと各可変電圧源２２４に設定する電圧とが示された制御信号を送信する（ステップＳ２０１〜Ｓ２０３）。また、制御回路２１０は、スイッチＳＷ１〜ＳＷ３をＯＮにする（ステップＳ２０４）。

図２１は、ＤＣ電圧源２２０の電流検査モードの動作を示すフローチャートである。ＤＣ電圧源２２０の制御回路２２５は、制御回路２１０から上記制御信号を受けて、スイッチＳＷ２００を電流検査モードに切り替え（ステップＳ４０１）、可変電圧源２２４に上記電圧を設定する（ステップＳ４０２）。例えば、フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートのチャージ量を調べる場合、ＤＣ電圧源２２０ａの可変電圧源２２４を１Ｖに設定し、ＤＣ電圧源２２０ｂの可変電圧源２２４を０Ｖに設定する。続いて、各ＤＣ電圧源２２０の電流計２２３によって電流値が測定される（ステップＳ４０３）。なお、この電流値の測定は実際には、上記したステップＳ２０４の後に行われる。

制御回路２１０は、ＤＣ電圧源２２０ａ，２２０ｂ，２２０ｃにおいて測定された各電流値を受け取ると、それら電流値からチャージ量に相当する電圧Ｖ_Cを算出し（ステップＳ２０５）、スイッチＳＷ１〜ＳＷ３をＯＦＦにする（ステップＳ２０６）。

続いて、制御回路２１０は、算出された電圧Ｖ_Cが閾値電圧Ｖ_th以上であるかを判定する（ステップＳ１０２）。この判定は、上記した電圧の設定例（ＤＣ電圧源２２０ａの可変電圧源２２４：１Ｖ，ＤＣ電圧源２２０ｂの可変電圧源２２４：０Ｖ）のように、フローティングゲートトンネル型電界効果トランジスタのソース端子に与える電圧をドレイン端子に与える電圧よりも高く設定することにより可能となる。例えば、フローティングゲートトンネル型電界効果トランジスタＭ７１のソース−ドレイン間に電流が流れた場合、すなわち、ＤＣ電圧源２２０ａから得られた電流値が大きな値を示す場合、フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートの電圧Ｖ_Cはフローティングゲートトンネル型電界効果トランジスタＭ７１の閾値電圧Ｖ_th以上であると判定される。電圧Ｖ_Cが閾値電圧Ｖ_th未満である場合、すなわち、ＤＣ電圧源２２０ａから得られた電流値がゼロか十分に小さい値を示す場合には（ステップＳ１０２：Ｎｏ）、フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートをチャージする（ステップＳ１０３）。このチャージ設定に先駆けて、フローティングゲートの電圧と閾値電圧との差電圧を算出する。この差電圧の算出は、上記したチャージ量検出処理を繰り返すことにより行う。例えば、フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートの電圧と閾値電圧との差電圧を算出する場合、ＤＣ電圧源２２０ａの可変電圧源２２４を０Ｖに設定し、ＤＣ電圧源２２０ｂの可変電圧源２２４を０．５Ｖに設定する。次にスイッチＳＷ１，ＳＷ２をＯＮとし、ＤＣ電圧源２２０ｂから得られた電流値を調べる。

この場合、フローティングゲートトンネル型電界効果トランジスタＭ７１のチャネルに印加されるゲート電圧Ｖ_gはフローティングゲートの電圧値をＶ_fとするとＶ_g＝Ｖ_f＋０．５と表される。この状態のとき、ＤＣ電圧源２２０ｂに流れる電流値は（Ｖ_g−Ｖ_th）²＝（Ｖ_f＋０．５−Ｖ_th）²に比例する。このときの電流値が、大きな値を示す場合にはＤＣ電圧源２２０ｂの可変電圧源２２４を０．５Ｖより低く設定し、電流値がゼロか小さい値を示す場合にはＤＣ電圧源２２０ｂの可変電圧源２２４を０．５Ｖより高く設定する。こうして電流の境界状態の電圧値を読取ることでフローティングゲートの電圧値と閾値電圧との電圧差が求められる。この電圧差に基づいて、電圧設定モードで与えられる電圧、すなわちＤＣ電圧源２２０の昇圧回路２２２に設定する電圧を決定する。

図２２は、チャージ量設定工程を示すフローチャートである。制御回路２１０は、ＤＣ電圧源２２０ａ〜２２０ｃの各制御回路２２５に対し、動作モードを電圧設定モードに切り替えることと、各昇圧回路２２２に設定する電圧とが示された制御信号を送信する（ステップＳ３０１〜Ｓ３０３）。また、制御回路２１０は、スイッチＳＷ１〜ＳＷ３をＯＮにする（ステップＳ３０４）。

図２３は、ＤＣ電圧源２２０の電圧設定モードの動作を示すフローチャートである。ＤＣ電圧源２２０の制御回路２２５は、制御回路２１０から上記制御信号を受けて、スイッチＳＷ２００を電圧設定モードに切り替え（ステップＳ５０１）、昇圧回路２２２に上記電圧を設定する（ステップＳ５０２）。例えば、フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートをチャージする場合、ＤＣ電圧源２２０ａの昇圧回路２２２を高電圧に設定し、ＤＣ電圧源２２０ｂの昇圧回路２２２を０Ｖに設定する。フローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートの電圧値は、各ＤＣ電圧源２２０の電圧計２２１によって測定される（ステップＳ５０３）。なお、この電圧値の測定は実際には、上記したステップＳ３０４の後に行われる。

制御回路２１０は、昇圧回路２２２によってフローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートに高電圧を、所定の時間Δｔの間印加した後（ステップＳ３０５）、スイッチＳＷ１〜ＳＷ３をＯＦＦにする（ステップＳ３０６）。この時間Δｔは、フローティングゲートへチャージができ、かつ飽和しない程度の時間を選択する。

上記したステップＳ１０２において、電圧Ｖ_Cが閾値電圧Ｖ_th以上である場合、すなわち、ＤＣ電圧源２２０ａから得られた電流値が大きい値を示す場合には（ステップＳ１０２：Ｙｅｓ）、電圧Ｖ_Cが閾値電圧Ｖ_thより大きいか否かが判定される（ステップＳ１０４）。電圧Ｖ_Cが閾値電圧Ｖ_thより大きい場合には（ステップＳ１０４：Ｙｅｓ）、フローティングゲートトンネル型電界効果トランジスタＭ７１は常にオン状態となっているため、整流効率が低下する。これを避けるため、フローティングゲートをディスチャージする（ステップＳ１０５）。

ディスチャージの設定は、図２２に示したチャージ量設定工程と同様な処理により実現できる。具体的には、例えばフローティングゲートトンネル型電界効果トランジスタＭ７１のフローティングゲートをディスチャージする場合、ＤＣ電圧源２２０ａを０Ｖに設定し、ＤＣ電圧源２２０ｂを高電圧に設定した後、スイッチＳＷ１，ＳＷ２をＯＮとする。これにより、フローティングゲートトンネル型電界効果トランジスタＭ７１のソース端子に存在する電子はフローティングゲート中に注入され、フローティングゲートのチャージを減らすことができる。

ステップＳ１０４において、電圧Ｖ_Cが閾値電圧Ｖ_thより大きくない場合（ステップＳ１０４：Ｎｏ）、すなわち、電圧Ｖ_Cと閾値電圧Ｖ_thとが等しい場合には、フローティングゲートの制御を終了する。

以上の説明では、フローティングゲートトンネル型電界効果トランジスタＭ７１を例示したが、フローティングゲートトンネル型電界効果トランジスタＭ７２についても同様である。なお、各フローティングゲートトンネル型電界効果トランジスタの閾値電圧を高い電位に設定することも可能である。この場合、微弱な無線信号は整流できなくなる。特に、本整流回路１ｅをＲＦＩＤタグに適用した場合、基地局の近くにあるＲＦＩＤタグだけが整流動作ができることになる。このように、フローティングゲートへのチャージの量で通信距離を制御することも可能であり、セキュリティやプライバシーが問題となる条件と長距離での通信が必要な場合で、ＲＦＩＤタグの性能を変えることが可能となる。

以上に説明したように、本実施の形態にかかる整流回路によれば、ダイオード接続されたフローティングゲートトンネル型電界効果トランジスタのフローティングゲートに、このフローティングゲートトンネル型電界効果トランジスタが整流特性を発現するのに要する閾値電圧程度の定電圧が保持されているので、閾値電圧未満の実効値を有する交流信号をも整流することができる。

（実施の形態６）
実施の形態６にかかる整流回路は、実施の形態５にかかる整流回路１ｅの変形例であり、スイッチＳＷ１〜ＳＷ３と、制御回路２１０と、ＤＣ電圧源２２０ａ〜２２０ｃからなる構成が外部装置として提供されることを特徴としている。図２４は、実施の形態６にかかる整流回路を示す回路図である。図２４に示す整流回路１ｆにおいて、図１６と共通する部分には同一の符号を付しており、ここではそれらの説明を省略する。

整流回路１ｆは、図１６に示した整流回路１ｅの構成要素のうち、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２と、キャパシタＣ７１，Ｃ７２のみを備えている。整流回路１ｆは、ＩＣチップとして提供され、フローティングゲートトンネル型電界効果トランジスタＭ７１のドレイン端子に接続された電極パッドＰ１と、フローティングゲートトンネル型電界効果トランジスタＭ７２のドレイン端子に接続された電極パッドＰ２と、フローティングゲートトンネル型電界効果トランジスタＭ７２のソース端子に接続された電極パッドＰ３とを備えている。電極パッドＰ１，Ｐ２，Ｐ３は、それぞれ上記したスイッチＳＷ１，ＳＷ２，ＳＷ３の一端に接続することができる。

これにより、整流回路１ｆは、例えば、工場出荷時に一度だけ、電極パッドＰ１〜Ｐ３を介して、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２のフローティングゲートに対して上記したフローティングゲートの制御方法（図１９参照）を実行する。フローティングゲートは絶縁体で覆われているため、通常一度設定したチャージは長い間放出されることなく，同じ状態を保持することが可能である。例えば、フローティングゲートを用いたＥＥＰＲＯＭのメモリセルの場合、記憶保持期間は１０年間が保証されている。したがって、本実施の形態の場合も、一度フローティングゲートにチャージを設定すれば数年に渡る使用に再調整なしで用いることが可能である。

すなわち、この整流回路１ｆをＲＦＩＤタグに適用する場合、工場出荷時に一度フローティングゲートへのチャージを設定すれば、ユーザは一般的なＲＦＩＤタグと同様な使用方法で利用ができ、かつ長距離通信が可能なＲＦＩＤタグを供給することができる。

（実施の形態７）
実施の形態７にかかる整流回路もまた、実施の形態５にかかる整流回路の変形例であり、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２の制御ゲート端子とソース端子との間にそれぞれキャパシタを設け、このキャパシタの保持電圧を制御することができることを特徴としている。

図２５は、実施の形態７に整流回路を示す回路図である。図２５に示す整流回路１ｇにおいて、図１６と共通する部分には同一の符号を付しており、ここではそれらの説明を省略する。図２５において、整流回路１ｇは、図１６に示す整流回路１ｅの構成要素に対して、フローティングゲートトンネル型電界効果トランジスタＭ７１の制御ゲート端子とドレイン端子との間に接続されたキャパシタＣ８１と、フローティングゲートトンネル型電界効果トランジスタＭ７２の制御ゲート端子とドレイン端子との間に接続されたキャパシタＣ８２と、ＤＣ電圧源２２０ｄ，２２０ｅとをさらに備えている。また、フローティングゲートトンネル型電界効果トランジスタＭ７１の制御ゲート端子とＤＣ電圧源２２０ｄの出力端子との間にはスイッチＳＷ４が接続され、フローティングゲートトンネル型電界効果トランジスタＭ７２の制御ゲート端子とＤＣ電圧源２２０ｅの出力端子との間にはスイッチＳＷ５が接続されている。ＤＣ電圧源２２０ｄ，２２０ｅおよびスイッチＳＷ４，ＳＷ５は、他のＤＣ電圧源２２０ａ〜２２０ｃおよびスイッチＳＷ４，ＳＷ５と同様に制御回路２１０によって制御される。また、ＤＣ電圧源２２０ｄ，２２０ｅは、図１７に示したＤＣ電圧源２２０と同じ構成である。

この構成によって、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２の各制御ゲート端子に、様々な入力電圧を個別に与えることができ、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２がＯＮとなるのに必要な入力信号電圧、換言すれば、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２が整流特性を示すのに必要な入力信号電圧を任意の大きさに調整することができる。

（実施の形態８）
図２６は、本発明の第４の実施形態に係る整流回路の回路図である。本実施形態のフローティングゲートトンネル型電界効果トランジスタＭ７１、Ｍ７２、Ｍ７３は、
実施の形態５で説明したフローティングゲートトンネル型電界効果トランジスタと同様である。フローティングゲートトンネル型電界効果トランジスタＭ７１のソース電極が正側端子Ｔ１に接続され、フローティングゲートトンネル型電界効果トランジスタＭ７１のドレイン電極にフローティングゲートトンネル型電界効果トランジスタＭ７２のソース電極が接続され、フローティングゲートトンネル型電界効果トランジスタＭ７２のドレイン電極にフローティングゲートトンネル型電界効果トランジスタＭ７３のソース電極が接続され、フローティングゲートトンネル型電界効果トランジスタＭ７３のドレイン電極が負側端子Ｔ２に接続される。フローティングゲートトンネル型電界効果トランジスタＭ７１、Ｍ７２、Ｍ７３のゲート電極はそれぞれドレイン電極と接続される。入力端子ＴＡ１、ＴＡ２には、差動のＡＣ信号が入力される。入力された差動信号は、キャパシタＣ１１、Ｃ１２を介して、トンネルＦＥＴ２０ｂ、２０ｃのソース電極にそれぞれ入力される。このようにフローティングゲートトンネル型電界効果トランジスタＭ７１、Ｍ７２、Ｍ７３を直列に接続し、差動信号を入力端子ＴＡ１、ＴＡ２に入力することにより、第５の実施形態の整流回路と比較して、振幅が倍の信号が入力されるため、整流効率や感度を向上させることができる。なお、本実施形態の整流回路においても、整流回路１ｈを複数縦積みした構成とすることもできる。すなわち、図２６に示す整流回路１ｈの正側端子Ｔ１または負側端子Ｔ２に整流回路１ｈと同様の回路を接続しても良い。

（実施の形態９）
図２７は、実施の形態１〜８のいずれかに記載の整流回路を用いた無線受信装置を示すブロック図である。この無線受信装置は、整流回路４０１、ベースバンド増幅器４０２、ＡＤＣ（analog to digital converter）４０３、デジタル信号処理部４０４、ＤＣ発生回路４０５、クロック発生器４０６、アンテナ４０７を用いて構成される。整流回路４０１は、実施の形態１〜７のいずれかに記載の整流回路である。ＤＣ発生回路４０５は、例えば図４のＤＣ発生回路１１０に相当する。整流回路４０１は、アンテナ４０７から入力された信号を自乗検波して信号の包絡線をベースバンド信号として出力する。ベースバンド増幅器４０２は、入力されたベースバンド信号を増幅する。ＡＤＣ４０３は、クロック発生器４０６から出力されるクロックに応じて動作し、入力された信号をデジタル信号へ変換する。デジタル信号処理部４０４は、クロック発生器４０６から出力されるクロックに応じて動作し、入力された信号からＩＤ等の所定のデータを抽出し、これらのデータが規定の信号と一致する場合には、制御信号を出力する。

実施の形態１〜４に記載のように、トンネルＦＥＴを用いて整流回路４０１を構成する場合、整流回路４０１にはトンネルＦＥＴを用いるが、ベースバンド増幅器４０２、ＡＤＣ４０３、デジタル信号処理部４０４、バイアス発生器４０５、クロック発生器４０６には、トンネルＦＥＴではなくＣＭＯＳ回路を用いる。

（実施の形態１０）
図２８は、実施の形態１〜８のいずれかに記載の整流回路を用いて構成されたＲＦＩＤタグを示すブロック図である。図２８に示すＲＦＩＤタグ５００は、ループアンテナ５１０と、実施の形態１〜８のいずれか一つに示した整流回路と同じ構成の整流回路５２０と、逆流防止回路５３０と、信号処理回路５４０と、メモリ５５０と、二次電池であるバッテリ５６０とを備えて構成される。特に、このＲＦＩＤタグ５００は、バッテリ５６０による電源電圧によって駆動するＲＦＩＤタグであり、その動作において、整流回路５２０から電源電圧を生成することを必須要件としない。すなわち、整流回路５２０と、逆流防止回路５３０と、信号処理回路５４０と、メモリ５５０は、バッテリ５６０から引き伸ばされた電源ラインＰＬおよび接地ラインＧＬにそれぞれ接続されている。

ループアンテナ５１０は、リーダ／ライタ（図示せず）によって与えられる磁束変化に応じて、そのアンテナ線に交流電流を誘起する。この交流電流は、整流回路５２０の信号入力端子に入力される。整流回路５２０は、バッテリ５６０から供給される電源電圧によって駆動する。よって、整流回路５２０内のＤＣ発生回路は、バッテリ５６０から供給される電源電圧によって駆動するとともに、バッテリ５６０から供給される電源電圧から所望の直流電圧を生成する。すなわち、整流回路５２０は、ループアンテナ５１０から交流電流が入力されるか否かに関係なく、ダイオード回路を構成するＭＯＳトランジスタのゲートとソースとの間には常に上記したダイオードバイアス電圧が印加されている。あるいは、外部トリガによってダイオードバイアス電圧が印加される。よって、整流回路５２０は、実施の形態１〜５に示したように、ループアンテナ５１０において誘起された０．７Ｖ程度未満の実効値を有する微弱な交流電流をも整流することができる。すなわち、ループアンテナ５１０が受け取った微弱なデータ信号を復調することができる。この復調されたデータ信号は、信号処理回路５４０へと入力される。また、整流回路５２０によって得られた直流電圧は、充電用電力として、逆流防止回路５３０を介して、バッテリ５６０にも供給される。

信号処理回路５４０は、整流回路５２０から受け取ったデータ信号に基づき、メモリ５５０に格納されたデータ（代表的なものとしてはタグ識別情報）の取り出しやメモリ５５０へのデータの書き込みを行なう。信号処理回路５４０は、ループアンテナ５１０に接続された負荷変調部５４１を備えており、メモリ５５０から取り出されたデータは、この負荷変調部５４１によるループアンテナ５１０の電流の変調によって、リーダ／ライタに送信される。具体的には、負荷変調部５４１は、ループアンテナ５１０に反磁界を発生させ、この反磁界は、リーダ／ライタのアンテナを流れる電流を微小に変化させる。この微小な変化が、リーダ／ライタによって検出され、データ信号として認識される。なお、図５に示したようなクロック発生回路１３０は、信号処理回路５４０に設けてもよいし、整流回路５２０内に設けてもよい。

図２９は、本実施の形態にかかるＲＦＩＤタグの整流特性（実線）と、従来のＲＦＩＤタグの整流特性（破線）を示したグラフである。本実施の形態にかかるＲＦＩＤタグでは、−１０ｄＢｍの微小な交流信号（ＡＣ入力パワー）が入力された場合であっても１．５Ｖの直流電圧（ＤＣ出力電圧）を発生することができる。この−１０ｄＢｍの信号は、リーダ／ライタとＲＦＩＤタグとの間の距離に換算すると、１０ｍ程度に相当する。なお、グラフにおいて、ＡＣ入力パワーが大きくなるとＤＣ出力電圧が一定値となるのは回路内部の電圧リミッタが働いているためである。一方で、従来のＲＦＩＤタグでは−１０ｄＢｍのＡＣ信号に対して０．０５Ｖの直流電圧しか発生することができず、整流回路として機能していないことがわかる。

以上に説明したように、実施の形態１０にかかるＲＦＩＤタグによれば、実施の形態１〜７のいずれか一つにかかる整流回路を搭載しているので、従来において整流対象となり得なかった微小信号をも認識することができる。これは、ＲＦＩＤタグの認識に必要なＲＦＩＤタグとリーダ／ライタとの間の距離を大幅に拡大させることを意味し、そのＲＦＩＤシステムの応用分野を格段に広げることができる。例えば、一つのリーダ／ライタによって、数十ｍ〜数１００ｍの範囲に分散された多数のＲＦＩＤタグをほぼ同時に認識することができる。これにより、ＲＦＩＤタグを家畜に付与することによって放牧状態の家畜を管理したり、ＲＦＩＤタグを幼児や徘徊老人に付与することによって迷子を防止することができる。

また、本実施の形態にかかるＲＦＩＤタグは、バッテリを備えているために、ＲＦＩＤタグに温度センサ、スピーカ、マイク、発光素子などの種々の入出力デバイス５７０を搭載することも容易である。その場合、ＲＦＩＤタグのさらなる応用の拡大を図ることが可能となる。例えば、ＲＦＩＤタグにセンサを搭載する場合は、図３０のような構成になる。図３０に示すＲＦＩＤタグ６００おいて、図２８と同一の構成には同一の参照符号を附している。入出力デバイス５７０の電源系はバッテリ５６０からのＰＬラインとＧＬラインに接続されている。入出力デバイス５７０への信号の送受は信号処理回路５４０との間で行う。入出力デバイス５７０の一例として、温度センサを搭載したＲＦＩＤタグの例を説明する。リーダ／ライタ（図示せず）からの送信が無いとき、温度センサはスリープ状態であり、電流を消費しない。リーダ／ライタから送信信号があり、当該センサ付ＲＦＩＤタグへの信号送信の指令が有った場合、温度センサは起動し、温度を検知、データを信号処理回路へ送出する。この信号データと、ＲＦＩＤタグの固有データを合わせた信号データをＲＦＩＤタグからリーダ／ライタへ返信する。他の温度センサの実施方法として、ある一定時間ごとに信号処理回路が温度センサへ温度データの出力の指令を行い、温度センサからのデータはメモリブロックへ蓄積される。リーダライタからの指令が有った場合、蓄積された温度データは、記録時間データと共に送出される。また、温度センサの起動手段として、振動、音、光等の刺激があった場合に温度センサが起動し、データをメモリに蓄積する方法もある。

以上のとおり、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ… ・・・、整流回路、 １０，１０ａ，１０ｂ，１０ｃ，１０ｄ…バイアス電圧発生回路、 ２０，２０ａ、２０ｂ，２０ｃ，２０ｄ…トンネルＦＥＴ、 Ｔ１…正側端子、Ｔ２…負側端子、２０１…半導体基板、 ２０２…ソース領域、 ２０３…ドレイン領域、 ２０４…絶縁膜、 １０…バイアス電圧発生回路、 Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２…ＮＭＯＳトランジスタ、 Ｃ１１，Ｃ１２…キャパシタ、 ＩＮＶ１，ＩＮＶ２…インバータ、 １１０…ＤＣ発生回路、 ＴＣ…クロック入力端子、 １３０…クロック発生回路、 Ｍｄ１，Ｍｄ２，Ｍｄ３，Ｍｄ４…ＮＭＯＳトランジスタ、 Ｃｄ１，Ｃｄ２，Ｃ１，Ｃ２，Ｃ２１，Ｃ２２…キャパシタ、 ＩＮＶ１１，ＩＮＶ１２…インバータ、 ３１０…誤差増幅部、 ＢＣ…出力端子、 １１０ａ…ＤＣ発生回路、 １１１…定電流源、 Ｍ１０１…トンネルＦＥＴ、 ＳＷ…スイッチ、 １１０ｂ…ＤＣ発生回路、 Ｍ１１１，Ｍ１１２…トンネルＦＥＴ、 ＴＡ１，ＴＡ２…入力端子、 １１ａ，１１ｂ…可変バイアス電圧発生回路、 ４０…インピーダンス計測手段、 ２０６…第１の絶縁膜、 ２０７…フローティングゲート、 ２０８…第２の絶縁膜、 ２０９…コントロールゲート、 Ｍ７１，Ｍ７２，Ｍ７３…フローティングゲートトンネル型電界効果トランジスタ、 ２１０…制御回路、 ２２０，２２０ａ，２２０ｂ，２２０ｃ…ＤＣ電圧源、 ＳＷ１，ＳＷ２，ＳＷ３…スイッチ、 Ｃ７１，Ｃ７２…キャパシタ、 ２２１…電圧計、 ２２２…昇圧回路、 ２２３…電流計、 ２２４…可変電圧源、 ２２５…制御回路、 Ｍｃ１，Ｍｃ２，Ｍｃ３…トランジスタ、 Ｃｃ１，Ｃｃ２…キャパシタ、 Ｐ１，Ｐ２，Ｐ３…電極パッド、 ４０１…整流器、 ４０２…ベースバンド増幅器， ４０３…ＡＤＣ、 ４０４…デジタル信号処理部、 ４０５…ＤＣ発生回路、 ４０６…クロック発生器、 ４０７…アンテナ、 ５００…ＲＦＩＤタグ、 ５１０…ループアンテナ、 ５２０…整流回路、 ５３０…逆流防止回路、 ５４０…信号処理回路、 ５４１…負荷変調部、 ５５０…メモリ、 ５６０…バッテリ、 ＰＬ…電源ライン、 ＧＬ…接地ライン

バイアス発生回路１０は、トンネルＦＥＴ２０のゲート・ドレイン間に、トンネルＦＥＴ２０が整流特性を示すのに必要な閾値電圧未満の電圧（以下、バイアス電圧と称する）を印加する。このバイアス電圧は、好ましくはトンネルＦＥＴの閾値電圧とほぼ等しい電圧を印加する。これによって、トンネルＦＥＴの閾値電圧が見かけ上は０Ｖとなり、負側端子Ｔ２から入力されるＡＣ電圧信号がプラス側波形の場合には、見かけ上の閾値電圧を超え、ＡＣ電圧信号がマイナス側波形の場合には見かけ上の閾値電圧以下となるため、半端整流された信号が正側端子Ｔ１から出力される。

図２は、トンネルＦＥＴ２０の断面図である。トンネルＦＥＴ２０は、半導体基板２０１上に離間してソース領域２０２とドレイン領域２０３が形成されている。ソース領域とドレイン領域は伝導型が異なり、それぞれＰ型の拡散層とＮ型の拡散層である。ソース領域２０２とドレイン領域２０３の間の領域（チャネル）の上部には絶縁膜２０４が形成され、絶縁膜２０４の上部にはゲート電極が形成される。チャネルは、真性半導体を用いても良いし、Ｐ型やＮ型の半導体を用いても良い。トンネルＦＥＴ２０は、ゲート・ソース間に電圧が印加されると、トンネル電流が流れる。ソース・チャネル接合におけるＢＴＢＴ（Band To Band Tunneling）が電流駆動能力を決定するため、駆動電流を向上させるには、ソース・チャネル接合において不純物濃度が高濃度かつ急峻な接合を形成して、トンネルバリアを薄膜化する。一方、オフリーク電流はドレイン・チャネル接合でのＢＴＢＴによって決定されるため、オフリーク電流を低減させるには、ドレイン・チャネル領域において不純物濃度が低濃度かつ緩やかな接合を形成してトンネルバリアを厚膜化する。

ＤＣ発生回路１１０ａは、スイッチＳＷによって間欠的に動作される。ＤＣ発生回路１１０ａから直流電圧を出力する必要の無い時間帯は、スイッチＳＷをＯＦＦとして電流の消費を少なくする。このスイッチＳＷのＯＮ／ＯＦＦ制御のために、上記したクロック発生回路１３０から出力されるクロック信号を利用することができる。例えば、クロック発生回路１３０の出力端子ＢＣにスイッチＳＷの制御端子を接続し、且つスイッチＳＷが論理レベル“Ｈ”の入力に対してＯＮとなる場合に、バイアス電圧発生回路１０およびクロック発生回路１３０が一定の直流電圧Ｖ_Tを要求するタイミングに合わせて、ＤＣ発生回路１１０ａはその直流電圧Ｖ_Tを出力することができる。

整流回路１ｆは、図１６に示した整流回路１ｅの構成要素のうち、フローティングゲートトンネル型電界効果トランジスタＭ７１，Ｍ７２と、キャパシタＣ７１，Ｃ７２のみを備えている。整流回路１ｆは、ＩＣチップとして提供され、フローティングゲートトンネル型電界効果トランジスタＭ７１のソース端子に接続された電極パッドＰ１と、フローティングゲートトンネル型電界効果トランジスタＭ７２のソース端子に接続された電極パッドＰ２と、フローティングゲートトンネル型電界効果トランジスタＭ７２のドレイン端子に接続された電極パッドＰ３とを備えている。電極パッドＰ１，Ｐ２，Ｐ３は、それぞれ上記したスイッチＳＷ１，ＳＷ２，ＳＷ３の一端に接続することができる。

ループアンテナ５１０は、リーダ／ライタ（図示せず）によって与えられる磁束変化に応じて、そのアンテナ線に交流電流を誘起する。この交流電流は、整流回路５２０の信号入力端子に入力される。整流回路５２０は、バッテリ５６０から供給される電源電圧によって駆動する。よって、整流回路５２０内のＤＣ発生回路は、バッテリ５６０から供給される電源電圧によって駆動するとともに、バッテリ５６０から供給される電源電圧から所望の直流電圧を生成する。すなわち、整流回路５２０は、ループアンテナ５１０から交流電流が入力されるか否かに関係なく、ダイオード回路を構成する各トンネルＦＥＴのゲートとソースとの間には常に上記したダイオードバイアス電圧が印加されている。あるいは、外部トリガによってダイオードバイアス電圧が印加される。よって、整流回路５２０は、実施の形態１〜５に示したように、ループアンテナ５１０において誘起された０．７Ｖ程度未満の実効値を有する微弱な交流電流をも整流することができる。すなわち、ループアンテナ５１０が受け取った微弱なデータ信号を復調することができる。この復調されたデータ信号は、信号処理回路５４０へと入力される。また、整流回路５２０によって得られた直流電圧は、充電用電力として、逆流防止回路５３０を介して、バッテリ５６０にも供給される。

Claims (9)

1. 電界効果トランジスタと、
   バイアス電圧発生回路とを有する整流回路であって、
   前記電界効果トランジスタは、制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、
   前記バイアス電圧発生回路は、前記制御端子と前記第２の電流入出力端子との間に直流電圧を印加することを特徴とする整流回路。
2. 前記第１の電流入出力端子は、前記整流回路の正側の端子に接続され、前記第２の電流入出力端子は、前記整流回路の負側の端子に接続されることを特徴とする請求項１に記載の整流回路。
3. 前記第２の電流入出力端子にＡＣ入力電圧が入力され、前記第１の電流入出力端子からＤＣ電流を出力することを特徴とする請求項１または２に記載の整流回路。
4. ＡＣ入力電圧が入力されるキャパシタと、
   第１の電界効果トランジスタと、
   第２の電界効果トランジスタと、
   バイアス電圧発生回路とを有する整流回路であって、
   前記第１の電界効果トランジスタは、第１の制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、前記第２の電流入出力回路が前記キャパシタに接続され、
   前記第２の電界効果トランジスタは、第２の制御端子と、Ｐ型拡散層を電極とした第３の電流入出力端子と、Ｎ型拡散層を電極とした第４の電流入出力端子を備え、前記第３の電流入出力回路が前記キャパシタに接続され、
   前記バイアス電圧発生回路は、前記制御端子と前記第２の電流入出力端子との間および前記制御端子と前記第４の電流入出力端子との間に直流電圧を印加することを特徴とする整流回路。
5. 差動信号が入力される第１および第２のキャパシタと、
   第１の電界効果トランジスタと、
   第２の電界効果トランジスタと、
   第３の電界効果トランジスタと、
   バイアス電圧発生回路とを有する整流回路であって、
   前記第１の電界効果トランジスタは、第１の制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、前記第２の電流入出力回路が前記第１のキャパシタに接続され、
   前記第２の電界効果トランジスタは、第２の制御端子と、Ｐ型拡散層を電極とした第３の電流入出力端子と、Ｎ型拡散層を電極とした第４の電流入出力端子を備え、前記第３の電流入出力回路が前記第１のキャパシタに接続され、前記第４の電流入出力端子が前記第２のキャパシタに接続され、
   前記第３の電界効果トランジスタは、第３の制御端子と、Ｐ型拡散層を電極とした第５の電流入出力端子と、Ｎ型拡散層を電極とした第６の電流入出力端子を備え、前記第５の電流入出力回路が前記第２のキャパシタに接続され、
   前記バイアス電圧発生回路は、前記制御端子と前記第２の電流入出力端子との間および前記制御端子と前記第４の電流入出力端子との間に直流電圧を印加することを特徴とする整流回路。
6. 前記バイアス電圧発生回路によって、前記制御端子と前記第２の電流入出力端子との間に印加される直流電圧の値は、可変であることを特徴とする請求項１乃至５のいずれか１項に記載の整流回路。
7. ＡＣ入力電圧が入力されるキャパシタと、
   第１のフローティングゲートトランジスタと、
   第２のフローティングゲートトランジスタとを有する整流回路であって、
   前記第１のフローティングゲートトランジスタは、第１の制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、前記第２の電流入出力回路が前記キャパシタに接続され、
   前記第２のフローティングゲートトランジスタは、第２の制御端子と、Ｐ型拡散層を電極とした第３の電流入出力端子と、Ｎ型拡散層を電極とした第４の電流入出力端子を備え、前記第３の電流入出力回路が前記キャパシタに接続され、
   前記第１フローティングゲートおよび前記第２フローティングゲートは、電荷注入によって供給される電圧を、直流電圧として蓄積することを特徴とする整流回路。
8. 差動信号が入力される第１および第２のキャパシタと、
   第１のフローティングゲートトランジスタと、
   第２のフローティングゲートトランジスタと、
   第３のフローティングゲートトランジスタとを有する整流回路であって、
   前記第１のフローティングゲートトランジスタは、第１の制御端子と、Ｐ型拡散層を電極とした第１の電流入出力端子と、Ｎ型拡散層を電極とした第２の電流入出力端子を備え、前記第２の電流入出力回路が前記第１のキャパシタに接続され、
   前記第２のフローティングゲートトランジスタは、第２の制御端子と、Ｐ型拡散層を電極とした第３の電流入出力端子と、Ｎ型拡散層を電極とした第４の電流入出力端子を備え、前記第３の電流入出力回路が前記第１のキャパシタに接続され、前記第４の電流入出力端子が前記第２のキャパシタに接続され、
   前記第３のフローティングゲートトランジスタは、第３の制御端子と、Ｐ型拡散層を電極とした第５の電流入出力端子と、Ｎ型拡散層を電極とした第６の電流入出力端子を備え、前記第５の電流入出力回路が前記第２のキャパシタに接続され、
   前記第１、第２、第３のフローティングゲートは、電荷注入によって供給される電圧を、直流電圧として蓄積することを特徴とする整流回路。
9. 請求項１乃至８のいずれか１項に記載の整流回路と、
   前記整流回路に信号を入力するアンテナと、
   前記整流回路から出力された信号を増幅するベースバンド回路と、
   前記ベースバンド回路から出力された信号をデジタルに変換するＡＤＣと、
   前記ＡＤＣから出力された信号の判別を行い、規定の信号と一致した場合に制御信号を出力する信号処理部とを有することを特徴とする無線通信装置。

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