WO2011121663A1 - 受信装置、リモコンシステム - Google Patents

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WO2011121663A1
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signal
unit
rectifier
switch
clock
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Inventor
梅田俊之
大高章二
Original Assignee
株式会社 東芝
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3089—Control of digital or coded signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/30—Circuits for homodyne or synchrodyne receivers

Definitions

  • the present invention relates to a receiving apparatus that receives a radio signal, and more specifically to a receiving apparatus that rectifies and decodes a radio signal.
  • a rectifier In a receiving apparatus that receives a radio signal and processes the signal, a rectifier is widely used for signal detection.
  • a rectifier rectififier circuit
  • wireless communication with low power consumption can be realized easily.
  • a so-called RFID tag As an example of a receiving device using a rectifier, a so-called RFID tag is given.
  • the RFID tag rectifies the transmission signal from the reader / writer to obtain the operating power of the RFID tag itself and demodulates the reception signal.
  • Such an RFID tag usually has a rectifier circuit using a transistor in which a gate and a source are directly connected.
  • a rectifier circuit using a transistor cannot receive a weak signal because of the threshold voltage of the transistor. Therefore, a highly sensitive rectifier has been proposed in which a bias voltage substantially equal to the threshold voltage of the transistor is intermittently applied between the gate and source of the transistor constituting the rectifier circuit (Patent Document 1). Since the rectifier shown in Patent Document 1 can reduce the influence of the threshold voltage of the transistor, a weak signal can be received when the rectifier is applied to a receiving device.
  • the rectifier circuit described in Patent Document 1 intermittently operates the switch to apply a bias voltage to the transistor, it generates switching noise. That is, the receiving device including the rectifier has a problem that it is affected by switching noise.
  • the conventional receiver has a problem that it is affected by noise generated by the rectifier circuit itself.
  • the present invention has been made to solve such a problem, and an object thereof is to provide a receiving apparatus in which the influence of noise is suppressed.
  • a receiving apparatus includes a rectifying unit that rectifies a received signal provided with a rectifying element, and rectifies a bias voltage corresponding to a threshold voltage of the rectifying element.
  • a bias supply unit that intermittently supplies the element, a detection unit that detects the presence or absence of a reception signal based on the output of the rectification unit, and a control unit that stops supply of a bias voltage when the detection unit detects a reception signal It has.
  • the present invention can provide a receiving apparatus in which the influence of noise is suppressed.
  • the receiving device 1 of this embodiment includes an antenna ANT, a rectifier 10, a baseband (BB) amplifier 11, a comparator 12, a signal processing unit 13, a local oscillator 14, and a frequency divider 15. ing.
  • the signal processing unit 13 includes a clock control unit 131, a signal detection unit 132, and a power detection unit 133.
  • the rectifier 10 rectifies (detects) the reception signal input from the antenna ANT.
  • the rectifier 10 includes, for example, a semiconductor element such as a rectifier diode or a rectifier transistor, and outputs a baseband signal by envelope detection of the received signal using the semiconductor element.
  • the BB amplifier 11 is an amplifier that amplifies the baseband signal obtained by rectification by the rectifier 10 to a predetermined level.
  • the rectifier 10 has a function of increasing the detection sensitivity of the received signal using the external clock signals CK1 and CK2.
  • the rectifier 10 is not limited to what is rectified by a semiconductor element. Even if it is not a semiconductor element, what is necessary is just to have a rectifier having a rectification function.
  • the comparator 12 generates a digital signal from the baseband signal amplified by the BB amplifier 11. Specifically, the comparator 12 compares the level of the baseband signal amplified by the BB amplifier 11 with the level of a predetermined reference voltage source. If the level of the baseband signal is higher than the reference voltage level as a result of the comparison, the comparator 12 outputs a high level signal. On the other hand, when the level of the baseband signal is equal to or lower than the reference voltage level, the comparator 12 outputs a low level signal. As a result, the comparator 12 outputs a digital signal in which the high level signal and the low level signal are combined.
  • the digital signal composed of the high-level signal and the low-level signal may be any voltage / specification signal as long as the signal processing unit 13 can identify both.
  • the signal detection unit 132 receives and decodes the digital signal generated by the comparator 12, and compares the ID of the received signal, for example. When the ID of the received signal matches the predetermined ID, the signal detection unit 132 executes predetermined signal processing such as activation of an external circuit (not shown).
  • the local oscillator 14 generates a reference signal for this receiving device.
  • the reference signal generates a switch signal (clock signal) for increasing the sensitivity of the rectifier 10 in addition to the reference signal that defines the processing timing of the comparator 12 and the signal processing unit 13.
  • the frequency divider 15 divides the clock signal CK generated by the local oscillator 14. At this time, the frequency divider 15 operates based on an instruction from a clock control unit 131 described later.
  • the power detection unit 133 detects the power of the received signal based on the amplified output of the BB amplifier 11. That is, the power detection unit 133 monitors the amplified output of the BB amplifier 11 and detects the presence or absence of a received signal.
  • the clock control unit 131 controls the frequency divider 15 to control the supply of the clock signals CK1 and CK2 supplied to the rectifier 10 based on the result of power detection by the power detection unit 133.
  • the rectifier 10 of this embodiment is on / off controlled by a voltage source V, switch transistors Q1 to Q4 that are on / off controlled by a clock CK1 as a switch signal, and a clock CK2 as a switch signal.
  • Switch transistors Q5 to Q8 and rectifying transistors Q9 and Q10 are provided.
  • the positive and negative electrodes of the voltage source V are connected to both ends of the capacitor C1 through the drains and sources of the transistors Q1 and Q2, respectively. That is, the voltage source V is connected / disconnected to both ends of the capacitor C1 by turning on / off the transistors Q1 and Q2 by the clock signal CK1 applied to the gates of the transistors Q1 and Q2. Similarly, the positive and negative electrodes of the voltage source V are connected to both ends of the capacitor C2 via the drains and sources of the transistors Q3 and Q4, respectively. That is, voltage source V is connected / disconnected across capacitor C2 by turning on / off transistors Q3 and Q4 by clock signal CK1 applied to the gates of transistors Q3 and Q4.
  • Both ends of the capacitor C1 are connected to both ends of the capacitor C3 via the drains and sources of the transistors Q5 and Q6, and both ends of the capacitor C3 are connected to the gate and source of the transistor Q9.
  • the connection between both ends of the capacitor C3 and both ends of the capacitor C1 is turned on and off by turning on and off the transistors Q5 and Q6 by the clock signal CK2.
  • both ends of the capacitor C2 are connected to both ends of the capacitor C4 via the drains and sources of the transistors Q7 and Q8, and both ends of the capacitor C4 are connected to the gate and source of the transistor Q10, respectively.
  • the connection between both ends of the capacitor C4 and both ends of the capacitor C2 is turned on and off by turning on and off the transistors Q7 and Q8 by the clock signal CK2.
  • the source and the drain of the transistor Q10 of the transistor Q9 are connected to each other, an antenna ANT is connected via a capacitor C5 and a received signal input terminal RF IN to the connection point. That is, the received signal from the antenna ANT is input to the connection point between the transistors Q9 and Q10.
  • Source drain and the transistor Q10 of the transistor Q9 becomes respectively positive and negative rectification output terminal Dt + OUT ⁇ Dt- OUT.
  • the negative rectified output terminal Dt- OUT may be grounded.
  • the clock signals CK1 and CK2 are configured to be supplied alternately. That is, the transistors Q1 to Q4 and the transistors Q5 to Q8 are alternately turned on.
  • the voltage of the voltage source V is set to be substantially the same as the threshold voltage that is the rectification limit of the rectifying transistors Q9 and Q10.
  • the transistors Q1 to Q4 and the transistors Q5 to Q8 are alternately turned on under the control of the clock signals CK1 and CK2, whereby the potential of the voltage source V is transferred to the capacitors C1 and C2, and then the capacitors C1 and C2 Potentials are transferred to capacitors C3 and C4, respectively.
  • the potential supply of the voltage source V prepared in advance is controlled by the clock signals CK1 and CK2 as switch signals.
  • the present invention is not limited to this.
  • One of the clock signals CK1 and CK2 may be supplied as a bias voltage to the rectifier transistor of the rectifier 10 as a signal having a voltage corresponding to the threshold voltage value of the transistors Q9 and Q10.
  • the local oscillator 14 generates a predetermined clock signal CK.
  • the local oscillator 14 generates a clock signal CK of, for example, 32 kHz as an internal clock.
  • the local oscillator 14 supplies the generated clock signal CK to the comparator 12, the signal processing unit 13, the frequency divider 15 and the like.
  • the frequency divider 15 divides the clock signal CK, generates clock signals CK1 and CK2 that are alternately turned on, and supplies them to the rectifier 10.
  • the frequency divider 15 divides the clock signal CK by 16 to generate 2 kHz clock signals CK 1 and CK 2, and supplies them to the terminals CK 1 IN and CK 2 IN of the rectifier 10.
  • the frequency divider 15 sends the rising timing of the clock signals CK1 and CK2 to the clock control unit 131, and the clock control unit 131 stores the sent timing.
  • the transistors Q1 to Q4 and the transistors Q5 to Q8 are alternately turned on and off.
  • the potential of the voltage source V is transferred to the capacitors C3 and C4 by turning on and off the transistors Q1 to Q4 and the transistors Q5 to Q8, and becomes the bias voltage of the transistors Q9 and Q10. That is, transistors Q9 and Q10 are in a high sensitivity state each time a bias voltage is transferred to capacitors C3 and C4.
  • Transistors Q9 and Q10 rectify the received signal received via the capacitor C5 and send the obtained baseband signal to the BB amplifier 11.
  • the BB amplifier 11 amplifies the received baseband signal and sends it to the comparator 12 and the power detection unit 133.
  • the comparator 12 compares the level of the amplified baseband signal with the level of a predetermined reference voltage source, and generates a digital signal in which the high level signal and the low level signal are combined based on the comparison result.
  • the generated digital signal is sent to the signal detection unit 132.
  • the signal detection unit 132 receives and decodes the digital signal generated by the comparator 12, and compares the ID of the received signal, for example. When the ID of the received signal matches the predetermined ID, the signal detection unit 132 executes predetermined signal processing such as activation of an external circuit (not shown).
  • the power detection unit 133 monitors a baseband signal received from the BB amplifier 11.
  • the power detection unit 133 When the baseband signal exists, that is, when the baseband signal is output from the BB amplifier 11, the power detection unit 133 generates a detection signal and supplies the detection signal to the clock control unit 131.
  • the clock control unit 131 monitors the operations of the signal detection unit 132 and the power detection unit 133. That is, the clock control unit 131 determines whether the rectifier is in a signal standby state or a signal reception state at a timing several clocks before the clock signals CK1 and CK2 rise (broken arrows in FIG. 3).
  • the clock control unit 131 controls the frequency divider 15 to generate the clock signals CK1 and CK2. (Maintain). That is, by the operation of the clock signals CK1 and CK2, supply of a bias voltage corresponding to the threshold voltage of the rectifier transistor of the rectifier 10 is continued, and the high sensitivity state of the rectifier is maintained. And the receiving apparatus 1 can prepare for arrival of a weak received signal by making the rectifier 10 into a high sensitivity state. Since the output signal of the rectifier 10 when the clock signals CK1 and CK2 are supplied is affected by switching noise, the signal detector 132 receives the digital signal (high / low) received through the comparator 12. The combination of level signals) may be ignored without decoding.
  • the signal detection unit 132 When one of the signal detection unit 132 and the power detection unit 133 is operating, that is, the signal detection unit 132 receives a digital signal composed of a high / low level signal from the comparator 12, or the power detection unit 133 When the detection signal is generated by receiving the amplified output from the BB amplifier 11, the clock control unit 131 controls the frequency divider 15 to stop the generation of the clock signals CK1 and CK2. When the signal detection unit 132 is in a state where the received signal is not decoded, the clock control unit 131 instructs the signal detection unit 132 to return to the reception state.
  • the transition from the signal reception state to the standby state of the clock control unit 131 and the signal detection unit 132 is performed by the signal detection unit 132 in advance after detection of a specified format, after a specified time has elapsed, or after an error is detected. It is possible to shift by detecting the terminal data of the signal.
  • the clock signal that increases the sensitivity of the rectifier is stopped, so that the clock noise that affects the decoding process can be reduced. That is, it is possible to achieve high sensitivity and low noise while suppressing power consumption of the receiving device by a simple method.
  • the rectifier 10 detects a minute received signal as described above.
  • the switch transistors Q1 to Q8 included in the rectifier 10 operate when receiving a minute signal, for example, if the control terminal CK2 IN of the transistors Q5 to Q8 changes from low level to high level, the transistor Q5 Further, a transient voltage fluctuation occurs in the bias voltage to the rectifier transistors Q9 and Q10 due to the gate-source capacitance of Q8.
  • This voltage fluctuation becomes switching noise and is output to the output terminal Dt + OUT (and Dt ⁇ OUT ) together with the rectified signal.
  • the comparator 12 it is difficult for the comparator 12 to detect a minute signal, which causes erroneous detection. Therefore, in the receiving apparatus according to this embodiment, when it is confirmed that the received signal is in the input state, the operation of the frequency divider 15 is stopped to stop the generation of the clock signals CK1 and CK2. That is, the noise source that hinders demodulation of the received signal is stopped.
  • FIG. 4 shows a result of measuring the output noise of the rectifier 10 in a state where the switch of the rectifier 10 (switches by the transistors Q1 to Q8) is operated at the time of no signal input. As shown in FIG. 4, on the basis of the switching frequency of 2 kHz, output noise of the multiplied frequency is observed in a wide range of 0 to 100 kHz.
  • FIG. 5 shows the result of measuring the output noise of the rectifier 10 when the switch of the rectifier 10 is stopped at the time of no signal input. As shown in FIG. 5, although 16 kHz of the basic clock and its harmonic noise were observed, other switching noises were suppressed and the noise characteristics of the rectifier transistors Q9 and Q10 themselves were observed.
  • the receiving apparatus of this embodiment since the influence of the switch noise is eliminated in the signal receiving state, the signal-to-noise ratio of the rectifier can be improved and the receiving sensitivity can be improved. .
  • the local oscillator 14 generates a clock signal CK having a frequency of 32 kHz
  • the frequency divider 15 divides the clock signal CK by 16 to generate a clock signal having a frequency of 2 kHz.
  • CK1 and CK2 are generated.
  • high clock signals CK1 and CK2 increase switching noise in the rectifier. Therefore, the clock signals CK1 and CK2 that are as low as possible are effective in reducing noise.
  • the frequency of the clock signals CK1 and CK2 is too low, the period for increasing the sensitivity of the rectifier 10 is shortened, and therefore the timing for capturing a weak received signal is reduced.
  • the bias voltage since the bias voltage is supplied to the rectifier 10 using a charged capacitor, the bias voltage can be maintained for a relatively long time in a signal standby state where there is no rectified output.
  • the period of the clock signals CK1 and CK2 should be sufficiently longer than the transmission time of one packet of the packet signal included in the received signal. Switching noise can be kept low.
  • the division ratio of the frequency divider 15 may be determined by comparing the frequency of the reference clock signal CK with the bias voltage application timing in the rectifier 10.
  • FIG. 6 shows a configuration in which the signal processing unit 13 is changed among the elements of the receiving apparatus 1 according to the embodiment shown in FIG. Therefore, elements common to the receiving apparatus of the embodiment shown in FIG. 1 are denoted by common reference numerals, and redundant description is omitted.
  • the signal processing unit 23 of this embodiment includes a clock control unit 231, a signal demodulation unit 234, a storage unit 236, a frame edge detection unit 232, a power detection unit 233, and a reference level supply unit 235. ing.
  • the clock control unit 231 and the power detection unit 233 have the same functional configuration as the clock control unit 131 and the power detection unit 133 shown in FIG.
  • the frame edge detection unit 232 corresponds to the signal detection unit 132 shown in FIG. 1 and detects the edge of the signal from the digital signal generated by the comparator 12. The frame edge detection unit 232 sends the detection result to the signal demodulation unit 234.
  • the storage unit 236 is a memory capable of storing data, such as a nonvolatile memory, for example, and stores the ID of the communication partner in advance.
  • the signal demodulator 234 decodes the digital signal based on the edge of the signal detected by the frame edge detector 232 and compares it with the communication partner ID stored in the storage unit 236. When the ID obtained from the decoded digital signal matches the storage unit 236, the signal demodulation unit 234 outputs the ID and a control signal associated with the ID to the output terminal OUT.
  • the signal demodulator 234 has a function of instructing the clock controller 231 to stop the clock signals CK1 and CK2.
  • the reference level supply unit 235 is a memory capable of storing a predetermined signal level (voltage level) as an analog value or a digital value, such as a nonvolatile memory.
  • the reference level supply unit 235 provides the power detection unit 233 with a reference level for the power detection unit 233 to determine whether there is a received signal.
  • the receiver shown in FIG. 6 has the same operation as that of the receiver shown in FIG. 1 until the comparator 12 outputs the comparison signal after the rectifier 10 rectifies the received signal from the antenna ANT. Therefore, in the following description, redundant description is omitted.
  • the comparator 12 compares the level of the amplified baseband signal with the level of a predetermined reference voltage source, and generates a digital signal in which the high level signal and the low level signal are combined based on the comparison result.
  • the generated digital signal is sent to the frame edge detection unit 232.
  • the frame edge detection unit 232 receives the digital signal generated by the comparator 12, detects the edge of the signal, and sends the detection result to the signal demodulation unit 234.
  • the signal demodulator 234 decodes the digital signal based on the detection result of the frame edge detector 232 and compares it with the ID of the communication partner stored in the storage unit 236. When the ID obtained from the decoded digital signal matches the ID stored in the storage unit 236, the signal demodulation unit 234 outputs the control signal associated with the ID and the ID to the output terminal OUT and performs clock control.
  • the unit 231 is instructed to stop supplying the clock signals CK1 and CK2.
  • the clock control unit 231 controls the frequency divider 15 to stop the supply of the clock signals CK1 and CK2.
  • the signal demodulation unit 234 instructs the clock control unit 231 to supply the clock signals CK1 and CK2.
  • the clock control unit 231 controls the frequency divider 15 to supply the clock signals CK1 and CK2.
  • the power detection unit 233 monitors the baseband signal received from the BB amplifier 11.
  • the power detection unit 233 compares the level of the signal from the BB amplifier 11 with the reference level given from the reference level supply unit 235.
  • the power detection unit 233 determines that a baseband signal is present, and sends a trigger signal to the signal demodulation unit 234.
  • the clock controller 231 controls the frequency divider 15 to stop the supply of the clock signals CK1 and CK2.
  • the power detection unit 233 determines that there is no baseband signal, and trigger signal to the signal demodulation unit 234 Stop sending.
  • the clock control unit 231 controls the frequency divider 15 to supply the clock signals CK1 and CK2.
  • the supply of the bias voltage corresponding to the threshold voltage of the semiconductor element (rectifier transistor) of the rectifier 10 is continued by the operation of the clock signals CK1 and CK2, and the high sensitivity state of the rectifier Is maintained.
  • the receiving device 2 can prepare for arrival of a weak received signal by making the rectifier 10 into a highly sensitive state.
  • the remote control system according to this embodiment is obtained by applying the receiving device of the embodiment shown in FIG. 1 or FIG. 6 to a remote control device.
  • the remote control system 3 of this embodiment includes a remote control 31 having a switch unit 311 and a transmission unit 312, and a control device 32 having a reception unit 321, a device control unit 322, and a power supply unit 323. ing.
  • the switch unit 311 has a switch and a signal generation circuit, and acts as an interface for receiving a user instruction.
  • the transmission unit 312 includes a transmission circuit that transmits, for example, a 2.4 GHz band radio wave, and transmits a radio signal that has been subjected to on / off keying modulation based on a signal from the switch unit 311.
  • the receiving unit 321 has the same configuration as that of the receiving apparatus shown in FIGS. 1 and 6, for example, and decodes the received signal into a digital signal and outputs it.
  • the device control unit 322 turns on / off the power supply from the power supply unit 323 based on the digital signal from the reception unit 321. For example, the device control unit 322 turns on the power supply if the digital signal from the reception unit 321 indicates power-on control, and turns off the power supply if it also indicates power-off control.
  • the power supply unit 323 is a power source such as AC 100 V, for example, and outputs to the output terminal PWROUT via the device control unit 322.
  • the switch unit 311 When the user operates the switch unit 311 to instruct power-on, the switch unit 311 generates a signal indicating power-on control and sends the signal to the transmission unit 312.
  • the transmission unit 312 transmits the signal transmitted from the switch unit 311 as a radio signal via the antenna ANT1.
  • the reception signal received through ANT2 is sent to the reception unit 321.
  • the receiving unit 321 decodes the received signal, and provides the digital signal indicating the obtained power-on control to the device control unit 322.
  • the device control unit 322 Upon receiving the digital signal from the receiving unit 321, the device control unit 322 turns on the power supply of the power supply unit 323.
  • the device control unit 322 turns off the power supply from the power supply unit 323 based on the digital signal from the reception unit 321.
  • the power supply output from the output terminal PWROUT can be controlled by an instruction from the remote control 31, standby power of a device (not shown) connected to the output terminal PWROUT is minimized. be able to.
  • the remote control system of this embodiment since the receiving apparatus shown in FIG. 1 or 6 is applied as the receiving unit 321, it is possible to easily realize a long distance and low power consumption for remote control.
  • the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying constituent elements without departing from the scope of the invention in the implementation stage.
  • various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment.
  • constituent elements over different embodiments may be appropriately combined.
  • the present invention can be used in the electrical equipment manufacturing industry.

Landscapes

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  • Signal Processing (AREA)
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Abstract

　この受信装置（1）は、整流素子（Q9，Q10）を備えて入力された受信信号を整流する整流部（10）と、整流素子の閾電圧に対応するバイアス電圧（V）を整流素子に間欠的に供給するバイアス供給部（Q1－Q8，C1－C4，14，15）と、整流部の出力に基づいて受信信号の有無を検出する検出部（12，132，133）と、検出部が受信信号を検出したときバイアス電圧の供給を停止させる制御部（131）とを具備する。

Description

受信装置、リモコンシステム
　本発明は、無線信号を受信する受信装置に係わり、より具体的には、無線信号を整流して復号する受信装置に関する。
　無線信号を受信して信号を処理する受信装置において、信号検出のために整流器が広く用いられている。信号検出に整流器（整流回路）を用いた場合、簡易に低消費電力の無線通信を実現することができる。整流器を用いた受信装置の例としては、いわゆるＲＦＩＤタグが挙げられる。ＲＦＩＤタグは、リーダライタからの送信信号を整流して、ＲＦＩＤタグ自身の動作電力を得るとともに受信信号を復調している。
　このようなＲＦＩＤタグは、通常、ゲートとソースを直結したトランジスタを用いた整流回路を有している。しかし、トランジスタを用いた整流回路は、トランジスタが持つ閾電圧のため、微弱な信号を受信することができない。そこで、整流回路を構成するトランジスタのゲートとソースとの間に、当該トランジスタの閾電圧とほぼ等しいバイアス電圧を間欠的に印加する高感度整流器が提案されている（特許文献１）。特許文献１に示す整流器は、トランジスタの閾電圧の影響を小さくすることができるから、当該整流器を受信装置に適用した場合に微弱な信号を受信することが可能となる。
　しかし、特許文献１記載の整流回路は、スイッチを間欠的に動作させてバイアス電圧をトランジスタに与えるため、スイッチングノイズを発生する。すなわち、当該整流器を備えた受信装置は、スイッチングノイズの影響を受けるという問題があった。
特開２００６－３４０８５公報
　このように、従来の受信装置では、整流回路自身が発生するノイズの影響を受けるという問題があった。本発明はかかる問題を解決するためになされたもので、ノイズの影響を抑えた受信装置を提供することを目的とする。
　上記した目的を達成するために、本発明の一つの態様に係る受信装置は、整流素子を備えて入力された受信信号を整流する整流部と、整流素子の閾電圧に対応するバイアス電圧を整流素子に間欠的に供給するバイアス供給部と、整流部の出力に基づいて受信信号の有無を検出する検出部と、検出部が受信信号を検出したときバイアス電圧の供給を停止させる制御部とを具備している。
　本発明は、ノイズの影響を抑えた受信装置を提供することができる。
実施形態に係る受信装置の構成を示すブロック図である。 図１に示す受信装置の整流器の回路例を示す回路図である。 図２に示す整流器の動作タイミングを示す図である。 整流器のスイッチ動作時のノイズ特性を示すスペクトル図である。 整流器のスイッチ動作停止時のノイズ特性を示すスペクトル図である。 他の実施形態に係る受信装置の構成を示すブロック図である。 図１または図６に示す受信装置を適用したリモコンシステムの例を示すブロック図である。
　（第１の実施形態）
以下、図面を参照して本発明の一つの実施形態について詳細に説明する。図１に示すように、この実施形態の受信装置１は、アンテナＡＮＴ、整流器１０、ベースバンド（ＢＢ）アンプ１１、比較器１２、信号処理部１３、ローカル発振器１４、および分周器１５を備えている。また、信号処理部１３は、クロック制御部１３１、信号検出部１３２、および電力検出部１３３を有している。
　整流器１０は、アンテナＡＮＴから入力された受信信号を整流（検波）する。整流器１０は、例えば、整流ダイオードや整流トランジスタなどの半導体素子を有しており、当該半導体素子を用いて受信信号を包絡線検波してベースバンド信号を出力する。ＢＢアンプ１１は、整流器１０が整流して得たベースバンド信号を所定のレベルまで増幅するアンプである。後述するように、整流器１０は、外部からのクロック信号ＣＫ１およびＣＫ２を用いて、受信信号の検波感度を高める機能を有している。なお、整流器１０は、半導体素子により整流するものには限定されない。半導体素子でなくとも、整流機能をもつ整流素子を有するものであれば構わない。
　比較器１２は、ＢＢアンプ１１が増幅したベースバンド信号からデジタル信号を生成する。具体的には、比較器１２は、ＢＢアンプ１１が増幅したベースバンド信号のレベルと所定の基準電圧源のレベルとを比較する。比較の結果、ベースバンド信号のレベルが基準電圧レベルよりも大きい場合、比較器１２は、ハイレベル信号を出力する。一方、ベースバンド信号のレベルが基準電圧レベル以下の場合、比較器１２は、ローレベル信号を出力する。その結果、比較器１２は、ハイレベル信号とローレベル信号とが組み合わされたデジタル信号を出力する。ハイレベル信号およびローレベル信号からなるデジタル信号は、信号処理部１３が両者を識別できる信号であれば、どのような電圧・諸元の信号であってもよい。
　信号検出部１３２は、比較器１２が生成したデジタル信号を受け取って復号し、例えば受信信号のＩＤの比較などを行う。信号検出部１３２は、受信信号のＩＤが所定のＩＤと一致した場合、図示しない外部回路の起動など所定の信号処理を実行する。
　ローカル発振器１４は、この受信装置の基準信号を生成する。基準信号は、たとえば比較器１２や信号処理部１３の処理タイミングを規定する基準信号のほか、整流器１０の感度を高めるためのスイッチ信号（クロック信号）をも生成している。分周器１５は、ローカル発振器１４が生成したクロック信号ＣＫを分周する。このとき、分周器１５は、後述するクロック制御部１３１からの指示に基づいて動作する。
　電力検出部１３３は、ＢＢアンプ１１の増幅出力に基づいて、受信信号の電力を検出する。すなわち、電力検出部１３３は、ＢＢアンプ１１の増幅出力を監視し、受信信号の存在の有無を検知している。クロック制御部１３１は、電力検出部１３３の電力検出の結果などに基づき、分周器１５を制御して整流器１０へ与えられるクロック信号ＣＫ１およびＣＫ２の供給を制御する。
　（整流器の構成）図２を参照して整流器１０の回路例を説明する。図２に示すように、この実施形態の整流器１０は、電圧源Ｖと、スイッチ信号としてのクロックＣＫ１によりオンオフ制御されるスイッチトランジスタＱ１ないしＱ４と、同じくスイッチ信号としてのクロックＣＫ２によりオンオフ制御されるスイッチトランジスタＱ５ないしＱ８と、整流用トランジスタＱ９およびＱ１０とを有している。
　電圧源Ｖの正極および負極は、トランジスタＱ１およびＱ２のドレイン・ソースを介して、それぞれキャパシタＣ１の両端と接続されている。すなわち、トランジスタＱ１およびＱ２のゲートに与えられるクロック信号ＣＫ１によるトランジスタＱ１およびＱ２のオンオフにより、キャパシタＣ１の両端には電圧源Ｖが接続・切断される。同様に、電圧源Ｖの正極および負極は、トランジスタＱ３およびＱ４のドレイン・ソースを介して、キャパシタＣ２の両端とそれぞれ接続されている。すなわち、トランジスタＱ３およびＱ４のゲートに与えられるクロック信号ＣＫ１によるトランジスタＱ３およびＱ４のオンオフにより、キャパシタＣ２の両端には電圧源Ｖが接続・切断される。
　キャパシタＣ１の両端は、トランジスタＱ５およびＱ６のドレイン・ソースを介して、キャパシタＣ３の両端と接続され、キャパシタＣ３の両端は、トランジスタＱ９のゲート・ソースとそれぞれ接続されている。トランジスタＱ１およびＱ２と同様に、クロック信号ＣＫ２によるトランジスタＱ５およびＱ６のオンオフにより、キャパシタＣ３の両端とキャパシタＣ１の両端との接続がオンオフされる。同様に、キャパシタＣ２の両端は、トランジスタＱ７およびＱ８のドレイン・ソースを介して、キャパシタＣ４の両端と接続され、キャパシタＣ４の両端は、トランジスタＱ１０のゲート・ソースとそれぞれ接続されている。トランジスタＱ５およびＱ６と同様に、クロック信号ＣＫ２によるトランジスタＱ７およびＱ８のオンオフにより、キャパシタＣ４の両端とキャパシタＣ２の両端との接続がオンオフされる。
　トランジスタＱ９のソースとトランジスタＱ１０のドレインは互いに接続されており、その接続点にはキャパシタＣ５および受信信号入力端ＲＦＩＮを介してアンテナＡＮＴが接続されている。すなわち、アンテナＡＮＴからの受信信号は、トランジスタＱ９およびＱ１０の接続点に入力される。トランジスタＱ９のドレインおよびトランジスタＱ１０のソースは、それぞれ正負の整流出力端Ｄｔ＋ＯＵＴ・Ｄｔ－ＯＵＴとなる。負の整流出力端Ｄｔ－ＯＵＴは接地されてもよい。
　図２において、クロック信号ＣＫ１およびＣＫ２は、それぞれ交互に供給されるよう構成される。すなわち、トランジスタＱ１ないしＱ４とトランジスタＱ５ないしＱ８とは、交互にオンになることになる。電圧源Ｖの電圧は、整流用トランジスタＱ９およびＱ１０の整流限界である閾電圧とほぼ同一に設定されている。そして、クロック信号ＣＫ１およびＣＫ２の制御により、トランジスタＱ１ないしＱ４とトランジスタＱ５ないしＱ８とが交互にオンになることで、電圧源Ｖの電位がキャパシタＣ１およびＣ２に転送され、次いでキャパシタＣ１およびＣ２の電位がそれぞれキャパシタＣ３およびＣ４に転送される。
　キャパシタＣ３およびＣ４は、それぞれトランジスタＱ９およびＱ１０に閾電圧のバイアス電圧を供給する作用をする。この作用は、バイアス電圧を供給する電圧源による消費電力を低減しつつ、トランジスタＱ９およびＱ１０の閾電圧を見かけ上小さくする（＝整流感度を高くする）ことに寄与する。
　なお、図２に示す整流器の例では、予め用意された電圧源Ｖの電位供給をスイッチ信号としてのクロック信号ＣＫ１およびＣＫ２により制御させているが、これには限定されない。クロック信号ＣＫ１およびＣＫ２のどちらか一方を、トランジスタＱ９およびＱ１０の閾電圧値相当の電圧をもつ信号として、そのまま整流器１０の整流トランジスタにバイアス電圧として供給するように構成してもよい。
　（第１の実施形態の動作）
次に、この実施形態の受信装置の動作を説明する。
　ローカル発振器１４は、所定のクロック信号ＣＫを生成する。図３に示す例では、ローカル発振器１４は、内部クロックとして、例えば３２ｋＨｚのクロック信号ＣＫを生成している。ローカル発振器１４は、生成したクロック信号ＣＫを、比較器１２、信号処理部１３、分周器１５などに供給する。
　分周器１５は、クロック信号ＣＫを分周し、交互にオンとなるクロック信号ＣＫ１およびＣＫ２を生成して整流器１０に供給する。図３に示す例では、分周器１５は、クロック信号ＣＫを１６分周して２ｋＨｚのクロック信号ＣＫ１およびＣＫ２を生成し、整流器１０の端子ＣＫ１ＩＮおよびＣＫ２ＩＮに供給する。このとき、分周器１５は、クロック信号ＣＫ１およびＣＫ２の立ち上がるタイミングをクロック制御部１３１に送り、クロック制御部１３１は、送られたタイミングを記憶する。
　整流器１０に与えられたクロック信号ＣＫ１およびＣＫ２により、トランジスタＱ１ないしＱ４およびトランジスタＱ５ないしＱ８は、交互にオン状態とオフ状態を繰り返している。電圧源Ｖの電位は、トランジスタＱ１ないしＱ４およびトランジスタＱ５ないしＱ８のオンオフによりキャパシタＣ３およびＣ４に転送され、トランジスタＱ９およびＱ１０のバイアス電圧となる。すなわち、トランジスタＱ９およびＱ１０は、キャパシタＣ３およびＣ４にバイアス電圧が転送される度に高感度状態となる。
　トランジスタＱ９およびＱ１０は、キャパシタＣ５を介して受けた受信信号を整流し、得られたベースバンド信号をＢＢアンプ１１に送る。ＢＢアンプ１１は、受け取ったベースバンド信号を増幅して比較器１２および電力検出部１３３に送る。
　比較器１２は、増幅されたベースバンド信号のレベルを所定の基準電圧源のレベルと比較し、比較結果に基づいてハイレベル信号およびローレベル信号が組み合わされたデジタル信号を生成する。生成されたデジタル信号は信号検出部１３２に送られる。
　信号検出部１３２は、比較器１２が生成したデジタル信号を受け取って復号し、例えば受信信号のＩＤの比較などを行う。信号検出部１３２は、受信信号のＩＤが所定のＩＤと一致した場合、図示しない外部回路の起動など所定の信号処理を実行する。
　一方、電力検出部１３３は、ＢＢアンプ１１から受け取るベースバンド信号を監視している。ベースバンド信号が存在する場合、すなわち、ＢＢアンプ１１からベースバンド信号が出力された場合、電力検出部１３３は、検出信号を生成してクロック制御部１３１に与える。
　クロック制御部１３１は、信号検出部１３２および電力検出部１３３の動作を監視している。すなわち、クロック制御部１３１は、クロック信号ＣＫ１およびＣＫ２が立ち上がる数クロック前のタイミング（図３中破線矢印）で、整流器が信号待受け状態か、信号受信状態かを判定する。
　信号検出部１３２および電力検出部１３３のいずれも動作していない場合、すなわち、受信信号の入力がない場合は、クロック制御部１３１は、分周器１５を制御してクロック信号ＣＫ１およびＣＫ２を生成（維持）させる。すなわち、クロック信号ＣＫ１およびＣＫ２の動作により、整流器１０の整流トランジスタの閾電圧に相当するバイアス電圧の供給が継続され、整流器の高感度状態が維持される。そして、整流器１０を高感度状態とすることで、受信装置１は、微弱受信信号の到来に備えることができる。なお、クロック信号ＣＫ１およびＣＫ２が供給されている時の整流器１０の出力信号は、スイッチングノイズによる影響を受けているから、信号検出部１３２は、比較器１２を経て受け取ったデジタル信号（ハイ／ローレベル信号の組合わせ）を復号せず無視してもよい。
　信号検出部１３２および電力検出部１３３のどちらか一方が動作している場合、すなわち、信号検出部１３２が比較器１２からハイ／ローレベル信号からなるデジタル信号を受けているか、あるいは電力検出部１３３がＢＢアンプ１１から増幅出力を受け検出信号が生成されている場合、クロック制御部１３１は、分周器１５を制御してクロック信号ＣＫ１およびＣＫ２の生成を停止させる。また、信号検出部１３２が受け取った信号を復号しない状態にある場合には、クロック制御部１３１は、信号検出部１３２に受信状態への復帰を指示する。
　クロック信号ＣＫ１およびＣＫ２の生成が止まると、整流器１０におけるバイアス電圧の供給が止まり、整流器１０はキャパシタＣ３およびＣ４に保持されたバイアス電圧によって高感度状態がしばらくの間維持される。一方、整流器１０へのクロック信号ＣＫ１およびＣＫ２の供給が止まることで、クロック信号に起因する整流器１０でのスイッチングノイズの発生が止まる。そして、受信信号に混入するノイズが減少し、信号検出部１３２は、エラーのない復号を行うことができる。
　なお、クロック制御部１３１や信号検出部１３２の信号受信状態から待受け状態への遷移は、規定フォーマットの検出後や、規定時間経過後、エラー検知後など、信号検出部１３２が予め決められた受信信号の終端データなどを検出することによって移行することができる。
　このように、この実施形態の受信装置では、受信信号が到来した場合、整流器の感度を高めるクロック信号を停止させるので、復号処理に影響を及ぼすクロックノイズを低減することができる。すなわち、簡易な方法により、受信装置の消費電力を抑えつつ、高感度化、低ノイズ化を図ることができる。
　（整流器のノイズ）ここで、整流器１０に供給されるクロック信号ＣＫ１およびＣＫ２に起因するノイズについて具体的に説明する。
　整流器１０は、前述の通り微小な受信信号を検出する。微小な信号を受信している時に、整流器１０に含まれるスイッチトランジスタＱ１ないしＱ８が動作した場合、例えば、トランジスタＱ５ないしＱ８の制御端子ＣＫ２ＩＮがローレベルからハイレベルへ変化したとすると、トランジスタＱ５ないしＱ８が持つゲート・ソース間容量等により、整流器トランジスタＱ９およびＱ１０へのバイアス電圧に過渡的な電圧変動が発生する。
　この電圧変動は、スイッチングノイズとなって整流信号と共に出力端子Ｄｔ＋ＯＵＴ（およびＤｔ－ＯＵＴ）へ出力される。この状態では、比較器１２による微小な信号の検出は難しく、誤検出の原因となる。そこで、この実施形態の受信装置では、受信信号の入力状態であることが確認された場合、分周器１５の動作を停止させてクロック信号ＣＫ１およびＣＫ２の生成を止めている。すなわち、受信信号の復調の妨げとなるノイズ源を停止させる。一方、受信信号がなく受信待機状態の時には、整流器１０での整流感度を優先し、クロック信号ＣＫ１およびＣＫ２によるバイアス電圧供給を行う高感度状態へ移行する。
　図４は、無信号入力時において、整流器１０のスイッチ（トランジスタＱ１ないしＱ８によるスイッチ）を動作させた状態における、整流器１０の出力ノイズを測定した結果である。図４に示すように、スイッチ周波数の２ｋＨｚを基本として、その逓倍の周波数の出力ノイズが０～１００ｋＨｚの広い範囲で観測されている。
　受信信号の周波数がこの周波数帯域にある場合、これらのスイッチングノイズが受信信号に妨害を与える事となり、受信特性が劣化してしまう。
　図５は、無信号入力時において、整流器１０のスイッチを止めた状態における、整流器１０の出力ノイズを測定した結果である。図５に示すように、基本クロックの１６ｋＨｚおよびその高調波のノイズが観測されたものの、その他のスイッチングノイズは抑えられ、整流器トランジスタＱ９およびＱ１０自体のノイズ特性が観測されている。
　これらの観測結果からもわかるように、この実施形態の受信装置によれば、信号受信状態においてスイッチノイズの影響が無くなるから、整流器の信号対ノイズ比が向上し、受信感度を向上することができる。
　（整流器に供給するクロック信号）図１ないし３に示す例では、ローカル発振器１４が３２ｋＨｚの周波数のクロック信号ＣＫを生成し、分周器１５がクロック信号ＣＫを１６分周して２ｋＨｚのクロック信号ＣＫ１およびＣＫ２を生成している。整流器１０に与えるクロック信号ＣＫ１およびＣＫ２の周波数が高いほど、整流器１０が高感度状態となる期間が長くなるから、整流器の整流感度を高めることが可能となる。反面、高いクロック信号ＣＫ１およびＣＫ２は、整流器内でのスイッチングノイズを増加させることになる。そのため、クロック信号ＣＫ１およびＣＫ２は、できるだけ低い方がノイズ低減に効果がある。一方、クロック信号ＣＫ１およびＣＫ２の周波数が低すぎると、整流器１０の感度を高める期間が短くなるから、微弱な受信信号を捉えるタイミングが少なくなることになる。
　この実施形態の受信装置では、整流器１０へのバイアス電圧の供給を、チャージしたコンデンサを用いて行っているから、整流出力がない信号待ち受け状態においては比較的長い時間バイアス電圧を維持することができる。例えば、クロック信号ＣＫ１およびＣＫ２の周期（スイッチトランジスタＱ１ないしＱ４およびトランジスタＱ５ないしＱ８の間欠動作の周期）は、受信信号に含まれるパケット信号の１パケット分の伝送時間よりも十分長くしておけば、スイッチングノイズを低く抑えることができる。
　分周器１５の分周比は、基準となるクロック信号ＣＫの周波数と整流器１０におけるバイアス電圧印加のタイミングとを比較考量して決定すればよい。
　（第２の実施形態）
続いて、他の実施形態に係る受信装置について説明する。
　図６は、図１に示す実施形態に係る受信装置１の要素のうち、信号処理部１３の構成を変更したものである。そこで、図１に示す実施形態の受信装置と共通する要素については共通の符号を付して示し、重複する説明を省略する。
　図６に示すように、この実施形態の信号処理部２３は、クロック制御部２３１、信号復調部２３４、記憶部２３６、フレームエッジ検出部２３２、電力検出部２３３、基準レベル供給部２３５を有している。クロック制御部２３１および電力検出部２３３は、図１に示すクロック制御部１３１および電力検出部１３３と共通の機能構成を有している。
　フレームエッジ検出部２３２は、図１に示す信号検出部１３２と対応し、比較器１２が生成したデジタル信号から信号のエッジを検出する。フレームエッジ検出部２３２は、検出結果を信号復調部２３４に送る。
　記憶部２３６は、例えば不揮発性メモリのようにデータを記憶可能なメモリであり、予め通信相手のＩＤが格納されている。信号復調部２３４は、フレームエッジ検出部２３２が検出した信号のエッジに基づいてデジタル信号を復号し、記憶部２３６に記憶された通信相手のＩＤと比較する。信号復調部２３４は、復号したデジタル信号から得られたＩＤと記憶部２３６とが一致した場合、当該ＩＤおよびＩＤに付随した制御信号を出力端子ＯＵＴへ出力する。併せて、信号復調部２３４は、クロック制御部２３１にクロック信号ＣＫ１およびＣＫ２の停止を指示する機能を持っている。
　基準レベル供給部２３５は、例えば不揮発性メモリのように、所定の信号レベル（電圧レベル）をアナログ値またはデジタル値として記憶可能なメモリである。基準レベル供給部２３５は、電力検出部２３３が受信信号の有無を判定するための基準レベルを電力検出部２３３に与える。
　次に、図６に示す実施形態に係る受信装置の動作を説明する。図６に示す受信装置では、整流器１０がアンテナＡＮＴからの受信信号を整流してから比較器１２が比較信号を出力するまでは、図１に示す受信装置と動作が共通している。そこで、以下の説明においては、重複する説明を省略する。
　比較器１２は、増幅されたベースバンド信号のレベルを所定の基準電圧源のレベルと比較し、比較結果に基づいてハイレベル信号とローレベル信号とが組み合わされたデジタル信号を生成する。生成されたデジタル信号はフレームエッジ検出部２３２に送られる。
　フレームエッジ検出部２３２は、比較器１２が生成したデジタル信号を受け取って信号のエッジを検出し、検出結果を信号復調部２３４に送る。
　信号復調部２３４は、フレームエッジ検出部２３２の検出結果に基づいてデジタル信号を復号し、記憶部２３６に記憶された通信相手のＩＤと比較する。復号したデジタル信号から得られたＩＤと記憶部２３６に記憶されたＩＤとが一致した場合、信号復調部２３４は、当該ＩＤおよびＩＤに付随した制御信号を出力端子ＯＵＴへ出力するとともに、クロック制御部２３１にクロック信号ＣＫ１およびＣＫ２の供給停止を指示する。
　停止指示を受けると、クロック制御部２３１は、分周器１５を制御してクロック信号ＣＫ１およびＣＫ２の供給を停止する。
　復号したデジタル信号から得られたＩＤと記憶部２３６に記憶されたＩＤとが一致しない場合、信号復調部２３４は、クロック制御部２３１にクロック信号ＣＫ１およびＣＫ２の供給を指示する。
　供給指示を受けると、クロック制御部２３１は、分周器１５を制御してクロック信号ＣＫ１およびＣＫ２を供給する。
　一方、電力検出部２３３は、ＢＢアンプ１１から受け取るベースバンド信号を監視している。ＢＢアンプ１１から信号を受けた場合、電力検出部２３３は、ＢＢアンプ１１からの信号のレベルと基準レベル供給部２３５から与えられた基準レベルとを比較する。
　ＢＢアンプ１１からの信号のレベルが基準レベル供給部２３５から与えられた基準レベルを越えた場合、電力検出部２３３は、ベースバンド信号が存在すると判定し、信号復調部２３４にトリガ信号を送る。
　トリガ信号を受けると、クロック制御部２３１は、分周器１５を制御してクロック信号ＣＫ１およびＣＫ２の供給を停止する。
　また、ＢＢアンプ１１からの信号のレベルが基準レベル供給部２３５から与えられた基準レベル以下の場合、電力検出部２３３は、ベースバンド信号が存在しないと判定し、信号復調部２３４へのトリガ信号送出を停止する。
　トリガ信号の送出が止まると、クロック制御部２３１は、分周器１５を制御してクロック信号ＣＫ１およびＣＫ２を供給する。
　このように、この実施形態の受信装置においても、クロック信号ＣＫ１およびＣＫ２の動作により、整流器１０の半導体素子（整流トランジスタ）の閾電圧に相当するバイアス電圧の供給が継続され、整流器の高感度状態が維持される。そして、整流器１０を高感度状態とすることで、受信装置２は、微弱受信信号の到来に備えることができる。
　続いて、図７を参照してさらに他の実施形態に係るリモコンシステムについて説明する。この実施形態に係るリモコンシステムは、図１または図６に示す実施形態の受信装置を遠隔制御装置に適用したものである。
　図７に示すように、この実施形態のリモコンシステム３は、スイッチ部３１１および送信部３１２を有するリモコン３１と、受信部３２１、機器制御部３２２および電源供給部３２３を有する制御装置３２とを備えている。
　スイッチ部３１１は、スイッチおよび信号生成回路を有しており、ユーザの指示を受け付けるインタフェースの作用をする。送信部３１２は、例えば２．４ＧＨｚ帯の電波を送信する送信回路を有しており、スイッチ部３１１からの信号に基づいてオンオフキーイング変調された無線信号を送信する。
　受信部３２１は、例えば図１や図６に示す受信装置と同様の構成を有しており、受信信号をデジタル信号に復号して出力する。
　機器制御部３２２は、受信部３２１からのデジタル信号に基づいて、電源供給部３２３からの電源供給をオンオフする。例えば、機器制御部３２２は、受信部３２１からのデジタル信号が電源オン制御を示すものであれば電源供給をオンとし、同じく電源オフ制御を示すものであれば電源供給をオフとする。
　電源供給部３２３は、例えばＡＣ１００Ｖなどの電源であり、機器制御部３２２を介して出力端ＰＷＲＯＵＴに出力する。
　ユーザがスイッチ部３１１を操作して電源オンを指示すると、スイッチ部３１１は、電源オン制御を示す信号を生成して送信部３１２に送る。送信部３１２は、スイッチ部３１１から送られた信号を無線信号としてアンテナＡＮＴ１を介して送信する。
　ＡＮＴ２を通じて受信した受信信号は、受信部３２１に送られる。受信部３２１は、受信信号を復号し、得られた電源オン制御を示すデジタル信号を機器制御部３２２に与える。受信部３２１からのデジタル信号を受けると、機器制御部３２２は、電源供給部３２３の電源供給をオンとする。
　ユーザが電源オフを指示した場合も同様であり、受信部３２１からのデジタル信号に基づいて、機器制御部３２２は、電源供給部３２３からの電源供給をオフとする。
　この実施形態のリモコンシステムでは、出力端ＰＷＲＯＵＴから出力される電源供給を、リモコン３１からの指示によって制御できるので、出力端ＰＷＲＯＵＴに接続された機器（図示せず）の待機電力を最小限にすることができる。
　また、リモコンと制御装置との間の距離が離れている場合、受信信号の復号品質を考慮すると、受信部３２１の低ノイズ化が重要である。この実施形態のリモコンシステムでは、図１や図６に示す受信装置を受信部３２１として適用しているから、リモコン制御の長距離化、低消費電力化を容易に実現することができる。
　なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
　本発明は、電気機器製造業などに利用することができる。
　１…受信装置、１０…整流器、１１…ベースバンドアンプ、１２…比較器、１３…信号処理部、１４…ローカル発振器、１５…分周器、ＡＮＴ…アンテナ。

Claims (7)

  1. 　整流素子を備えて入力された受信信号を整流する整流部と、
    　前記整流素子の閾電圧に対応するバイアス電圧を前記整流素子に間欠的に供給するバイアス供給部と、
    　前記整流部の出力に基づいて前記受信信号の有無を検出する検出部と、
    　前記検出部が前記受信信号を検出したとき前記バイアス電圧の供給を停止させる制御部と
    を具備したことを特徴とする受信装置。
  2. 　前記検出部は、
    　　前記整流部の出力に基づいてデジタル信号を生成する比較部と、
    　　前記デジタル信号を復号し、復号結果に基づいて前記受信信号の有無を判定する復調部と
    を備えたことを特徴とする請求項１記載の受信装置。
  3. 　前記バイアス供給部は、
    　　前記整流素子への前記バイアス電圧の供給を制御するスイッチ部と、
    　　前記スイッチ部を制御するスイッチ信号を生成するスイッチ信号生成部と
    を備え、
    　前記制御部は、
    　　前記検出部が前記受信信号を検出した場合に前記スイッチ信号生成部を制御して前記スイッチ信号の生成を停止させること
    を特徴とする請求項２記載の受信装置。
  4. 　前記スイッチ信号生成部は、前記スイッチ信号としてクロック信号を生成することを特徴とする請求項３記載の受信装置。
  5. 　前記スイッチ信号生成部が生成するクロック信号の周期は、前記受信信号に含まれるパケット信号の１パケットを伝送するのに要する時間よりも充分長いことを特徴とする請求項３記載の受信装置。
  6. 　前記整流素子が半導体素子であることを特徴とする請求項５記載の受信装置。
  7. 　ユーザの指示を受け付ける入力部と、
    　前記指示に基づいて信号を送信する送信部と
    を有するリモート送信機と、
    　前記送信部が送信した信号を受信して復号し、該復号結果を出力する請求項４記載の受信装置と、
    　前記復号結果に基づいて電源の供給を制御する機器制御装置と
    を有するリモート制御器と
    を備えたことを特徴とするリモコンシステム。
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