JP2001274339A - 半導体集積回路装置と非接触型電子装置 - Google Patents
半導体集積回路装置と非接触型電子装置Info
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Abstract
(57)【要約】
【課題】 高効率で安定した平滑電圧の形成と、内部回
路の安定動作を実現した電源回路を備えた半導体集積回
路装置と非接触型電子装置を提供する。 【解決手段】 第１と第２入力端子に交流電圧を印加
し、上記第２入力端子にドレイン（又はコレクタ）を接
続し、ゲート（又はベース）とドレイン（又はコレク
タ）が抵抗手段を介して接続された整流トランジスタに
より上記第１と第２の入力端子との間に整流電流を流
し、第１電圧検出手段により上記第１整流トランジスタ
のソース（又はエミッタ）側に得られる整流電圧が所定
の基準電圧と一致するよう上記制御電圧を形成し、その
制御電圧に応答した電流を第１電圧制御電流源で形成し
て上記第１抵抗手段に供給する。かかる電源回路を非接
触型電子装置に搭載する。
路の安定動作を実現した電源回路を備えた半導体集積回
路装置と非接触型電子装置を提供する。 【解決手段】 第１と第２入力端子に交流電圧を印加
し、上記第２入力端子にドレイン（又はコレクタ）を接
続し、ゲート（又はベース）とドレイン（又はコレク
タ）が抵抗手段を介して接続された整流トランジスタに
より上記第１と第２の入力端子との間に整流電流を流
し、第１電圧検出手段により上記第１整流トランジスタ
のソース（又はエミッタ）側に得られる整流電圧が所定
の基準電圧と一致するよう上記制御電圧を形成し、その
制御電圧に応答した電流を第１電圧制御電流源で形成し
て上記第１抵抗手段に供給する。かかる電源回路を非接
触型電子装置に搭載する。
Description
【０００１】
【発明の属する技術分野】本願発明は、半導体集積回路
装置と非接触型電子装置に関するものである。主に、非
接触型ＩＣカードとそれに搭載される用半導体集積回路
装置の安定した電源回路に利用して有効な技術に関する
ものである。
装置と非接触型電子装置に関するものである。主に、非
接触型ＩＣカードとそれに搭載される用半導体集積回路
装置の安定した電源回路に利用して有効な技術に関する
ものである。
【０００２】
【従来の技術】近年、半導体集積回路装置を搭載したい
わゆるＩＣカードが普及してきている。ＩＣカードは、
リーダ・ライタと半導体集積回路装置との間で情報の交
換を行い、現在磁気カードで行われているのと同等の様
々な機能を実現する。信号や電圧供給のための電極を外
部に持たない非接触型ＩＣカードでは、それに搭載され
た半導体集積回路装置に、リーダ・ライタから供給され
た電磁波を、ＩＣカードに搭載されたアンテナで受信
し、アンテナの両端に発生した電圧を整流して内部回路
の動作に必要な内部電圧を形成する。この場合、過剰な
電力がリーダ・ライタから供給され、内部回路を構成す
る素子の耐圧以上の電源電圧を供給すると、素子を破壊
してしまう。これを防ぐために、電源電圧レベルを監視
し、素子の耐圧以上の電源電圧を供給しないように制御
することが必要である。
わゆるＩＣカードが普及してきている。ＩＣカードは、
リーダ・ライタと半導体集積回路装置との間で情報の交
換を行い、現在磁気カードで行われているのと同等の様
々な機能を実現する。信号や電圧供給のための電極を外
部に持たない非接触型ＩＣカードでは、それに搭載され
た半導体集積回路装置に、リーダ・ライタから供給され
た電磁波を、ＩＣカードに搭載されたアンテナで受信
し、アンテナの両端に発生した電圧を整流して内部回路
の動作に必要な内部電圧を形成する。この場合、過剰な
電力がリーダ・ライタから供給され、内部回路を構成す
る素子の耐圧以上の電源電圧を供給すると、素子を破壊
してしまう。これを防ぐために、電源電圧レベルを監視
し、素子の耐圧以上の電源電圧を供給しないように制御
することが必要である。
【０００３】本願発明者等では、特開平１１−３５３０
４１号に開示された技術を基に、図１７に示すような電
源回路を検討した。この回路では、ダイオードＤ０１の
アノード端子は入力端子ＩＮ１に接続され、上記ダイオ
ードＤ０１のカソード端子は出力端子ＯＵＴ１に接続さ
れる。ダイオードＤ０２のアノード端子は接続点Ｎ０４
に接続され、上記ダイオードＤ０２のカソード端子は入
力端子ＩＮ２に接続される。上記出力端子ＯＵＴ１と上
記接続点Ｎ０４との間に容量Ｃ０１が接続されて半波整
流回路が構成される。
４１号に開示された技術を基に、図１７に示すような電
源回路を検討した。この回路では、ダイオードＤ０１の
アノード端子は入力端子ＩＮ１に接続され、上記ダイオ
ードＤ０１のカソード端子は出力端子ＯＵＴ１に接続さ
れる。ダイオードＤ０２のアノード端子は接続点Ｎ０４
に接続され、上記ダイオードＤ０２のカソード端子は入
力端子ＩＮ２に接続される。上記出力端子ＯＵＴ１と上
記接続点Ｎ０４との間に容量Ｃ０１が接続されて半波整
流回路が構成される。
【０００４】そして、内部電圧の安定化のために次の回
路が設けられる。Ｐチャンネル型ＭＯＳＦＥＴ（以下、
単にＰＭＯＳトランジスタという）Ｍ０１のソース端子
は出力端子ＯＵＴ２に接続され、該ＰＭＯＳトランジス
タＭ０１のドレイン端子は上記接続点Ｎ０４に接続され
る。上記出力端子ＯＵＴ１と出力端子ＯＵＴ２の間に
は、分圧回路を構成する抵抗Ｒ０１とＲ０２が直列形態
に接続される。これら抵抗Ｒ０１とＲ０２の接続点Ｎ０
１に形成された分圧電圧は、電圧比較回路（演算増幅回
路）Ａ０１の反転入力（−）に供給される。この電圧比
較回路Ａ０１の非反転入力（＋）には、基準電圧ＶＲＥ
Ｆが供給され、その比較出力電圧が上記ＰＭＯＳトラン
ジスタＭ０１のゲートに印加される。
路が設けられる。Ｐチャンネル型ＭＯＳＦＥＴ（以下、
単にＰＭＯＳトランジスタという）Ｍ０１のソース端子
は出力端子ＯＵＴ２に接続され、該ＰＭＯＳトランジス
タＭ０１のドレイン端子は上記接続点Ｎ０４に接続され
る。上記出力端子ＯＵＴ１と出力端子ＯＵＴ２の間に
は、分圧回路を構成する抵抗Ｒ０１とＲ０２が直列形態
に接続される。これら抵抗Ｒ０１とＲ０２の接続点Ｎ０
１に形成された分圧電圧は、電圧比較回路（演算増幅回
路）Ａ０１の反転入力（−）に供給される。この電圧比
較回路Ａ０１の非反転入力（＋）には、基準電圧ＶＲＥ
Ｆが供給され、その比較出力電圧が上記ＰＭＯＳトラン
ジスタＭ０１のゲートに印加される。
【０００５】図１７の電源回路においては、上記入力端
子ＩＮ１とＩＮ２に入力された入力信号が該半波整流回
路によって整流され、容量Ｃ０１によって平滑化された
電圧が出力端子ＯＵＴ１と接続点Ｎ０４との電位差Ｖ１
２として得られる。この平滑化された電圧Ｖ１２は、上
記入力端子ＩＮ１とＩＮ２に入力される入力電圧の振幅
をＶＩＮ、上記ダイオードＤ０１の順方向電圧をＶＦ
１、上記ダイオードＤ０２の順方向電圧をＶＦ２とする
と、上記電位Ｖ１２は（式１）となる。 Ｖ１２＝ＶＩＮ−ＶＦ１−ＶＦ２ ・・・・・・・・・・ （式１）
子ＩＮ１とＩＮ２に入力された入力信号が該半波整流回
路によって整流され、容量Ｃ０１によって平滑化された
電圧が出力端子ＯＵＴ１と接続点Ｎ０４との電位差Ｖ１
２として得られる。この平滑化された電圧Ｖ１２は、上
記入力端子ＩＮ１とＩＮ２に入力される入力電圧の振幅
をＶＩＮ、上記ダイオードＤ０１の順方向電圧をＶＦ
１、上記ダイオードＤ０２の順方向電圧をＶＦ２とする
と、上記電位Ｖ１２は（式１）となる。 Ｖ１２＝ＶＩＮ−ＶＦ１−ＶＦ２ ・・・・・・・・・・ （式１）
【０００６】これより、入力電圧ＶＩＮが大きくなった
場合、上記電位差Ｖ１２も大きくなる。したがって、該
出力端子ＯＵＴ１と接続点Ｎ０４に内部回路の電源端子
に接続し、電位差Ｖ１２を電源電圧として直接供給する
場合、上記電圧差Ｖ１２が上記内部回路を構成する素子
耐圧を超え、素子破壊が生じることがある。このように
過剰な電力が供給された場合に、内部回路素子耐圧を超
えた電圧が印加されないように、上記ＰＭＯＳトランジ
スタＭ０１と電圧比較回路Ａ０１等からなる電圧制御回
路が設けられる。
場合、上記電位差Ｖ１２も大きくなる。したがって、該
出力端子ＯＵＴ１と接続点Ｎ０４に内部回路の電源端子
に接続し、電位差Ｖ１２を電源電圧として直接供給する
場合、上記電圧差Ｖ１２が上記内部回路を構成する素子
耐圧を超え、素子破壊が生じることがある。このように
過剰な電力が供給された場合に、内部回路素子耐圧を超
えた電圧が印加されないように、上記ＰＭＯＳトランジ
スタＭ０１と電圧比較回路Ａ０１等からなる電圧制御回
路が設けられる。
【０００７】上記電圧制御回路は、上記出力端子ＯＵＴ
１とＯＵＴ２の間に接続された抵抗Ｒ０１と該抵抗Ｒ０
２により分圧された電圧が、基準電圧ＶＲＥＦよりも高
い場合（絶対値的には小さく）には、上記電圧比較回路
Ａ０１の出力電圧が低下し、上記半波整流回路で形成さ
れた電圧、つまりは容量Ｃ０１の電圧をそのゲート−ソ
ース間電圧（しきい値電圧）分だけ減衰させて出力させ
る。これに対して、上記分圧電圧が基準電圧ＶＲＥＦよ
り高く（絶対値的には大きく）なった場合には、上記電
圧比較回路Ａ０１の出力電圧が上記入力端子ＩＮ２の電
圧に対して上がり、上記ＰＭＯＳトランジスタＭ０１の
ゲート電圧を一定に制限するので、上記基準電圧ＶＲＥ
Ｆと上記分圧電圧とが一致するよう出力端子ＯＵＴ１と
ＯＵＴ２を介して伝えられる内部回路の電源電圧を一定
に制限する。これより、出力端子ＯＵＴ１とＯＵＴ２か
ら得られる出力電圧ＶＯＵＴは（式２）を満足するとこ
ろで安定する。 ＶＯＵＴ＝ＶＲＥＦ×（Ｒ０１＋Ｒ０２）／Ｒ０１ ・・・・・・・（式２）
１とＯＵＴ２の間に接続された抵抗Ｒ０１と該抵抗Ｒ０
２により分圧された電圧が、基準電圧ＶＲＥＦよりも高
い場合（絶対値的には小さく）には、上記電圧比較回路
Ａ０１の出力電圧が低下し、上記半波整流回路で形成さ
れた電圧、つまりは容量Ｃ０１の電圧をそのゲート−ソ
ース間電圧（しきい値電圧）分だけ減衰させて出力させ
る。これに対して、上記分圧電圧が基準電圧ＶＲＥＦよ
り高く（絶対値的には大きく）なった場合には、上記電
圧比較回路Ａ０１の出力電圧が上記入力端子ＩＮ２の電
圧に対して上がり、上記ＰＭＯＳトランジスタＭ０１の
ゲート電圧を一定に制限するので、上記基準電圧ＶＲＥ
Ｆと上記分圧電圧とが一致するよう出力端子ＯＵＴ１と
ＯＵＴ２を介して伝えられる内部回路の電源電圧を一定
に制限する。これより、出力端子ＯＵＴ１とＯＵＴ２か
ら得られる出力電圧ＶＯＵＴは（式２）を満足するとこ
ろで安定する。 ＶＯＵＴ＝ＶＲＥＦ×（Ｒ０１＋Ｒ０２）／Ｒ０１ ・・・・・・・（式２）
【０００８】
【発明が解決しようとする課題】上記回路動作において
は、該抵抗Ｒ０１と該抵抗Ｒ０２の抵抗比を調整するこ
とで、内部回路の素子耐圧を超えない電源電圧を内部回
路に供給することが可能になる。しかしながら、上記電
位差Ｖ１２と上記出力電圧ＶＯＵＴと、上記ＰＭＯＳト
ランジスタＭ０１のゲート・ソース間電圧Ｖｇｓ１の間
に（式３）が成り立つ場合の動作である。 Ｖ１２＞ＶＯＵＴ＋Ｖｇｓ１ ・・・・・・・・・（式３）
は、該抵抗Ｒ０１と該抵抗Ｒ０２の抵抗比を調整するこ
とで、内部回路の素子耐圧を超えない電源電圧を内部回
路に供給することが可能になる。しかしながら、上記電
位差Ｖ１２と上記出力電圧ＶＯＵＴと、上記ＰＭＯＳト
ランジスタＭ０１のゲート・ソース間電圧Ｖｇｓ１の間
に（式３）が成り立つ場合の動作である。 Ｖ１２＞ＶＯＵＴ＋Ｖｇｓ１ ・・・・・・・・・（式３）
【０００９】上記（式３）を満たさない入力電圧ＶＩＮ
が入力される場合、出力電圧は（式４）のようになり、
入力電圧に依存する。 ＶＯＵＴ＝Ｖ１２−Ｖｇｓ１ ・・・・・・・・・・・・（式４）
が入力される場合、出力電圧は（式４）のようになり、
入力電圧に依存する。 ＶＯＵＴ＝Ｖ１２−Ｖｇｓ１ ・・・・・・・・・・・・（式４）
【００１０】このため、十分な入力電圧ＶＩＮが供給さ
れない場合、上記電位差Ｖ１２に対する該ゲート・ソー
ス間電圧Ｖｇｓ１の占める割合が大きくなり、十分な該
出力電圧ＶＯＵＴが得られなくなる。上記ＭＯＳトラン
ジスタＭ０１は、上記入力電圧ＶＩＮに対応した比較的
大きな電圧が印加されるため必然的に高耐圧とする必要
があり、かつ内部回路に供給される比較的大きな電流を
流すためしきい値電圧Ｖｇｓ１が、内部回路のＭＯＳＦ
ＥＴに比べて大きい。例えば、内部回路のＭＯＳトラン
ジスタは、素子の微細化等により０．６Ｖ程度まで小さ
くできるが、上記ＭＯＳトランジスタＭ０１は、１．５
Ｖ程度を見込む必要がある。
れない場合、上記電位差Ｖ１２に対する該ゲート・ソー
ス間電圧Ｖｇｓ１の占める割合が大きくなり、十分な該
出力電圧ＶＯＵＴが得られなくなる。上記ＭＯＳトラン
ジスタＭ０１は、上記入力電圧ＶＩＮに対応した比較的
大きな電圧が印加されるため必然的に高耐圧とする必要
があり、かつ内部回路に供給される比較的大きな電流を
流すためしきい値電圧Ｖｇｓ１が、内部回路のＭＯＳＦ
ＥＴに比べて大きい。例えば、内部回路のＭＯＳトラン
ジスタは、素子の微細化等により０．６Ｖ程度まで小さ
くできるが、上記ＭＯＳトランジスタＭ０１は、１．５
Ｖ程度を見込む必要がある。
【００１１】このように、電圧制御回路の電圧損失が大
きいと、内部回路を正常動作させるための最低入力電圧
が高くなり、例えば、非接触型ＩＣカードでは、通信距
離が短くなるなどの特性劣化が起きる。このような特性
劣化が起きないように、可能な限り電源回路での電圧損
失を小さくする必要がある。しかしながら、受信した電
磁波を整流・平滑化する手段の後段に、電源電圧を安定
化させる手段を接続する従来のようなシリーズレギュレ
ータでは、ＩＣカードに供給される電力が低い状態での
電源電圧を安定させる手段での電圧損失が大きいため、
内部回路の動作に必要な下限動作電圧を得るための入力
電圧ＶＩＮを大きくすることが必要となって、通信距離
が延びないという問題があった。
きいと、内部回路を正常動作させるための最低入力電圧
が高くなり、例えば、非接触型ＩＣカードでは、通信距
離が短くなるなどの特性劣化が起きる。このような特性
劣化が起きないように、可能な限り電源回路での電圧損
失を小さくする必要がある。しかしながら、受信した電
磁波を整流・平滑化する手段の後段に、電源電圧を安定
化させる手段を接続する従来のようなシリーズレギュレ
ータでは、ＩＣカードに供給される電力が低い状態での
電源電圧を安定させる手段での電圧損失が大きいため、
内部回路の動作に必要な下限動作電圧を得るための入力
電圧ＶＩＮを大きくすることが必要となって、通信距離
が延びないという問題があった。
【００１２】この発明の目的は、高効率で安定した平滑
電圧の形成と、内部回路の安定動作を実現した電源回路
を備えた半導体集積回路装置と非接触型電子装置を提供
することにある。この発明の他の目的は、通信距離を長
くできる非接触型電子装置を提供することにある。この
発明の前記ならびにその他の目的と新規な特徴は、本発
明の記述および添付図面から明らかになるであろう。
電圧の形成と、内部回路の安定動作を実現した電源回路
を備えた半導体集積回路装置と非接触型電子装置を提供
することにある。この発明の他の目的は、通信距離を長
くできる非接触型電子装置を提供することにある。この
発明の前記ならびにその他の目的と新規な特徴は、本発
明の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１と第２入力端子に交流
電圧を印加し、上記第２入力端子にドレイン（又はコレ
クタ）を接続し、ゲート（又はベース）とドレイン（又
はコレクタ）が抵抗手段を介して接続された整流トラン
ジスタにより上記第１と第２の入力端子との間に整流電
流を流し、第１電圧検出手段により上記第１整流トラン
ジスタのソース（又はエミッタ）側に得られる整流電圧
が所定の基準電圧と一致するよう上記制御電圧を形成
し、かかる制御電圧に応答した電流を第１電圧制御電流
源で形成して上記第１抵抗手段に供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１と第２入力端子に交流
電圧を印加し、上記第２入力端子にドレイン（又はコレ
クタ）を接続し、ゲート（又はベース）とドレイン（又
はコレクタ）が抵抗手段を介して接続された整流トラン
ジスタにより上記第１と第２の入力端子との間に整流電
流を流し、第１電圧検出手段により上記第１整流トラン
ジスタのソース（又はエミッタ）側に得られる整流電圧
が所定の基準電圧と一致するよう上記制御電圧を形成
し、かかる制御電圧に応答した電流を第１電圧制御電流
源で形成して上記第１抵抗手段に供給する。
【００１４】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、信号と電力を受信するためのアンテナで
受信した電力から内部電圧を発生させる電源回路と、上
記内部電圧で動作する内部回路と、上記内部電圧で動作
し上記アンテナを介した信号の受信と送信とを行なう通
信回路とを備えた非接触型電子装置において、上記電源
回路として、上記アンテナで発生された交流電圧を第１
と第２入力端子に印加し、上記第２入力端子にドレイン
（又はコレクタ）を接続し、ゲート（又はベース）とド
レイン（又はコレクタ）が抵抗手段を介して接続された
整流トランジスタにより上記第１と第２の入力端子との
間に整流電流を流し、第１電圧検出手段により上記第１
整流トランジスタのソース（又はエミッタ）側に得られ
る整流電圧が所定の基準電圧と一致するよう上記制御電
圧を形成し、かかる制御電圧に応答した電流を第１電圧
制御電流源で形成して上記第１抵抗手段に供給する。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、信号と電力を受信するためのアンテナで
受信した電力から内部電圧を発生させる電源回路と、上
記内部電圧で動作する内部回路と、上記内部電圧で動作
し上記アンテナを介した信号の受信と送信とを行なう通
信回路とを備えた非接触型電子装置において、上記電源
回路として、上記アンテナで発生された交流電圧を第１
と第２入力端子に印加し、上記第２入力端子にドレイン
（又はコレクタ）を接続し、ゲート（又はベース）とド
レイン（又はコレクタ）が抵抗手段を介して接続された
整流トランジスタにより上記第１と第２の入力端子との
間に整流電流を流し、第１電圧検出手段により上記第１
整流トランジスタのソース（又はエミッタ）側に得られ
る整流電圧が所定の基準電圧と一致するよう上記制御電
圧を形成し、かかる制御電圧に応答した電流を第１電圧
制御電流源で形成して上記第１抵抗手段に供給する。
【００１５】
【発明の実施の形態】図１には、本発明に係る半導体集
積回路装置に搭載される電源回路の一実施例の基本的回
路構成図が示されている。同図の各回路素子及び回路ブ
ロックは、公知の半導体集積回路の製造技術によって、
単結晶シリコン等のような１個の半導体基板上において
形成される。
積回路装置に搭載される電源回路の一実施例の基本的回
路構成図が示されている。同図の各回路素子及び回路ブ
ロックは、公知の半導体集積回路の製造技術によって、
単結晶シリコン等のような１個の半導体基板上において
形成される。
【００１６】図１において、ダイオードＤ１１のアノー
ド端子は入力端子ＩＮ１に接続され、上記ダイオードＤ
１１のカソード端子は出力端子ＯＵＴ１に接続される。
ＰＭＯＳトランジスタＭ１２のソース端子は出力端子Ｏ
ＵＴ２に接続され、上記ＰＭＯＳトランジスタＭ１２の
ドレイン端子は入力端子ＩＮ２に接続される。上記ＰＭ
ＯＳトランジスタＭ１２のゲート端子は接続点Ｎ１５に
接続され、上記接続点Ｎ１５と上記入力端子ＩＮ２に抵
抗Ｒ１３が接続されて半波整流回路が構成される。
ド端子は入力端子ＩＮ１に接続され、上記ダイオードＤ
１１のカソード端子は出力端子ＯＵＴ１に接続される。
ＰＭＯＳトランジスタＭ１２のソース端子は出力端子Ｏ
ＵＴ２に接続され、上記ＰＭＯＳトランジスタＭ１２の
ドレイン端子は入力端子ＩＮ２に接続される。上記ＰＭ
ＯＳトランジスタＭ１２のゲート端子は接続点Ｎ１５に
接続され、上記接続点Ｎ１５と上記入力端子ＩＮ２に抵
抗Ｒ１３が接続されて半波整流回路が構成される。
【００１７】上記出力端子ＯＵＴ１と上記出力端子ＯＵ
Ｔ２の間に、平滑用の容量Ｃ１が設けられるとともに、
上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の平滑さ
れた出力電圧ＶＯＵＴを検出し、上記出力電圧ＶＯＵＴ
の変化に対応した検出電圧を形成する電圧検出回路Ｇ１
１が設けられる。この電圧検出回路Ｇ１１の出力端子は
接続点Ｎ１３に接続される。この接続点Ｎ１３には、電
圧制御電流源Ｇ１２の制御入力端子に接続される。した
がって、電圧制御電流源Ｇ１２は、上記電圧検出回路Ｇ
１１で形成された検出電圧によって電流を変化させると
いう動作をおこなう。上記電圧制御電流源Ｇ１２は上記
出力端子ＯＵＴ１と上記接続点Ｎ１５の間に設けられ
る。
Ｔ２の間に、平滑用の容量Ｃ１が設けられるとともに、
上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の平滑さ
れた出力電圧ＶＯＵＴを検出し、上記出力電圧ＶＯＵＴ
の変化に対応した検出電圧を形成する電圧検出回路Ｇ１
１が設けられる。この電圧検出回路Ｇ１１の出力端子は
接続点Ｎ１３に接続される。この接続点Ｎ１３には、電
圧制御電流源Ｇ１２の制御入力端子に接続される。した
がって、電圧制御電流源Ｇ１２は、上記電圧検出回路Ｇ
１１で形成された検出電圧によって電流を変化させると
いう動作をおこなう。上記電圧制御電流源Ｇ１２は上記
出力端子ＯＵＴ１と上記接続点Ｎ１５の間に設けられ
る。
【００１８】上記出力端子ＯＵＴ１と上記出力端子ＯＵ
Ｔ２の間に接続された上記電圧検出回路Ｇ１１は、上記
出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の電位差、つ
まり出力電圧ＶＯＵＴが所望の電圧より絶対値的に大き
くなったことを検出し、その電圧検出信号を上記接続点
Ｎ１３に出力し、かかる電圧検出信号に応答して上記電
圧制御電流源Ｇ１２が電流を形成して、上記出力端子Ｏ
ＵＴ１から上記接続点Ｎ１３を介して上記抵抗Ｒ１３に
流す。
Ｔ２の間に接続された上記電圧検出回路Ｇ１１は、上記
出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の電位差、つ
まり出力電圧ＶＯＵＴが所望の電圧より絶対値的に大き
くなったことを検出し、その電圧検出信号を上記接続点
Ｎ１３に出力し、かかる電圧検出信号に応答して上記電
圧制御電流源Ｇ１２が電流を形成して、上記出力端子Ｏ
ＵＴ１から上記接続点Ｎ１３を介して上記抵抗Ｒ１３に
流す。
【００１９】上記電圧制御電流源Ｇ１２から供給される
電流によって、上記抵抗Ｒ１３の両端に上記接続点Ｎ１
５の上記入力端子ＩＮ２に対する電位差ＶＤが発生す
る。これにより、出力端子ＯＵＴ２の電圧は、上記入力
端子ＩＮ２に対して、上記ＰＭＯＳトランジスタＭ１１
のゲート・ソース間電圧Ｖｇｓ２と上記電圧ＶＤの和だ
け（ＶＤ＋Ｖｇｓ２）高い電圧になる。言い換えるなら
ば、出力端子ＯＵＴ２の電圧は、上記出力電圧ＯＵＴ１
の電位を基準にすると、上記接続点Ｎ１５の電圧、つま
りはＰＭＯＳトランジスタＭ１２のゲート電圧に対し
て、そのゲート・ソース間電圧（しきい値電圧）Ｖｇｓ
２分だけ絶対値的には小さくされた電圧に制限される。
電流によって、上記抵抗Ｒ１３の両端に上記接続点Ｎ１
５の上記入力端子ＩＮ２に対する電位差ＶＤが発生す
る。これにより、出力端子ＯＵＴ２の電圧は、上記入力
端子ＩＮ２に対して、上記ＰＭＯＳトランジスタＭ１１
のゲート・ソース間電圧Ｖｇｓ２と上記電圧ＶＤの和だ
け（ＶＤ＋Ｖｇｓ２）高い電圧になる。言い換えるなら
ば、出力端子ＯＵＴ２の電圧は、上記出力電圧ＯＵＴ１
の電位を基準にすると、上記接続点Ｎ１５の電圧、つま
りはＰＭＯＳトランジスタＭ１２のゲート電圧に対し
て、そのゲート・ソース間電圧（しきい値電圧）Ｖｇｓ
２分だけ絶対値的には小さくされた電圧に制限される。
【００２０】上記電圧ＶＤは電圧検出回路Ｇ１１の出力
電圧に対応して制御されるため、上記入力端子ＩＮ１と
入力端子ＩＮ２の間に過剰な入力電圧が印加された場
合、上記電圧ＶＤが大きくなり、上記出力電圧ＶＯＵＴ
が小さくなるように負帰還がかかる。入力電圧が小さく
なった場合は、上記抵抗Ｒ１３に流れる電流は小さくな
り、上記電圧ＶＤが小さくなるように制御し、上記出力
電圧ＶＯＵＴが大きくなるように負帰還がかかる。
電圧に対応して制御されるため、上記入力端子ＩＮ１と
入力端子ＩＮ２の間に過剰な入力電圧が印加された場
合、上記電圧ＶＤが大きくなり、上記出力電圧ＶＯＵＴ
が小さくなるように負帰還がかかる。入力電圧が小さく
なった場合は、上記抵抗Ｒ１３に流れる電流は小さくな
り、上記電圧ＶＤが小さくなるように制御し、上記出力
電圧ＶＯＵＴが大きくなるように負帰還がかかる。
【００２１】この実施例において、上記入力端子ＩＮ１
とＩＮ２に印加される入力電圧が上記所望の出力電圧Ｏ
ＵＴに至らない小さい場合は、上記電圧検出回路Ｇ１１
は、上記電圧制御電流源Ｇ１２には電流を流さないよう
な制御電圧を形成するので、上記抵抗Ｒ１３には電流は
流れなくなる。この状態では、ＰＭＯＳトランジスタＭ
１２のゲート（接続点Ｎ１５）とドレイン（入力端子Ｉ
Ｎ２）は上記抵抗Ｒ１３によって同電位とされるので、
上記出力端子ＯＵＴ２の上記入力端子ＩＮ２に対する電
位差は上記ゲート・ソース間電圧Ｖｇｓ２のみとなる。
したがって、前記図１６の電源回路と比較すると、整流
ダイオードＤ０２の順方向電圧分だけ電圧損失を小さく
できる。
とＩＮ２に印加される入力電圧が上記所望の出力電圧Ｏ
ＵＴに至らない小さい場合は、上記電圧検出回路Ｇ１１
は、上記電圧制御電流源Ｇ１２には電流を流さないよう
な制御電圧を形成するので、上記抵抗Ｒ１３には電流は
流れなくなる。この状態では、ＰＭＯＳトランジスタＭ
１２のゲート（接続点Ｎ１５）とドレイン（入力端子Ｉ
Ｎ２）は上記抵抗Ｒ１３によって同電位とされるので、
上記出力端子ＯＵＴ２の上記入力端子ＩＮ２に対する電
位差は上記ゲート・ソース間電圧Ｖｇｓ２のみとなる。
したがって、前記図１６の電源回路と比較すると、整流
ダイオードＤ０２の順方向電圧分だけ電圧損失を小さく
できる。
【００２２】別の見方をすると、本願発明では整流機能
と電圧安定化機能を１つのＰＭＯＳトランジスタＭ１２
が兼ねていること、言い換えるならば、整流回路のダイ
オードを上記ＰＭＯＳトランジスタＭ１２で構成するこ
とにより回路素子数を減らすとともに、上記ＰＭＯＳト
ランジスタＭ１２のゲート・ドレイン間電圧を出力電圧
ＶＯＵＴに対応して制御するにより、過剰な入力電力が
供給された場合はに内部回路に過剰な電圧が印加されな
いように制限を加え、逆に入力電力が小さい場合には被
制御素子による電圧損失を抑えることが可能になる。
と電圧安定化機能を１つのＰＭＯＳトランジスタＭ１２
が兼ねていること、言い換えるならば、整流回路のダイ
オードを上記ＰＭＯＳトランジスタＭ１２で構成するこ
とにより回路素子数を減らすとともに、上記ＰＭＯＳト
ランジスタＭ１２のゲート・ドレイン間電圧を出力電圧
ＶＯＵＴに対応して制御するにより、過剰な入力電力が
供給された場合はに内部回路に過剰な電圧が印加されな
いように制限を加え、逆に入力電力が小さい場合には被
制御素子による電圧損失を抑えることが可能になる。
【００２３】図２には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の基本的回路構
成図が示されている。この実施例は、整流機能を全波整
流にした構成が示されている。この実施例では、前記図
１の実施例回路に対して全波整流を行なうよう次の回路
が追加される。
置に搭載される電源回路の他の一実施例の基本的回路構
成図が示されている。この実施例は、整流機能を全波整
流にした構成が示されている。この実施例では、前記図
１の実施例回路に対して全波整流を行なうよう次の回路
が追加される。
【００２４】ダイオードＤ１１、電圧制御電流源Ｇ１
２、電圧比較回路Ｇ１１及びＰＭＯＳトランジスタＭ１
２と抵抗Ｒ１３は前記図１の実施例と同様である。これ
に対して、入力端子ＩＮ１とＩＮ２に印加される交流信
号が負極性のとき、つまりは入力端子ＩＮ１に対して入
力端子ＩＮ２の電位が高いときにも、整流動作を行なう
ようにするために、ダイオードＤ１１、電圧制御電流源
Ｇ１３、ＰＭＯＳトランジスタＭ１３及び抵抗Ｒ１４が
追加される。
２、電圧比較回路Ｇ１１及びＰＭＯＳトランジスタＭ１
２と抵抗Ｒ１３は前記図１の実施例と同様である。これ
に対して、入力端子ＩＮ１とＩＮ２に印加される交流信
号が負極性のとき、つまりは入力端子ＩＮ１に対して入
力端子ＩＮ２の電位が高いときにも、整流動作を行なう
ようにするために、ダイオードＤ１１、電圧制御電流源
Ｇ１３、ＰＭＯＳトランジスタＭ１３及び抵抗Ｒ１４が
追加される。
【００２５】上記追加されたダイオードＤ１３のアノー
ド端子は入力端子ＩＮ２に接続され、上記ダイオードＤ
１３のカソード端子は出力端子ＯＵＴ１に接続される。
上記ＰＭＯＳトランジスタＭ１３のソース端子は出力端
子ＯＵＴ２に接続され、上記ＰＭＯＳトランジスタＭ１
３のドレイン端子は入力端子ＩＮ１に接続される。上記
ＰＭＯＳトランジスタＭ１３のゲート端子は接続点Ｎ１
６に接続され、かかる接続点Ｎ１６と上記入力端子ＩＮ
１との間に上記抵抗Ｒ１４が接続される。そして、上記
出力端子ＯＵＴ１と接続点Ｎ１６との間に上記電圧制御
電流源Ｇ１３が設けられる。上記電圧検出回路Ｇ１１の
出力端子は上記電圧制御電流源Ｇ１２とＧ１３の入力端
子（接続点Ｎ１３）に共通に接続され、上記電圧検出信
号により上記電圧制御電流源Ｇ１２とＧ１３の制御が行
なわれる。
ド端子は入力端子ＩＮ２に接続され、上記ダイオードＤ
１３のカソード端子は出力端子ＯＵＴ１に接続される。
上記ＰＭＯＳトランジスタＭ１３のソース端子は出力端
子ＯＵＴ２に接続され、上記ＰＭＯＳトランジスタＭ１
３のドレイン端子は入力端子ＩＮ１に接続される。上記
ＰＭＯＳトランジスタＭ１３のゲート端子は接続点Ｎ１
６に接続され、かかる接続点Ｎ１６と上記入力端子ＩＮ
１との間に上記抵抗Ｒ１４が接続される。そして、上記
出力端子ＯＵＴ１と接続点Ｎ１６との間に上記電圧制御
電流源Ｇ１３が設けられる。上記電圧検出回路Ｇ１１の
出力端子は上記電圧制御電流源Ｇ１２とＧ１３の入力端
子（接続点Ｎ１３）に共通に接続され、上記電圧検出信
号により上記電圧制御電流源Ｇ１２とＧ１３の制御が行
なわれる。
【００２６】図２の実施例においては、上記入力端子Ｉ
Ｎ１の電位が上記入力端子ＩＮ２の電位に対して低い場
合は、上記接続点Ｎ１５の電位を制御することで、上記
出力端子ＯＵＴ２の上記出力端子ＯＵＴ１に対する電位
を制御し、上記入力端子ＩＮ１の電位が上記入力端子Ｉ
Ｎ２の電位に対して高い場合は、上記接続点Ｎ１６の電
位を制御することで、上記出力端子ＯＵＴ２の上記出力
端子ＯＵＴ１に対する電位を制御することができ、前記
図１の実施例における整流機能を、全波整流機能にする
ことが可能になり、図１の実施例比べて、いっそう安定
した出力電圧ＶＯＵＴを出力することができる。
Ｎ１の電位が上記入力端子ＩＮ２の電位に対して低い場
合は、上記接続点Ｎ１５の電位を制御することで、上記
出力端子ＯＵＴ２の上記出力端子ＯＵＴ１に対する電位
を制御し、上記入力端子ＩＮ１の電位が上記入力端子Ｉ
Ｎ２の電位に対して高い場合は、上記接続点Ｎ１６の電
位を制御することで、上記出力端子ＯＵＴ２の上記出力
端子ＯＵＴ１に対する電位を制御することができ、前記
図１の実施例における整流機能を、全波整流機能にする
ことが可能になり、図１の実施例比べて、いっそう安定
した出力電圧ＶＯＵＴを出力することができる。
【００２７】図３には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の基本的回路構
成図が示されている。この実施例では、回路の簡素化の
ために前記図２の実施例における電圧制御電流源Ｇ１２
と電圧制御電流源Ｇ１３が共通化される。つまり、図２
の実施例における上記電圧制御電流源Ｇ１２と上記電圧
制御電流源Ｇ１３のうち、一方の電圧制御電流源Ｇ１３
を省略し、電圧制御電電流源Ｇ１２と上記ＰＭＯＳトラ
ンジスタＭ１２及びＭ１３のそれぞれゲートに対応した
接続点Ｎ１５とＮ１６との間にはダイオードＤ１２とＤ
１４介して接続させる。
置に搭載される電源回路の他の一実施例の基本的回路構
成図が示されている。この実施例では、回路の簡素化の
ために前記図２の実施例における電圧制御電流源Ｇ１２
と電圧制御電流源Ｇ１３が共通化される。つまり、図２
の実施例における上記電圧制御電流源Ｇ１２と上記電圧
制御電流源Ｇ１３のうち、一方の電圧制御電流源Ｇ１３
を省略し、電圧制御電電流源Ｇ１２と上記ＰＭＯＳトラ
ンジスタＭ１２及びＭ１３のそれぞれゲートに対応した
接続点Ｎ１５とＮ１６との間にはダイオードＤ１２とＤ
１４介して接続させる。
【００２８】図３の実施例において、上記ダイオードＤ
１２と上記ダイオードＤ１４によって、上記入力端子Ｉ
Ｎ１の電位が上記出力端子ＩＮ２の電位に対して高い場
合には、上記電圧制御電流源Ｇ１４の流す電流は、上記
抵抗Ｒ１３に流れ、上記入力端子ＩＮ１の電位が上記入
力端子ＩＮ２の電位に対して低い場合には、上記電圧制
御電流源Ｇ１４の流す電流は、上記抵抗Ｒ１４に流れる
ため、前記図２の実施例と同等の機能を実現できると共
に、トランジスタの使用面積の低減が可能になる。
１２と上記ダイオードＤ１４によって、上記入力端子Ｉ
Ｎ１の電位が上記出力端子ＩＮ２の電位に対して高い場
合には、上記電圧制御電流源Ｇ１４の流す電流は、上記
抵抗Ｒ１３に流れ、上記入力端子ＩＮ１の電位が上記入
力端子ＩＮ２の電位に対して低い場合には、上記電圧制
御電流源Ｇ１４の流す電流は、上記抵抗Ｒ１４に流れる
ため、前記図２の実施例と同等の機能を実現できると共
に、トランジスタの使用面積の低減が可能になる。
【００２９】図４には、本発明に係る半導体集積回路装
置に搭載される電源回路の一実施例の回路図が示されて
いる。この実施例では、前記図１の実施例に対応した具
体的回路が示されている。つまり、前記図１の電圧検出
器Ｇ１１及び上記電圧制御電流源Ｇ１２を実現するため
の具体的回路構成が示されている。ダイオードＤ１１、
ＰＭＯＳトランジスタＭ１２及び抵抗Ｒ１３は前記図１
と同様であるので、その説明を省略する。また、以下の
図４ないし図９に示した各実施例では前記平滑動作を行
なうキャパシタＣ１を省略している。
置に搭載される電源回路の一実施例の回路図が示されて
いる。この実施例では、前記図１の実施例に対応した具
体的回路が示されている。つまり、前記図１の電圧検出
器Ｇ１１及び上記電圧制御電流源Ｇ１２を実現するため
の具体的回路構成が示されている。ダイオードＤ１１、
ＰＭＯＳトランジスタＭ１２及び抵抗Ｒ１３は前記図１
と同様であるので、その説明を省略する。また、以下の
図４ないし図９に示した各実施例では前記平滑動作を行
なうキャパシタＣ１を省略している。
【００３０】前記図１の電圧比較回路Ｇ１１は、次の回
路により構成される。上記出力端子ＯＵＴ１とＯＵＴ２
の間には、分圧抵抗Ｒ１１とＲ１２が設けられる。これ
ら分圧抵抗Ｒ１１とＲ１２の接続点Ｎ１１に得られる分
圧電圧は、演算増幅回路Ａ１１の非反転入力（＋）に供
給される。この演算増幅回路Ａ１１の反転入力（−）と
出力端子ＯＵＴ１と間には基準電圧源ＶＲＥＦが設けら
れる。
路により構成される。上記出力端子ＯＵＴ１とＯＵＴ２
の間には、分圧抵抗Ｒ１１とＲ１２が設けられる。これ
ら分圧抵抗Ｒ１１とＲ１２の接続点Ｎ１１に得られる分
圧電圧は、演算増幅回路Ａ１１の非反転入力（＋）に供
給される。この演算増幅回路Ａ１１の反転入力（−）と
出力端子ＯＵＴ１と間には基準電圧源ＶＲＥＦが設けら
れる。
【００３１】前記図１の電圧制御電流源Ｇ１２は、次の
回路により構成される。出力端子ＯＵＴ１とＰＭＯＳト
ランジスタＭ１２のゲートが接続される接続点Ｎ１５と
の間には、ＰＭＯＳトランジスタＭ１１とダイオードＤ
１２が直列形態に接続される。上記ダイオードＤ１２
は、上記出力端子ＯＵＴ１から入力端子ＩＮ２に向かう
ような電流を流すように、そのアノード側が上記ＰＭＯ
ＳトランジスタＭ１１に接続され、カソード側が上記接
続点Ｎ１５に接続される。このダイオードＤ１２は、入
力端子ＩＮ２から出力端子ＯＵＴ１に向かうような不所
望な電流が流れるのを防止するものである。上記演算増
幅回路Ａ１１は、上記接続点Ｎ１１の分圧電圧ＶＲと上
記基準電圧源ＶＲＥＦの基準電圧とを比較し、その電位
差に対応して形成された出力電圧を形成して上記ＰＭＯ
ＳトランジスタＭ１１のゲートに供給する。
回路により構成される。出力端子ＯＵＴ１とＰＭＯＳト
ランジスタＭ１２のゲートが接続される接続点Ｎ１５と
の間には、ＰＭＯＳトランジスタＭ１１とダイオードＤ
１２が直列形態に接続される。上記ダイオードＤ１２
は、上記出力端子ＯＵＴ１から入力端子ＩＮ２に向かう
ような電流を流すように、そのアノード側が上記ＰＭＯ
ＳトランジスタＭ１１に接続され、カソード側が上記接
続点Ｎ１５に接続される。このダイオードＤ１２は、入
力端子ＩＮ２から出力端子ＯＵＴ１に向かうような不所
望な電流が流れるのを防止するものである。上記演算増
幅回路Ａ１１は、上記接続点Ｎ１１の分圧電圧ＶＲと上
記基準電圧源ＶＲＥＦの基準電圧とを比較し、その電位
差に対応して形成された出力電圧を形成して上記ＰＭＯ
ＳトランジスタＭ１１のゲートに供給する。
【００３２】この実施例においては、上記出力端子ＯＵ
Ｔ１と上記出力端子ＯＵＴ２の間に接続された上記抵抗
Ｒ１１と上記抵抗Ｒ１２により、上記出力端子ＯＵＴ１
と上記出力端子ＯＵＴ２の電位差である出力電圧ＶＯＵ
Ｔを抵抗分割し、上記抵抗Ｒ１１の両端に上記出力端子
ＯＵＴ１の上記接続点Ｎ１１に対する電位差ＶＲを発生
させる。かかる分圧動作による電位差ＶＲと上記出力端
子ＯＵＴ１の上記出力端子Ｎ０２に対する基準電圧ＶＲ
ＥＦとを上記演算増幅回路Ａ１１によって比較し、上記
電圧ＶＲが上記基準電圧ＶＲＥＦより絶対値的に大きく
なった場合に、言い換えるならば、演算増幅回路Ａ１１
の反転入力（−）に対して、非反転入力（＋）の電位が
低くなったときには、演算増幅回路Ａ１１の出力電圧
は，上記ＰＭＯＳトランジスタＭ１１のソース電位より
もしきい値電圧以上に低くなってそれに対応した電流を
流す。
Ｔ１と上記出力端子ＯＵＴ２の間に接続された上記抵抗
Ｒ１１と上記抵抗Ｒ１２により、上記出力端子ＯＵＴ１
と上記出力端子ＯＵＴ２の電位差である出力電圧ＶＯＵ
Ｔを抵抗分割し、上記抵抗Ｒ１１の両端に上記出力端子
ＯＵＴ１の上記接続点Ｎ１１に対する電位差ＶＲを発生
させる。かかる分圧動作による電位差ＶＲと上記出力端
子ＯＵＴ１の上記出力端子Ｎ０２に対する基準電圧ＶＲ
ＥＦとを上記演算増幅回路Ａ１１によって比較し、上記
電圧ＶＲが上記基準電圧ＶＲＥＦより絶対値的に大きく
なった場合に、言い換えるならば、演算増幅回路Ａ１１
の反転入力（−）に対して、非反転入力（＋）の電位が
低くなったときには、演算増幅回路Ａ１１の出力電圧
は，上記ＰＭＯＳトランジスタＭ１１のソース電位より
もしきい値電圧以上に低くなってそれに対応した電流を
流す。
【００３３】上記ＰＭＯＳトランジスタＭ１１は、上記
演算増幅回路Ａ１１の出力電圧に対応した電流を形成す
るという電圧制御電流源として動作し、上記抵抗Ｒ１３
に電流を流す。この電流によって、上記抵抗Ｒ１３の両
端に電圧降下が発生し、上記入力端子ＩＮ２に対して上
記接続点Ｎ１５の電位を上記電圧降下分ＶＤだけ高い電
位にする。したがって、出力端子ＯＵＴ２の電圧は、上
記接続点Ｎ１５の電圧を基準にして、そのゲート−ソー
ス間電圧（しきい値電圧）Ｖｇｓ２だけ高い電圧に制限
される。
演算増幅回路Ａ１１の出力電圧に対応した電流を形成す
るという電圧制御電流源として動作し、上記抵抗Ｒ１３
に電流を流す。この電流によって、上記抵抗Ｒ１３の両
端に電圧降下が発生し、上記入力端子ＩＮ２に対して上
記接続点Ｎ１５の電位を上記電圧降下分ＶＤだけ高い電
位にする。したがって、出力端子ＯＵＴ２の電圧は、上
記接続点Ｎ１５の電圧を基準にして、そのゲート−ソー
ス間電圧（しきい値電圧）Ｖｇｓ２だけ高い電圧に制限
される。
【００３４】上記抵抗Ｒ１３に発生する電圧ＶＤは入力
電圧（ＩＮ１とＩＮ２の電圧差）に対応して大きくなる
ため、言い換えるならば、演算増幅回路Ａ１１におい
て、前記式（２）を満足するような電圧を形成してＰＭ
ＯＳトランジスタＭ１１によって抵抗Ｒ１３に流す電流
を発生させるので、上記入力端子ＩＮ１と上記入力端子
ＩＮ２の間に過剰な入力電圧が印加された場合でも、そ
れに対応して上記抵抗Ｒ１３に発生する電圧ＶＤが大き
くなり、上記出力電圧ＯＵＴを上記（式２）を満足する
よう安定化させることができる。
電圧（ＩＮ１とＩＮ２の電圧差）に対応して大きくなる
ため、言い換えるならば、演算増幅回路Ａ１１におい
て、前記式（２）を満足するような電圧を形成してＰＭ
ＯＳトランジスタＭ１１によって抵抗Ｒ１３に流す電流
を発生させるので、上記入力端子ＩＮ１と上記入力端子
ＩＮ２の間に過剰な入力電圧が印加された場合でも、そ
れに対応して上記抵抗Ｒ１３に発生する電圧ＶＤが大き
くなり、上記出力電圧ＯＵＴを上記（式２）を満足する
よう安定化させることができる。
【００３５】上記電圧ＶＲが上記基準電圧ＶＲＥＦとの
電位差が絶対値的に小さくなった場合に、言い換えるな
らば、演算増幅回路Ａ１１の反転入力（−）と非反転入
力（＋）の電位の電位差が小さくなると、演算増幅回路
Ａ１１の出力電圧は負側に小さくなって上記ＰＭＯＳト
ランジスタＭ１１に流れる電流を小さくする。これによ
り、上記抵抗Ｒ１３に流れる電流は小さくなり、上記電
圧ＶＤが小さくなるように制御し上記（式２）を満足さ
せるよう動作する。
電位差が絶対値的に小さくなった場合に、言い換えるな
らば、演算増幅回路Ａ１１の反転入力（−）と非反転入
力（＋）の電位の電位差が小さくなると、演算増幅回路
Ａ１１の出力電圧は負側に小さくなって上記ＰＭＯＳト
ランジスタＭ１１に流れる電流を小さくする。これによ
り、上記抵抗Ｒ１３に流れる電流は小さくなり、上記電
圧ＶＤが小さくなるように制御し上記（式２）を満足さ
せるよう動作する。
【００３６】上記電圧ＶＲが上記基準電圧ＶＲＥＦとの
電位差が逆転した場合に、言い換えるならば、演算増幅
回路Ａ１１の反転入力（−）に対して非反転入力（＋）
の電位が高くなると、演算増幅回路Ａ１１の出力電圧は
出力端子ＯＵＴ１に対応した出力電圧を形成する。この
ときには、上記ＰＭＯＳトランジスタＭ１１は、そのゲ
ートとソース電位がほぼ同電位となってオフ状態とな
り、上記抵抗Ｒ１３に流す電流を遮断してしまう。この
ように、上記入力電圧が、基準電圧ＶＲＥＦで設定され
る出力電圧ＶＯＵＴよりも小さくなると、上記抵抗Ｒ１
３には電流が流れないので、ＰＭＯＳトランジスタＭ１
２はゲートとドレインとが同電位となって、ダイオード
形態とされて整流動作を行なうものとなる。
電位差が逆転した場合に、言い換えるならば、演算増幅
回路Ａ１１の反転入力（−）に対して非反転入力（＋）
の電位が高くなると、演算増幅回路Ａ１１の出力電圧は
出力端子ＯＵＴ１に対応した出力電圧を形成する。この
ときには、上記ＰＭＯＳトランジスタＭ１１は、そのゲ
ートとソース電位がほぼ同電位となってオフ状態とな
り、上記抵抗Ｒ１３に流す電流を遮断してしまう。この
ように、上記入力電圧が、基準電圧ＶＲＥＦで設定され
る出力電圧ＶＯＵＴよりも小さくなると、上記抵抗Ｒ１
３には電流が流れないので、ＰＭＯＳトランジスタＭ１
２はゲートとドレインとが同電位となって、ダイオード
形態とされて整流動作を行なうものとなる。
【００３７】したがって、この実施例の電源回路におい
ては、過剰な電力が供給された場合は、内部回路に過剰
な電圧が印加されないように制御すると共に、入力電力
が小さい場合には、被制御素子による電圧喪失を０
［Ｖ］に抑えることが可能になる。したがって、図４の
実施例回路は、図１の実施例と同等の機能を実現するこ
とができるものである。
ては、過剰な電力が供給された場合は、内部回路に過剰
な電圧が印加されないように制御すると共に、入力電力
が小さい場合には、被制御素子による電圧喪失を０
［Ｖ］に抑えることが可能になる。したがって、図４の
実施例回路は、図１の実施例と同等の機能を実現するこ
とができるものである。
【００３８】図５には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図４の実施例の変形例
が示されている。この実施例では、ダイオードＤ１１、
ＰＭＯＳトランジスタＭ１２及び抵抗Ｒ１３、演算増幅
回路Ａ１１、分圧抵抗Ｒ１１、Ｒ１２及び基準電圧源Ｖ
ＲＥＦは前記図４の実施例と同様であるのでその説明を
省略する。
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図４の実施例の変形例
が示されている。この実施例では、ダイオードＤ１１、
ＰＭＯＳトランジスタＭ１２及び抵抗Ｒ１３、演算増幅
回路Ａ１１、分圧抵抗Ｒ１１、Ｒ１２及び基準電圧源Ｖ
ＲＥＦは前記図４の実施例と同様であるのでその説明を
省略する。
【００３９】この実施例では、前記図４の実施例におけ
るダイオードＤ１２が、ＰＭＯＳトランジスタＭ１３に
置き換えられる。つまり、ＰＭＯＳトランジスタＭ１３
のドレイン端子とゲート端子を上記接続点Ｎ１５に接続
し、上記ＰＭＯＳトランジスタＭ１３のソース端子を上
記接続点Ｎ１５に接続した構成である。これにより、上
記抵抗Ｒ１３に流れる電流を上記接続点Ｎ１５から上記
入力端子ＩＮ２の一方向に流すことが可能になり、図４
のダイオードＤ１２と同等の機能を実現できる。このよ
うにダイオードＤ１２をＰＭＯＳトランジスタで構成し
た場合、ＰＭＯＳトランジスタをそのまま利用できるか
らＰＮ接合ダイオードを用いる場合のように、格別な素
子分離が不要にできる。
るダイオードＤ１２が、ＰＭＯＳトランジスタＭ１３に
置き換えられる。つまり、ＰＭＯＳトランジスタＭ１３
のドレイン端子とゲート端子を上記接続点Ｎ１５に接続
し、上記ＰＭＯＳトランジスタＭ１３のソース端子を上
記接続点Ｎ１５に接続した構成である。これにより、上
記抵抗Ｒ１３に流れる電流を上記接続点Ｎ１５から上記
入力端子ＩＮ２の一方向に流すことが可能になり、図４
のダイオードＤ１２と同等の機能を実現できる。このよ
うにダイオードＤ１２をＰＭＯＳトランジスタで構成し
た場合、ＰＭＯＳトランジスタをそのまま利用できるか
らＰＮ接合ダイオードを用いる場合のように、格別な素
子分離が不要にできる。
【００４０】図６には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図５の実施例の変形例
が示されている。この実施例の回路素子は、前記図５の
ものと同一である。図５の回路と異なる点は、上記ＰＭ
ＯＳトランジスタＭ１４が前記図５のようにダイオード
接続されるのではなく、ゲート端子を上記入力端子ＩＮ
２に接続するよう変更を行なうものである。この構成で
も、上記抵抗Ｒ１３に流れる電流を上記接続点Ｎ１５か
ら上記入力端子ＩＮ２の一方向に流すことが可能にな
り、前記図４や図５における上記ダイオードＤ１２やダ
イオード形態のＰＭＯＳトランジスタＭ１４と同等の機
能を実現できる。
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図５の実施例の変形例
が示されている。この実施例の回路素子は、前記図５の
ものと同一である。図５の回路と異なる点は、上記ＰＭ
ＯＳトランジスタＭ１４が前記図５のようにダイオード
接続されるのではなく、ゲート端子を上記入力端子ＩＮ
２に接続するよう変更を行なうものである。この構成で
も、上記抵抗Ｒ１３に流れる電流を上記接続点Ｎ１５か
ら上記入力端子ＩＮ２の一方向に流すことが可能にな
り、前記図４や図５における上記ダイオードＤ１２やダ
イオード形態のＰＭＯＳトランジスタＭ１４と同等の機
能を実現できる。
【００４１】この実施例のＰＭＯＳトランジスタＭ１４
は、ゲートに接続されに入力端子ＩＮ２が、そのソース
に印加される電圧よりも、そのしきい値電圧分だけ低い
ときにオン状態になるというスイッチング動作を行なう
ものである。このことは、大まかにいうと、入力端子Ｉ
Ｎ１の電圧が入力端子ＩＮ２の電圧に対して正極性であ
る半波期間に上記ＰＭＯＳトランジスタＭ１４がオン状
態になる可能性を有するものであり、それとは逆に入力
端子ＩＮ１の電圧が入力端子ＩＮ２の電圧に対して負極
性である半波期間にはオフ状態になる。前記図５の実施
例では、ＰＭＯＳトランジスタＭ１４はゲート−ソース
間しきい値電圧分だけ電圧損失が生じるのに対して、図
６の実施例ではＰＭＯＳトランジスタのソース−ドレイ
ン間電圧が電圧損失分となり、上記接続点Ｎ１５の電位
設定の自由度が増す。また、図６及び図７に示したＰＭ
ＯＳトランジスタＭ１４は、整流機能を全波整流にした
場合においても同様に実現できる。
は、ゲートに接続されに入力端子ＩＮ２が、そのソース
に印加される電圧よりも、そのしきい値電圧分だけ低い
ときにオン状態になるというスイッチング動作を行なう
ものである。このことは、大まかにいうと、入力端子Ｉ
Ｎ１の電圧が入力端子ＩＮ２の電圧に対して正極性であ
る半波期間に上記ＰＭＯＳトランジスタＭ１４がオン状
態になる可能性を有するものであり、それとは逆に入力
端子ＩＮ１の電圧が入力端子ＩＮ２の電圧に対して負極
性である半波期間にはオフ状態になる。前記図５の実施
例では、ＰＭＯＳトランジスタＭ１４はゲート−ソース
間しきい値電圧分だけ電圧損失が生じるのに対して、図
６の実施例ではＰＭＯＳトランジスタのソース−ドレイ
ン間電圧が電圧損失分となり、上記接続点Ｎ１５の電位
設定の自由度が増す。また、図６及び図７に示したＰＭ
ＯＳトランジスタＭ１４は、整流機能を全波整流にした
場合においても同様に実現できる。
【００４２】図７には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図４の実施例の変形例
が示されている。この実施例では、前記図４における上
記ダイオードＤ１１をＰＭＯＳトランジスタＭ１５で実
現するものである。つまり、この実施例では、前記図４
における上記ダイオードＤ１１の替わりに、ＰＭＯＳト
ランジスタＭ１５のドレイン端子とゲート端子を上記出
力端子ＯＵＴ１に接続してダイオード形態とするもので
ある。これにより、上記ＰＭＯＳトランジスタＭ１５に
流れる電流を、上記入力端子ＩＮ１から上記出力端子Ｏ
ＵＴ１の一方向に流すことが可能になり、図４に示した
ダイオードＤ１１と同等の機能を実現できる。このよう
にダイオードＤ１１をＰＭＯＳトランジスタＭ１５に置
き換える構成は、ＰＭＯＳトランジスタをそのまま利用
できるからＰＮ接合ダイオードを用いる場合のような格
別な素子分離が不要にできる。
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図４の実施例の変形例
が示されている。この実施例では、前記図４における上
記ダイオードＤ１１をＰＭＯＳトランジスタＭ１５で実
現するものである。つまり、この実施例では、前記図４
における上記ダイオードＤ１１の替わりに、ＰＭＯＳト
ランジスタＭ１５のドレイン端子とゲート端子を上記出
力端子ＯＵＴ１に接続してダイオード形態とするもので
ある。これにより、上記ＰＭＯＳトランジスタＭ１５に
流れる電流を、上記入力端子ＩＮ１から上記出力端子Ｏ
ＵＴ１の一方向に流すことが可能になり、図４に示した
ダイオードＤ１１と同等の機能を実現できる。このよう
にダイオードＤ１１をＰＭＯＳトランジスタＭ１５に置
き換える構成は、ＰＭＯＳトランジスタをそのまま利用
できるからＰＮ接合ダイオードを用いる場合のような格
別な素子分離が不要にできる。
【００４３】図８には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図７の実施例の変形例
が示されている。この実施例では、前記図７における上
記ＰＭＯＳトランジスタＭ１５をダイオード接続に替え
て、そのゲート端子を入力端子ＩＮ２に接続させるもの
である。この実施例の上記ＰＭＯＳトランジスタＭ１５
の動作は、前記図６のＰＭＯＳトランジスタＭ１４と同
様である。つまり、ＰＭＯＳトランジスタＭ１５は、ゲ
ートに接続されに入力端子ＩＮ２の電圧が、そのソース
が接続される入力端子ＩＮ１の電圧よりも、しきい値電
圧分だけ低いときにオン状態になるというスイッチング
動作を行なうものである。
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図７の実施例の変形例
が示されている。この実施例では、前記図７における上
記ＰＭＯＳトランジスタＭ１５をダイオード接続に替え
て、そのゲート端子を入力端子ＩＮ２に接続させるもの
である。この実施例の上記ＰＭＯＳトランジスタＭ１５
の動作は、前記図６のＰＭＯＳトランジスタＭ１４と同
様である。つまり、ＰＭＯＳトランジスタＭ１５は、ゲ
ートに接続されに入力端子ＩＮ２の電圧が、そのソース
が接続される入力端子ＩＮ１の電圧よりも、しきい値電
圧分だけ低いときにオン状態になるというスイッチング
動作を行なうものである。
【００４４】このことは、前記同様に入力端子ＩＮ１の
電圧が入力端子ＩＮ２の電圧に対して正極性である半波
期間に上記ＰＭＯＳトランジスタＭ１５がオン状態にな
り、それとは逆に入力端子ＩＮ１の電圧が入力端子ＩＮ
２の電圧に対して負極性である半波期間にはオフ状態に
なるというスイッチング動作を行なうものであり、実質
的に前記ダイオードＤ１１を用いた場合と基本的には同
様である。しかし、ＰＭＯＳトランジスタＭ１５のゲー
トとドレインとを接続したダイオード形態とした図７の
実施例と比べると、図７の実施例ではゲート−ソース間
しきい値電圧分だけ電圧損失が生じるのに対して、図８
の実施例ではＰＭＯＳトランジスタＭ１５のソース−ド
レイン間電圧が電圧損失分となり、大きな電圧を出力す
ることが可能になる。
電圧が入力端子ＩＮ２の電圧に対して正極性である半波
期間に上記ＰＭＯＳトランジスタＭ１５がオン状態にな
り、それとは逆に入力端子ＩＮ１の電圧が入力端子ＩＮ
２の電圧に対して負極性である半波期間にはオフ状態に
なるというスイッチング動作を行なうものであり、実質
的に前記ダイオードＤ１１を用いた場合と基本的には同
様である。しかし、ＰＭＯＳトランジスタＭ１５のゲー
トとドレインとを接続したダイオード形態とした図７の
実施例と比べると、図７の実施例ではゲート−ソース間
しきい値電圧分だけ電圧損失が生じるのに対して、図８
の実施例ではＰＭＯＳトランジスタＭ１５のソース−ド
レイン間電圧が電圧損失分となり、大きな電圧を出力す
ることが可能になる。
【００４５】このことは、半導体集積回路装置の不所望
なラッチアップ等を防止する上でも有益なものとなりま
す。つまり、入力端子ＩＮ１に接続されるＰＭＯＳトラ
ンジスタＭ１５のソースは、例えばＮ型半導体基板に形
成されたＰ型領域で構成される。Ｎ型半導体基板には、
出力端子ＯＵＴ１から得られる最も正側に高い電源電圧
ＶＤＤが印加されるため、上記ＰＭＯＳトランジスタＭ
１５をダイオード接続した場合には、そのしきい値電圧
に対応した電圧損失分が入力端子ＩＮ１に接続されるＰ
型領域と上記出力端子ＯＵＴ１に接続されるＮ型半導体
基板との間に順方向電圧と印加されて、ラッチアップに
対してマージンを小さくしてしまう。これに対して、こ
の実施例のようにＰＭＯＳトランジスタＭ１５のソース
−ドレイン間電圧のように電圧損失分を小さくすると、
その分ラッチアップに対するマージンを大きくできるも
のとなる。
なラッチアップ等を防止する上でも有益なものとなりま
す。つまり、入力端子ＩＮ１に接続されるＰＭＯＳトラ
ンジスタＭ１５のソースは、例えばＮ型半導体基板に形
成されたＰ型領域で構成される。Ｎ型半導体基板には、
出力端子ＯＵＴ１から得られる最も正側に高い電源電圧
ＶＤＤが印加されるため、上記ＰＭＯＳトランジスタＭ
１５をダイオード接続した場合には、そのしきい値電圧
に対応した電圧損失分が入力端子ＩＮ１に接続されるＰ
型領域と上記出力端子ＯＵＴ１に接続されるＮ型半導体
基板との間に順方向電圧と印加されて、ラッチアップに
対してマージンを小さくしてしまう。これに対して、こ
の実施例のようにＰＭＯＳトランジスタＭ１５のソース
−ドレイン間電圧のように電圧損失分を小さくすると、
その分ラッチアップに対するマージンを大きくできるも
のとなる。
【００４６】図９には、本発明に係る半導体集積回路装
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図６や図８の実施例を
全波整流に適用したものである。図８のＰＭＯＳトラン
ジスタＭ１５は、ＰＭＯＳトランジスタＭ２６に対応し
ており、全波整流のためのＰＭＯＳトランジスタＭ２７
は、そのソース−ドレイン経路が入力端子ＩＮ２と出力
端子ＯＵＴ１との間に接続され、ゲートが入力端子ＩＮ
１に接続される。また、電圧制御電流源に設けられるダ
イオードは、ＰＭＯＳトランジスタＭ２３とＭ２５によ
り構成され、それぞれのゲート端子は入力端子ＩＮ２に
接続される。このようにダイオードをスイッチ動作を行
なうＰＭＯＳトランジスタに置き換えて全波整流動作を
行なわせることにより、高い効率で安定した出力電圧Ｖ
ＯＵＴを発生させることができるものとなる。
置に搭載される電源回路の他の一実施例の回路図が示さ
れている。この実施例では、前記図６や図８の実施例を
全波整流に適用したものである。図８のＰＭＯＳトラン
ジスタＭ１５は、ＰＭＯＳトランジスタＭ２６に対応し
ており、全波整流のためのＰＭＯＳトランジスタＭ２７
は、そのソース−ドレイン経路が入力端子ＩＮ２と出力
端子ＯＵＴ１との間に接続され、ゲートが入力端子ＩＮ
１に接続される。また、電圧制御電流源に設けられるダ
イオードは、ＰＭＯＳトランジスタＭ２３とＭ２５によ
り構成され、それぞれのゲート端子は入力端子ＩＮ２に
接続される。このようにダイオードをスイッチ動作を行
なうＰＭＯＳトランジスタに置き換えて全波整流動作を
行なわせることにより、高い効率で安定した出力電圧Ｖ
ＯＵＴを発生させることができるものとなる。
【００４７】図１０には、本発明に係る半導体集積回路
装置に搭載される電源回路の他の一実施例の回路図が示
されている。この実施例では、ＭＯＳトランジスタの導
電型を前記のようなＰチャンネル型に替えて、Ｎチャン
ネル型ＭＯＳＦＥＴを用いるものである。回路的には、
前記図７と等価である。使用するＭＯＳトランジスタの
導電型をＮチャンネル型とすることに対応して、その動
作電圧が逆になることに対応して、入力端子ＩＮ１側に
安定化動作と整流動作を兼ねたＮＭＯＳトランジスタＭ
３２が設けられ、入力端子ＩＮ２側にダイオード接続の
ＮＭＯＳトランジスタＭ３３が設けられるものである。
また、演算増幅回路Ａ３１に印加される電圧も、出力端
子ＯＵＴ２側を基準にした基準電圧源ＶＲＥＦが設けら
れる。前記図３ないし６及び図８及び９においても、こ
の実施例と同様な手法に従ってＰＭＯＳトランジスタを
ＮＭＯＳトランジスタに置き換えるようにすることがで
きる。
装置に搭載される電源回路の他の一実施例の回路図が示
されている。この実施例では、ＭＯＳトランジスタの導
電型を前記のようなＰチャンネル型に替えて、Ｎチャン
ネル型ＭＯＳＦＥＴを用いるものである。回路的には、
前記図７と等価である。使用するＭＯＳトランジスタの
導電型をＮチャンネル型とすることに対応して、その動
作電圧が逆になることに対応して、入力端子ＩＮ１側に
安定化動作と整流動作を兼ねたＮＭＯＳトランジスタＭ
３２が設けられ、入力端子ＩＮ２側にダイオード接続の
ＮＭＯＳトランジスタＭ３３が設けられるものである。
また、演算増幅回路Ａ３１に印加される電圧も、出力端
子ＯＵＴ２側を基準にした基準電圧源ＶＲＥＦが設けら
れる。前記図３ないし６及び図８及び９においても、こ
の実施例と同様な手法に従ってＰＭＯＳトランジスタを
ＮＭＯＳトランジスタに置き換えるようにすることがで
きる。
【００４８】図１１には、本発明に係る半導体集積回路
装置に搭載される電源回路の更に他の一実施例の基本的
回路構成図が示されている。この実施例では、トランジ
スタをＭＯＳトランジスタに替えてバイポーラ型トラン
ジスタを用いるものである。つまり、前記図１に示した
ような基本的構成において、整流動作と出力電圧の安定
化動作を兼ねたＰＭＯＳトランジスタＭ１１に替えて、
ＰＮＰ型のバイポーラ型トランジスタＴ１が用いられ
る。つまり、トランジスタＴ１のコレクタは、入力端子
ＩＮ２に接続され、ベースとコレクタ間に前記抵抗Ｒ１
３が接続され、エミッタが出力端子ＯＵＴ２に接続され
る。そして、上記トランジスタＴ１のベースには、電圧
制御電流源Ｇ１２を通した電流が供給される。
装置に搭載される電源回路の更に他の一実施例の基本的
回路構成図が示されている。この実施例では、トランジ
スタをＭＯＳトランジスタに替えてバイポーラ型トラン
ジスタを用いるものである。つまり、前記図１に示した
ような基本的構成において、整流動作と出力電圧の安定
化動作を兼ねたＰＭＯＳトランジスタＭ１１に替えて、
ＰＮＰ型のバイポーラ型トランジスタＴ１が用いられ
る。つまり、トランジスタＴ１のコレクタは、入力端子
ＩＮ２に接続され、ベースとコレクタ間に前記抵抗Ｒ１
３が接続され、エミッタが出力端子ＯＵＴ２に接続され
る。そして、上記トランジスタＴ１のベースには、電圧
制御電流源Ｇ１２を通した電流が供給される。
【００４９】図１２には、本発明に係る半導体集積回路
装置に搭載される電源回路の更に他の一実施例の回路図
が示されている。この実施例では、電圧制御電流源Ｇ１
１と電圧検出回路Ｇ１１が同じ回路で構成される。つま
り、ダイオード接続のＭＯＳトランジスタのゲート−ソ
ース間のしきい値電圧の有する定電圧特性を利用し、上
記電圧検出と電圧に対応した制御電流を電圧安定化動作
のための抵抗に流すようにするものである。この実施例
では、前記図９の実施例の変形例として示されている。
装置に搭載される電源回路の更に他の一実施例の回路図
が示されている。この実施例では、電圧制御電流源Ｇ１
１と電圧検出回路Ｇ１１が同じ回路で構成される。つま
り、ダイオード接続のＭＯＳトランジスタのゲート−ソ
ース間のしきい値電圧の有する定電圧特性を利用し、上
記電圧検出と電圧に対応した制御電流を電圧安定化動作
のための抵抗に流すようにするものである。この実施例
では、前記図９の実施例の変形例として示されている。
【００５０】この実施例では、前記図９におけるＭＯＳ
トランジスタＭ２１、演算増幅回路Ａ２１、基準電圧源
ＶＲＥＦ及び分圧抵抗Ｒ２１、Ｒ２２がダイオード接続
のＰＭＯＳトランジスタＭ２８、Ｍ２９に置き換えられ
る。例えば、出力電圧を２Ｖ程度に安定化させる場合、
ダイオード接続のＰＭＯＳトランジスタのしきい値電圧
が０．７Ｖなら３個のダイオード接続のＰＭＯＳトラン
ジスタを直列に接続すればよい。前記基準電圧源ＶＲＥ
Ｆや演算増幅回路Ａ２１を用いた場合に比べて、上記直
列形態のＰＭＯＳトランジスタのしきい値電圧が流れる
電流に対応して増加するために電圧安定化特性としては
若干劣るが、内部回路の素子破壊防止には何ら支障がな
く、回路素子の大幅な削減及び消費電流の削減が可能に
なるものである。
トランジスタＭ２１、演算増幅回路Ａ２１、基準電圧源
ＶＲＥＦ及び分圧抵抗Ｒ２１、Ｒ２２がダイオード接続
のＰＭＯＳトランジスタＭ２８、Ｍ２９に置き換えられ
る。例えば、出力電圧を２Ｖ程度に安定化させる場合、
ダイオード接続のＰＭＯＳトランジスタのしきい値電圧
が０．７Ｖなら３個のダイオード接続のＰＭＯＳトラン
ジスタを直列に接続すればよい。前記基準電圧源ＶＲＥ
Ｆや演算増幅回路Ａ２１を用いた場合に比べて、上記直
列形態のＰＭＯＳトランジスタのしきい値電圧が流れる
電流に対応して増加するために電圧安定化特性としては
若干劣るが、内部回路の素子破壊防止には何ら支障がな
く、回路素子の大幅な削減及び消費電流の削減が可能に
なるものである。
【００５１】図１３には、本発明に係る非接触型ＩＣカ
ードの一実施例のブロック図が示されている。リーダ・
ライタＢ５６からアンテナＬ５２を通して電磁波の形態
で出力された信号及び電力は、ＩＣカードＢ５５内に内
蔵されるアンテナＬ５１で受信される。上記アンテナＬ
５１が受信した電力から電圧を生成する手段Ｂ５２と、
受信した信号を処理及びデータを保存する手段Ｂ５３
と、上記アンテナＬ５１が受信した信号の検出、及びＩ
Ｃカードからリーダ・ライタに信号を送信する通信する
手段Ｂ５４から構成されている。
ードの一実施例のブロック図が示されている。リーダ・
ライタＢ５６からアンテナＬ５２を通して電磁波の形態
で出力された信号及び電力は、ＩＣカードＢ５５内に内
蔵されるアンテナＬ５１で受信される。上記アンテナＬ
５１が受信した電力から電圧を生成する手段Ｂ５２と、
受信した信号を処理及びデータを保存する手段Ｂ５３
と、上記アンテナＬ５１が受信した信号の検出、及びＩ
Ｃカードからリーダ・ライタに信号を送信する通信する
手段Ｂ５４から構成されている。
【００５２】この実施例において、上記アンテナＬ５１
が受信したで電力から電圧を生成する手段Ｂ５２とし
て、前記図１ないし図１２に示された各電源回路が適用
される。前記図１ないし図１２で示した回路を用い、上
記図１ないし図１２における上記入力端子ＩＮ１及び上
記入力端子ＩＮ２に、この実施例の上記アンテナＬ５１
を接続して、入力電圧ＶＩＮを発生させる。そして、前
記図１ないし図１２における上記出力端子ＯＵＴ１を、
上記各手段Ｂ５３及びＢ５４の電源電圧端子に接続し、
上記図１ないし図１２における上記出力端子ＯＵＴ２
を、上記各手段Ｂ５３及びＢ５４におけるグランド端子
に接続することで、これら各手段Ｂ５３及びＢ５４の回
路動作を安定的に行なわせることができる。
が受信したで電力から電圧を生成する手段Ｂ５２とし
て、前記図１ないし図１２に示された各電源回路が適用
される。前記図１ないし図１２で示した回路を用い、上
記図１ないし図１２における上記入力端子ＩＮ１及び上
記入力端子ＩＮ２に、この実施例の上記アンテナＬ５１
を接続して、入力電圧ＶＩＮを発生させる。そして、前
記図１ないし図１２における上記出力端子ＯＵＴ１を、
上記各手段Ｂ５３及びＢ５４の電源電圧端子に接続し、
上記図１ないし図１２における上記出力端子ＯＵＴ２
を、上記各手段Ｂ５３及びＢ５４におけるグランド端子
に接続することで、これら各手段Ｂ５３及びＢ５４の回
路動作を安定的に行なわせることができる。
【００５３】この実施例の非接触型ＩＣカードでは、前
記図１ないし図１２に示された各電源回路を用いること
により、上記アンテナＬ５１が受信した電力が小さい場
合における被制御素子の電圧損失を小さくすることが可
能になり、上記各手段Ｂ５３及びＢ５４に可能な限り電
圧を供給することができ、ＩＣカードの通信距離を従来
に比べて長くすることが可能になる。
記図１ないし図１２に示された各電源回路を用いること
により、上記アンテナＬ５１が受信した電力が小さい場
合における被制御素子の電圧損失を小さくすることが可
能になり、上記各手段Ｂ５３及びＢ５４に可能な限り電
圧を供給することができ、ＩＣカードの通信距離を従来
に比べて長くすることが可能になる。
【００５４】図１４図には、本発明に係る半導体集積回
路装置の一実施例の概略ブロック図が示されている。こ
の実施例では、入力電圧は、商用電源のようなＡＣ電源
Ｂ６１から供給される。上記ＡＣ電源Ｂ６１からＤＣ電
源を生成する手段Ｂ６２と、上記手段Ｂ６２で生成され
たＤＣ電源を供給することで動作可能になる任意の回路
手段Ｂ６３から構成される。この実施例において、上記
手段Ｂ６２に前記図１〜図１２で示された各電源回路を
用いられる。
路装置の一実施例の概略ブロック図が示されている。こ
の実施例では、入力電圧は、商用電源のようなＡＣ電源
Ｂ６１から供給される。上記ＡＣ電源Ｂ６１からＤＣ電
源を生成する手段Ｂ６２と、上記手段Ｂ６２で生成され
たＤＣ電源を供給することで動作可能になる任意の回路
手段Ｂ６３から構成される。この実施例において、上記
手段Ｂ６２に前記図１〜図１２で示された各電源回路を
用いられる。
【００５５】前記図１ないし図１２で示された電源回路
を用いることにより、前記図１ないし図１２図の上記入
力端子ＩＮ１及び上記入力端子ＩＮ２に、上記ＡＣ電源
Ｂ６１を接続し、上記図１ないし図１２に示された電源
回路の上記出力端子ＯＵＴ１を、上記回路手段Ｂ６３の
電源電圧端子に接続し、上記図１ないし図１２における
上記出力端子ＯＵＴ２を、上記回路手段Ｂ６３のグラン
ド端子に接続することで、この回路手段Ｂ６３の回路動
作を安定的に行なわせることができる。
を用いることにより、前記図１ないし図１２図の上記入
力端子ＩＮ１及び上記入力端子ＩＮ２に、上記ＡＣ電源
Ｂ６１を接続し、上記図１ないし図１２に示された電源
回路の上記出力端子ＯＵＴ１を、上記回路手段Ｂ６３の
電源電圧端子に接続し、上記図１ないし図１２における
上記出力端子ＯＵＴ２を、上記回路手段Ｂ６３のグラン
ド端子に接続することで、この回路手段Ｂ６３の回路動
作を安定的に行なわせることができる。
【００５６】図１５には、本発明を説明するための電源
回路の電圧−電流特性図が示されている。特性ＶＬ３
は、前記図１７に示したようなシリーズレギュレータの
場合のアンテナ両端に必要な入力電圧である。これに対
して、特性ＶＬ２は、本願発明に係る電源回路でのアン
テナ両端に必要な入力電圧である。同じ電流を得る場合
の両者の電圧差分は、前記図１７のダイオードＤ０２で
の電圧ＶＦ２に相当する。このような電圧差があると、
内部回路の最低動作電圧ＶＤＤＭＩＮを得るために必要
とされるアンテナ両端電圧ＶＬＭＩＮ２のように小さく
できる。つまり、図１７のような電源回路では、同じ内
部回路の最低動作電圧ＶＤＤＭＩＮを得るのに必要なア
ンテナ両端電圧がＶＬＭＩＮ１のように大きいことが必
要とされるものとなる。
回路の電圧−電流特性図が示されている。特性ＶＬ３
は、前記図１７に示したようなシリーズレギュレータの
場合のアンテナ両端に必要な入力電圧である。これに対
して、特性ＶＬ２は、本願発明に係る電源回路でのアン
テナ両端に必要な入力電圧である。同じ電流を得る場合
の両者の電圧差分は、前記図１７のダイオードＤ０２で
の電圧ＶＦ２に相当する。このような電圧差があると、
内部回路の最低動作電圧ＶＤＤＭＩＮを得るために必要
とされるアンテナ両端電圧ＶＬＭＩＮ２のように小さく
できる。つまり、図１７のような電源回路では、同じ内
部回路の最低動作電圧ＶＤＤＭＩＮを得るのに必要なア
ンテナ両端電圧がＶＬＭＩＮ１のように大きいことが必
要とされるものとなる。
【００５７】図１７のようなシリーズレギュレータに対
して、上記容量Ｃ０１の両端に定電圧素子を設けてシャ
ントレギュレータを構成することも理論的には可能であ
る。しかしながら、この実施例のように非接触で、言い
換えるならば、リーダ・ライタからの電磁波の形態で電
力が供給されるものでは、アンテナの両端に発生する電
圧特性はＶＬＡＢのようになる。したがって、シャント
レギャレータの動作ポイントは、ＡＣＴ１のようになっ
て、電流の大半が上記定電圧素子に流れて消費電力が増
大して実際的ではない。これに対して、本願発明や図１
７のようなシリーズレギュレータでは、動作ポイントが
ＡＣＴ２のようになるものである。
して、上記容量Ｃ０１の両端に定電圧素子を設けてシャ
ントレギュレータを構成することも理論的には可能であ
る。しかしながら、この実施例のように非接触で、言い
換えるならば、リーダ・ライタからの電磁波の形態で電
力が供給されるものでは、アンテナの両端に発生する電
圧特性はＶＬＡＢのようになる。したがって、シャント
レギャレータの動作ポイントは、ＡＣＴ１のようになっ
て、電流の大半が上記定電圧素子に流れて消費電力が増
大して実際的ではない。これに対して、本願発明や図１
７のようなシリーズレギュレータでは、動作ポイントが
ＡＣＴ２のようになるものである。
【００５８】図１６には、本発明に係る電源回路の動作
を説明するための波形図が示されている。同図の各波形
は、前記図９に示したような全波整流回路に対応してい
る。同図では、負荷である内部回路側を中心にした各波
形図が示されている。実際に入力端子ＩＮ１とＩＮ２に
正弦波のような交流信号が供給された場合でも、内部回
路の出力端子ＯＵＴ１を基準にすると、入力端子ＩＮ１
又はＩＮ２における各々の正半周期ではＰＭＯＳトラン
ジスタＭ２６又はＭ２７のドレイン−ソース間電圧分だ
けの電圧差となるために、かかる正側での波形はつぶさ
れたようになり、相対的に負側での電圧が大きくなるよ
うな波形となる。出力端子ＯＵＴ２の電圧を一定にする
よう接続点Ｎ２６及びＮ２５の電圧ＶＮ２６及びＶＮ２
５が抵抗２４及びＲ２３でそれぞれ発生させられる。
を説明するための波形図が示されている。同図の各波形
は、前記図９に示したような全波整流回路に対応してい
る。同図では、負荷である内部回路側を中心にした各波
形図が示されている。実際に入力端子ＩＮ１とＩＮ２に
正弦波のような交流信号が供給された場合でも、内部回
路の出力端子ＯＵＴ１を基準にすると、入力端子ＩＮ１
又はＩＮ２における各々の正半周期ではＰＭＯＳトラン
ジスタＭ２６又はＭ２７のドレイン−ソース間電圧分だ
けの電圧差となるために、かかる正側での波形はつぶさ
れたようになり、相対的に負側での電圧が大きくなるよ
うな波形となる。出力端子ＯＵＴ２の電圧を一定にする
よう接続点Ｎ２６及びＮ２５の電圧ＶＮ２６及びＶＮ２
５が抵抗２４及びＲ２３でそれぞれ発生させられる。
【００５９】つまり、入力端子ＩＮ１又はＩＮ２の負半
周期の電圧ＶＩＮ１及びＶＩＮ２に対して、ＰＭＯＳト
ランジスタＭ２１により上記抵抗２４及びＲ２３に流す
電流を調整して、ＶＮ２６及びＶＮ２５をそれぞれ発生
させるものである。上記電ＶＮ２６と端子ＯＵＴ２の電
圧差は、ＰＭＯＳトランジスタＭ２４とＭ２２のゲート
−ソース間電圧である。同図において、半導体集積回路
装置のラッチアップマージンは、上記出力端子ＯＵＴ１
に対する入力端子ＩＮ１又はＩＮ２の電圧差を小さくす
ることが有益である。つまり、半導体基板をＮ型基板で
構成した場合には、上記端子ＯＵＴ１の電圧（ＶＤＤ）
が印加されるため、入力端子ＩＮ１又はＩＮ２に印加さ
れる電圧がそれよりも高くなると、ＰＭＯＳトランジス
タＭ２６又はＭ２７のＰ型のソース，ドレイン領域との
間に順バイアスが印加されるので、上記のようにＰＭＯ
ＳトランジスタＭ２６とＭ２７のドレイン−ソース間電
圧で制限することが有益である。
周期の電圧ＶＩＮ１及びＶＩＮ２に対して、ＰＭＯＳト
ランジスタＭ２１により上記抵抗２４及びＲ２３に流す
電流を調整して、ＶＮ２６及びＶＮ２５をそれぞれ発生
させるものである。上記電ＶＮ２６と端子ＯＵＴ２の電
圧差は、ＰＭＯＳトランジスタＭ２４とＭ２２のゲート
−ソース間電圧である。同図において、半導体集積回路
装置のラッチアップマージンは、上記出力端子ＯＵＴ１
に対する入力端子ＩＮ１又はＩＮ２の電圧差を小さくす
ることが有益である。つまり、半導体基板をＮ型基板で
構成した場合には、上記端子ＯＵＴ１の電圧（ＶＤＤ）
が印加されるため、入力端子ＩＮ１又はＩＮ２に印加さ
れる電圧がそれよりも高くなると、ＰＭＯＳトランジス
タＭ２６又はＭ２７のＰ型のソース，ドレイン領域との
間に順バイアスが印加されるので、上記のようにＰＭＯ
ＳトランジスタＭ２６とＭ２７のドレイン−ソース間電
圧で制限することが有益である。
【００６０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１と第２入力端子に交流電圧を印加し、上記
第２入力端子にドレイン（又はコレクタ）を接続し、ゲ
ート（又はベース）とドレイン（又はコレクタ）が抵抗
手段を介して接続された整流トランジスタにより上記第
１と第２の入力端子との間に整流電流を流し、第１電圧
検出手段により上記第１整流トランジスタのソース（又
はエミッタ）側に得られる整流電圧が所定の基準電圧と
一致するよう上記制御電圧を形成し、かかる制御電圧に
応答した電流を第１電圧制御電流源で形成して上記第１
抵抗手段に供給することにより、高効率で安定した平滑
電圧を得ることができるという効果が得られる。
記の通りである。 （１） 第１と第２入力端子に交流電圧を印加し、上記
第２入力端子にドレイン（又はコレクタ）を接続し、ゲ
ート（又はベース）とドレイン（又はコレクタ）が抵抗
手段を介して接続された整流トランジスタにより上記第
１と第２の入力端子との間に整流電流を流し、第１電圧
検出手段により上記第１整流トランジスタのソース（又
はエミッタ）側に得られる整流電圧が所定の基準電圧と
一致するよう上記制御電圧を形成し、かかる制御電圧に
応答した電流を第１電圧制御電流源で形成して上記第１
抵抗手段に供給することにより、高効率で安定した平滑
電圧を得ることができるという効果が得られる。
【００６１】（２） 上記に加えて、上記第１入力端子
と整流電圧を出力する第１出力端子との間に上記整流電
流に対応した電流を流す第１一方向性素子を設け、上記
第１電圧制御電流源を、上記第１出力端子と上記第１整
流トランジスタのゲート（又はベース）との間に設け、
上記第１整流トランジスタのソース（又はエミッタ）
を、整流電圧が出力される第２出力端子に接続させるこ
とにより、上記第１一方向性素子での電圧クランプ作用
を利用した入力交流電圧の正又は負側の一方の電圧を基
準にした整流動作によって、安定した整流動作が実現で
きるという効果が得られる。
と整流電圧を出力する第１出力端子との間に上記整流電
流に対応した電流を流す第１一方向性素子を設け、上記
第１電圧制御電流源を、上記第１出力端子と上記第１整
流トランジスタのゲート（又はベース）との間に設け、
上記第１整流トランジスタのソース（又はエミッタ）
を、整流電圧が出力される第２出力端子に接続させるこ
とにより、上記第１一方向性素子での電圧クランプ作用
を利用した入力交流電圧の正又は負側の一方の電圧を基
準にした整流動作によって、安定した整流動作が実現で
きるという効果が得られる。
【００６２】（３） 上記に加えて、上記第１整流トラ
ンジスタを第１整流ＭＯＳＦＥＴで構成し、上記電圧検
出手段を上記整流電圧の分圧電圧と基準電圧とを受ける
演算増幅回路で構成し、上記第１電圧制御電流源を、ゲ
ートに上記制御電圧を受ける第１ＭＯＳＦＥＴと、かか
る第１ＭＯＳＦＥＴのソース−ドレインの一端と上記第
１整流ＭＯＳＦＥＴのゲートとの間に設けられ、上記整
流電流に対応した向きに電流を流す第２ＭＯＳＦＥＴと
で構成することにより、ＭＯＳＦＥＴで構成される半導
体集積回路装置に好適な電源回路を構成することができ
るという効果が得られる。
ンジスタを第１整流ＭＯＳＦＥＴで構成し、上記電圧検
出手段を上記整流電圧の分圧電圧と基準電圧とを受ける
演算増幅回路で構成し、上記第１電圧制御電流源を、ゲ
ートに上記制御電圧を受ける第１ＭＯＳＦＥＴと、かか
る第１ＭＯＳＦＥＴのソース−ドレインの一端と上記第
１整流ＭＯＳＦＥＴのゲートとの間に設けられ、上記整
流電流に対応した向きに電流を流す第２ＭＯＳＦＥＴと
で構成することにより、ＭＯＳＦＥＴで構成される半導
体集積回路装置に好適な電源回路を構成することができ
るという効果が得られる。
【００６３】（４） 上記に加えて、上記第２ＭＯＳＦ
ＥＴをゲートとドレインとが接続されてダイオード形態
とすることにより半導体集積回路において簡単にかかる
素子を構成できるという効果が得られる。
ＥＴをゲートとドレインとが接続されてダイオード形態
とすることにより半導体集積回路において簡単にかかる
素子を構成できるという効果が得られる。
【００６４】（５） 上記に加えて、上記第２ＭＯＳＦ
ＥＴを、上記第１整流ＭＯＳＦＥＴ及び第１ＭＯＳＦＥ
Ｔと同一導電型で構成し、そのゲートを上記第２入力端
子に接続することにより、電圧制御電流源での電圧損失
をいっそう低減できるという効果が得られる。
ＥＴを、上記第１整流ＭＯＳＦＥＴ及び第１ＭＯＳＦＥ
Ｔと同一導電型で構成し、そのゲートを上記第２入力端
子に接続することにより、電圧制御電流源での電圧損失
をいっそう低減できるという効果が得られる。
【００６５】（６） 上記に加えて、上記第１一方向性
素子をゲートとドレインとが接続されてダイオード形態
とされた第３ＭＯＳＦＥＴを用いることにより、半導体
集積回路において簡単に素子を構成することができると
いう効果が得られる。
素子をゲートとドレインとが接続されてダイオード形態
とされた第３ＭＯＳＦＥＴを用いることにより、半導体
集積回路において簡単に素子を構成することができると
いう効果が得られる。
【００６６】（７） 上記に加えて、上記第１一方向性
素子を第３ＭＯＳＦＥＴで構成し、かかる第３ＭＯＳＦ
ＥＴを上記第１整流ＭＯＳＦＥＴ及び第１と第２ＭＯＳ
ＦＥＴと同一導電型で構成し、そのゲートが上記第２入
力端子に接続させることにより電圧損失を小さくできる
とともに、ラッチアップマージンを大きくすることがで
きるという効果が得られる。
素子を第３ＭＯＳＦＥＴで構成し、かかる第３ＭＯＳＦ
ＥＴを上記第１整流ＭＯＳＦＥＴ及び第１と第２ＭＯＳ
ＦＥＴと同一導電型で構成し、そのゲートが上記第２入
力端子に接続させることにより電圧損失を小さくできる
とともに、ラッチアップマージンを大きくすることがで
きるという効果が得られる。
【００６７】（８） 上記に加えて、上記第２入力端子
と整流電圧を出力する第１出力端子との間に上記整流電
流に対応した電流を流す第２一方向性素子、上記第２入
力端子にドレイン（又はコレクタ）が接続され、ゲート
（又はベース）とドレイン（又はコレクタ）とが第２抵
抗手段を介して接続されて上記第１入力端子と記第２入
力端子との間に整流電流を流す第２整流トランジスタ、
上記制御電圧に応答した電流を形成して上記第２抵抗手
段に供給する第２電圧制御電流源、及び上記第２整流ト
ランジスタのソース（又はエミッタ）側に得られる整流
電圧が所定の基準電圧と一致するよう上記制御電圧を形
成する第２電圧検出手段とを更に設けることにより全波
整流が行なわれていっそうの高効率と出力の安定化が可
能になるという効果が得られる。
と整流電圧を出力する第１出力端子との間に上記整流電
流に対応した電流を流す第２一方向性素子、上記第２入
力端子にドレイン（又はコレクタ）が接続され、ゲート
（又はベース）とドレイン（又はコレクタ）とが第２抵
抗手段を介して接続されて上記第１入力端子と記第２入
力端子との間に整流電流を流す第２整流トランジスタ、
上記制御電圧に応答した電流を形成して上記第２抵抗手
段に供給する第２電圧制御電流源、及び上記第２整流ト
ランジスタのソース（又はエミッタ）側に得られる整流
電圧が所定の基準電圧と一致するよう上記制御電圧を形
成する第２電圧検出手段とを更に設けることにより全波
整流が行なわれていっそうの高効率と出力の安定化が可
能になるという効果が得られる。
【００６８】（９） 上記に加えて、上記第１及び第２
整流トランジスタを第１及び第２整流ＭＯＳＦＥＴと
し、上記電圧検出手段は、上記整流電圧の分圧電圧と基
準電圧とを受ける演算増幅回路で構成し、上記第１と第
２電圧制御電流源は、ゲートに上記制御電圧を受ける第
１と第４ＭＯＳＦＥＴと、かかる第１と第４ＭＯＳＦＥ
Ｔの各々のソース−ドレインの一端と上記第１と第２整
流ＭＯＳＦＥＴの各々のゲートとの間に設けられ、上記
整流電流に対応した向きに電流を流すダイオード形態の
第２と第５ＭＯＳＦＥＴとで構成することにより、ＭＯ
ＳＦＥＴで構成される半導体集積回路装置に好適な電源
回路を構成することができるという効果が得られる。
整流トランジスタを第１及び第２整流ＭＯＳＦＥＴと
し、上記電圧検出手段は、上記整流電圧の分圧電圧と基
準電圧とを受ける演算増幅回路で構成し、上記第１と第
２電圧制御電流源は、ゲートに上記制御電圧を受ける第
１と第４ＭＯＳＦＥＴと、かかる第１と第４ＭＯＳＦＥ
Ｔの各々のソース−ドレインの一端と上記第１と第２整
流ＭＯＳＦＥＴの各々のゲートとの間に設けられ、上記
整流電流に対応した向きに電流を流すダイオード形態の
第２と第５ＭＯＳＦＥＴとで構成することにより、ＭＯ
ＳＦＥＴで構成される半導体集積回路装置に好適な電源
回路を構成することができるという効果が得られる。
【００６９】（１０） 上記に加えて、上記第１及び第
２一方向性素子の各々を第３と第６ＭＯＳＦＥＴで構成
し、かかる第３及び第６ＭＯＳＦＥＴを上記各ＭＯＳＦ
ＥＴと同一導電型で構成し、上記第３ＭＯＳＦＥＴのゲ
ートを上記第２入力端子に接続し、上記第６ＭＯＳＦＥ
Ｔのゲートを上記第１入力端子に接続することによっ
て、電圧損失を小さくできるとともに、ラッチアップマ
ージンを大きくすることができるという効果が得られ
る。
２一方向性素子の各々を第３と第６ＭＯＳＦＥＴで構成
し、かかる第３及び第６ＭＯＳＦＥＴを上記各ＭＯＳＦ
ＥＴと同一導電型で構成し、上記第３ＭＯＳＦＥＴのゲ
ートを上記第２入力端子に接続し、上記第６ＭＯＳＦＥ
Ｔのゲートを上記第１入力端子に接続することによっ
て、電圧損失を小さくできるとともに、ラッチアップマ
ージンを大きくすることができるという効果が得られ
る。
【００７０】（１１） 上記に加えて、上記第１入力端
子と第２入力端子は、上記交流電圧を発生させるアンテ
ナを外部に接続させることにより、非接触型電子装置に
好適な半導体集積回路装置を得ることができるという効
果が得られる。
子と第２入力端子は、上記交流電圧を発生させるアンテ
ナを外部に接続させることにより、非接触型電子装置に
好適な半導体集積回路装置を得ることができるという効
果が得られる。
【００７１】（１２） 信号と電力を受信するためのア
ンテナで受信した電力から内部電圧を発生させる電源回
路と、上記内部電圧で動作する内部回路と、上記内部電
圧で動作し上記アンテナを介した信号の受信と送信とを
行なう通信回路とを備えた非接触型電子装置において、
上記電源回路として、上記アンテナで発生された交流電
圧を第１と第２入力端子に印加し、上記第２入力端子に
ドレイン（又はコレクタ）を接続し、ゲート（又はベー
ス）とドレイン（又はコレクタ）が抵抗手段を介して接
続された整流トランジスタにより上記第１と第２の入力
端子との間に整流電流を流し、第１電圧検出手段により
上記第１整流トランジスタのソース（又はエミッタ）側
に得られる整流電圧が所定の基準電圧と一致するよう上
記制御電圧を形成し、かかる制御電圧に応答した電流を
第１電圧制御電流源で形成して上記第１抵抗手段に供給
することにより、高効率で安定した平滑電圧を得ること
ができ、通信距離を長くすることができるという効果が
得られる。
ンテナで受信した電力から内部電圧を発生させる電源回
路と、上記内部電圧で動作する内部回路と、上記内部電
圧で動作し上記アンテナを介した信号の受信と送信とを
行なう通信回路とを備えた非接触型電子装置において、
上記電源回路として、上記アンテナで発生された交流電
圧を第１と第２入力端子に印加し、上記第２入力端子に
ドレイン（又はコレクタ）を接続し、ゲート（又はベー
ス）とドレイン（又はコレクタ）が抵抗手段を介して接
続された整流トランジスタにより上記第１と第２の入力
端子との間に整流電流を流し、第１電圧検出手段により
上記第１整流トランジスタのソース（又はエミッタ）側
に得られる整流電圧が所定の基準電圧と一致するよう上
記制御電圧を形成し、かかる制御電圧に応答した電流を
第１電圧制御電流源で形成して上記第１抵抗手段に供給
することにより、高効率で安定した平滑電圧を得ること
ができ、通信距離を長くすることができるという効果が
得られる。
【００７２】（１３） 上記に加えて、上記第１整流ト
ランジスタを第１整流ＭＯＳＦＥＴで構成し、第１入力
端子と整流電圧を出力する第１出力端子との間に上記整
流電流に対応した電流を流す第１一方向性素子を設け、
上記電圧検出手段を、上記整流電圧の分圧電圧と基準電
圧とを受ける演算増幅回路で構成し、上記第１電圧制御
電流源をゲートに上記制御電圧を受ける第１ＭＯＳＦＥ
Ｔと、かかる第１ＭＯＳＦＥＴのソース−ドレインの一
端と上記第１整流ＭＯＳＦＥＴのゲートとの間に設けら
れ、上記整流電流に対応した向きに電流を流す第２ＭＯ
ＳＦＥＴで構成することにより、ＭＯＳＦＥＴで構成さ
れる内部回路に好適な電源回路を構成することができる
という効果が得られる。
ランジスタを第１整流ＭＯＳＦＥＴで構成し、第１入力
端子と整流電圧を出力する第１出力端子との間に上記整
流電流に対応した電流を流す第１一方向性素子を設け、
上記電圧検出手段を、上記整流電圧の分圧電圧と基準電
圧とを受ける演算増幅回路で構成し、上記第１電圧制御
電流源をゲートに上記制御電圧を受ける第１ＭＯＳＦＥ
Ｔと、かかる第１ＭＯＳＦＥＴのソース−ドレインの一
端と上記第１整流ＭＯＳＦＥＴのゲートとの間に設けら
れ、上記整流電流に対応した向きに電流を流す第２ＭＯ
ＳＦＥＴで構成することにより、ＭＯＳＦＥＴで構成さ
れる内部回路に好適な電源回路を構成することができる
という効果が得られる。
【００７３】（１４） 上記に加えて、上記電源回路と
して、上記第２入力端子と整流電圧を出力する第１出力
端子との間に上記整流電流に対応した電流を流す第２一
方向性素子、上記第２入力端子にドレイン（又はコレク
タ）が接続され、ゲート（又はベース）とドレイン（又
はコレクタ）とが第２抵抗手段を介して接続されて上記
第１入力端子と記第２入力端子との間に整流電流を流す
第２整流トランジスタ、上記制御電圧に応答した電流を
形成して上記第２抵抗手段に供給する第２電圧制御電流
源、及び上記第２整流トランジスタのソース（又はエミ
ッタ）側に得られる整流電圧が所定の基準電圧と一致す
るよう上記制御電圧を形成する第２電圧検出手段とを更
に設けることにより全波整流が行なわれていっそうの高
効率と出力の安定化が可能になり非接触型電子装置の動
作を安定化させることができるという効果が得られる。
して、上記第２入力端子と整流電圧を出力する第１出力
端子との間に上記整流電流に対応した電流を流す第２一
方向性素子、上記第２入力端子にドレイン（又はコレク
タ）が接続され、ゲート（又はベース）とドレイン（又
はコレクタ）とが第２抵抗手段を介して接続されて上記
第１入力端子と記第２入力端子との間に整流電流を流す
第２整流トランジスタ、上記制御電圧に応答した電流を
形成して上記第２抵抗手段に供給する第２電圧制御電流
源、及び上記第２整流トランジスタのソース（又はエミ
ッタ）側に得られる整流電圧が所定の基準電圧と一致す
るよう上記制御電圧を形成する第２電圧検出手段とを更
に設けることにより全波整流が行なわれていっそうの高
効率と出力の安定化が可能になり非接触型電子装置の動
作を安定化させることができるという効果が得られる。
【００７４】（１５） 上記に加えて、非接触型電子装
置を薄い厚さのプラスチックカードに搭載された上記ア
ンテナ、電源回路、内部回路及び通信回路とすることに
より、取り扱いが簡便で使い勝手のよいＩＣカードを得
ることができるという効果が得られる。
置を薄い厚さのプラスチックカードに搭載された上記ア
ンテナ、電源回路、内部回路及び通信回路とすることに
より、取り扱いが簡便で使い勝手のよいＩＣカードを得
ることができるという効果が得られる。
【００７５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、演算
増幅回路の具体的構成は、種々の実施形態を採ることが
できる。図１３の非接触型ＩＣカードにおいて、電源回
路、内部回路や通信回路を複数の半導体集積回路装置で
構成するものであってもよい。この発明は、交流電圧を
平滑して内部電圧を形成する半導体集積回路装置及び非
接触型電子装置に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、演算
増幅回路の具体的構成は、種々の実施形態を採ることが
できる。図１３の非接触型ＩＣカードにおいて、電源回
路、内部回路や通信回路を複数の半導体集積回路装置で
構成するものであってもよい。この発明は、交流電圧を
平滑して内部電圧を形成する半導体集積回路装置及び非
接触型電子装置に広く利用できる。
【００７６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１と第２入力端子に交流電圧を印加
し、上記第２入力端子にドレイン（又はコレクタ）を接
続し、ゲート（又はベース）とドレイン（又はコレク
タ）が抵抗手段を介して接続された整流トランジスタに
より上記第１と第２の入力端子との間に整流電流を流
し、第１電圧検出手段により上記第１整流トランジスタ
のソース（又はエミッタ）側に得られる整流電圧が所定
の基準電圧と一致するよう上記制御電圧を形成し、かか
る制御電圧に応答した電流を第１電圧制御電流源で形成
して上記第１抵抗手段に供給することにより、高効率で
安定した平滑電圧を得ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１と第２入力端子に交流電圧を印加
し、上記第２入力端子にドレイン（又はコレクタ）を接
続し、ゲート（又はベース）とドレイン（又はコレク
タ）が抵抗手段を介して接続された整流トランジスタに
より上記第１と第２の入力端子との間に整流電流を流
し、第１電圧検出手段により上記第１整流トランジスタ
のソース（又はエミッタ）側に得られる整流電圧が所定
の基準電圧と一致するよう上記制御電圧を形成し、かか
る制御電圧に応答した電流を第１電圧制御電流源で形成
して上記第１抵抗手段に供給することにより、高効率で
安定した平滑電圧を得ることができる。
【００７７】信号と電力を受信するためのアンテナで受
信した電力から内部電圧を発生させる電源回路と、上記
内部電圧で動作する内部回路と、上記内部電圧で動作し
上記アンテナを介した信号の受信と送信とを行なう通信
回路とを備えた非接触型電子装置において、上記電源回
路として、上記アンテナで発生された交流電圧を第１と
第２入力端子に印加し、上記第２入力端子にドレイン
（又はコレクタ）を接続し、ゲート（又はベース）とド
レイン（又はコレクタ）が抵抗手段を介して接続された
整流トランジスタにより上記第１と第２の入力端子との
間に整流電流を流し、第１電圧検出手段により上記第１
整流トランジスタのソース（又はエミッタ）側に得られ
る整流電圧が所定の基準電圧と一致するよう上記制御電
圧を形成し、かかる制御電圧に応答した電流を第１電圧
制御電流源で形成して上記第１抵抗手段に供給すること
により、高効率で安定した平滑電圧を得ることができ、
通信距離を長くすることができる。
信した電力から内部電圧を発生させる電源回路と、上記
内部電圧で動作する内部回路と、上記内部電圧で動作し
上記アンテナを介した信号の受信と送信とを行なう通信
回路とを備えた非接触型電子装置において、上記電源回
路として、上記アンテナで発生された交流電圧を第１と
第２入力端子に印加し、上記第２入力端子にドレイン
（又はコレクタ）を接続し、ゲート（又はベース）とド
レイン（又はコレクタ）が抵抗手段を介して接続された
整流トランジスタにより上記第１と第２の入力端子との
間に整流電流を流し、第１電圧検出手段により上記第１
整流トランジスタのソース（又はエミッタ）側に得られ
る整流電圧が所定の基準電圧と一致するよう上記制御電
圧を形成し、かかる制御電圧に応答した電流を第１電圧
制御電流源で形成して上記第１抵抗手段に供給すること
により、高効率で安定した平滑電圧を得ることができ、
通信距離を長くすることができる。
【図１】本発明に係る半導体集積回路装置に搭載される
電源回路の一実施例を示す基本的回路構成図である。
電源回路の一実施例を示す基本的回路構成図である。
【図２】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す基本的回路構成図であ
る。
電源回路の他の一実施例を示す基本的回路構成図であ
る。
【図３】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す基本的回路構成図であ
る。
電源回路の他の一実施例を示す基本的回路構成図であ
る。
【図４】本発明に係る半導体集積回路装置に搭載される
電源回路の一実施例を示す回路図である。
電源回路の一実施例を示す回路図である。
【図５】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す回路図である。
電源回路の他の一実施例を示す回路図である。
【図６】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す回路図である。
電源回路の他の一実施例を示す回路図である。
【図７】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す回路図である。
電源回路の他の一実施例を示す回路図である。
【図８】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す回路図である。
電源回路の他の一実施例を示す回路図である。
【図９】本発明に係る半導体集積回路装置に搭載される
電源回路の他の一実施例を示す回路図である。
電源回路の他の一実施例を示す回路図である。
【図１０】本発明に係る半導体集積回路装置に搭載され
る電源回路の他の一実施例を示す回路図である。
る電源回路の他の一実施例を示す回路図である。
【図１１】本発明に係る半導体集積回路装置に搭載され
る電源回路の更に他の一実施例を示す基本的回路構成図
である。
る電源回路の更に他の一実施例を示す基本的回路構成図
である。
【図１２】本発明に係る半導体集積回路装置に搭載され
る電源回路の更に他の一実施例を示す回路図である。
る電源回路の更に他の一実施例を示す回路図である。
【図１３】本発明に係る非接触型ＩＣカードの一実施例
を示すブロック図である。
を示すブロック図である。
【図１４】本発明に係る半導体集積回路装置の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
【図１５】本発明を説明するための電源回路の電圧−電
流特性図である。
流特性図である。
【図１６】本発明に係る電源回路の動作を説明するため
の波形図である。
の波形図である。
【図１７】本発明に先立って検討されたシリーズレギュ
レータの一例を示す回路図である。
レータの一例を示す回路図である。
Ｍ０１〜Ｍ３４…ＭＯＳトランジスタ、Ｄ０１〜Ｄ１４
…ダイオード、Ｒ１１〜Ｒ２２…抵抗、Ｃ０１，Ｃ１…
容量、Ａ０１〜Ａ４１…演算増幅回路（オペアンプ）、
Ｇ１１…電圧検出回路、Ｇ１２〜Ｇ１４…電圧制御電流
源、Ｌ５１，Ｌ５２…アンテナ、Ｂ５２…電圧生成手
段、Ｂ５３…信号処理及びデータ保持手段、Ｂ５４…通
信手段、Ｂ５５…ＩＣカード、Ｂ５６…リーダ・ライ
タ。
…ダイオード、Ｒ１１〜Ｒ２２…抵抗、Ｃ０１，Ｃ１…
容量、Ａ０１〜Ａ４１…演算増幅回路（オペアンプ）、
Ｇ１１…電圧検出回路、Ｇ１２〜Ｇ１４…電圧制御電流
源、Ｌ５１，Ｌ５２…アンテナ、Ｂ５２…電圧生成手
段、Ｂ５３…信号処理及びデータ保持手段、Ｂ５４…通
信手段、Ｂ５５…ＩＣカード、Ｂ５６…リーダ・ライ
タ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 5/02 Ｇ０６Ｋ 19/00 Ｎ (72)発明者 吉野 亮三 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 (72)発明者 山本 師久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 木野田 一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 亀井 圭司 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B035 BB09 CA12 CA23 5F038 AV06 BB04 BB08 BH02 BH07 DF01 EZ20 5H006 CA02 CA07 CA12 CA13 CB02 CB03 CC02 DA04 DC05 5H430 BB01 BB05 BB09 BB11 EE06 EE09 EE12 FF04 FF13 GG08 HH03 5K012 AB03 AB05 AB12 AC06 AC08 AC10 AE13 BA00
Claims (15)
- 【請求項１】 交流電圧が印加される第１入力端子及び
第２入力端子と、 上記第２入力端子にドレイン（又はコレクタ）が接続さ
れ、ゲート（又はベース）とドレイン（又はコレクタ）
とが第１抵抗手段を介して接続されて上記第１入力端子
と上記第２入力端子との間に整流電流を流す第１整流ト
ランジスタと、 上記制御電圧に応答した電流を形成して上記第１抵抗手
段に供給する第１電圧制御電流源と、 上記第１整流トランジスタのソース（又はエミッタ）側
に得られる整流電圧が所定の基準電圧と一致するよう上
記制御電圧を形成する第１電圧検出手段とを備えてなる
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１において、 上記第１入力端子と整流電圧を出力する第１出力端子と
の間には、上記整流電流に対応した電流を流す第１一方
向性素子が設けられ、 上記第１電圧制御電流源は、上記第１出力端子と上記第
１整流トランジスタのゲート（又はベース）との間に設
けられ、 上記第１整流トランジスタのソース（又はエミッタ）
は、整流電圧が出力される第２出力端子に接続されるも
のであることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項２において、 上記第１整流トランジスタは、第１整流ＭＯＳＦＥＴか
らなり、 上記電圧検出手段は、上記整流電圧の分圧電圧と基準電
圧とを受ける演算増幅回路で構成され、 上記第１電圧制御電流源は、ゲートに上記制御電圧を受
ける第１ＭＯＳＦＥＴと、かかる第１ＭＯＳＦＥＴのソ
ース−ドレインの一端と上記第１整流ＭＯＳＦＥＴのゲ
ートとの間に設けられ、上記整流電流に対応した向きに
電流を流す第２ＭＯＳＦＥＴとからなることを特徴とす
る半導体集積回路装置。 - 【請求項４】 請求項３において、 上記第２ＭＯＳＦＥＴは、ゲートとドレインとが接続さ
れてダイオード形態とされるものであることを特徴とす
る半導体集積回路装置。 - 【請求項５】 請求項３において、 上記第２ＭＯＳＦＥＴは、上記第１整流ＭＯＳＦＥＴ及
び第１ＭＯＳＦＥＴと同一導電型で構成され、そのゲー
トが上記第２入力端子に接続されてなることを特徴とす
る半導体集積回路装置。 - 【請求項６】 請求項３ないし５のいずれかにおいて、 上記第１一方向性素子は、ゲートとドレインとが接続さ
れてダイオード形態とされた第３ＭＯＳＦＥＴからなる
ことを特徴とする半導体集積回路装置。 - 【請求項７】 請求項３ないし５のいずれかにおいて、 上記第１一方向性素子は、第３ＭＯＳＦＥＴで構成さ
れ、かかる第３ＭＯＳＦＥＴは、上記第１整流ＭＯＳＦ
ＥＴ及び第１と第２ＭＯＳＦＥＴと同一導電型で構成さ
れ、そのゲートが上記第２入力端子に接続されてなるこ
とを特徴とする半導体集積回路装置。 - 【請求項８】 請求項２において、 上記第２入力端子と整流電圧を出力する第１出力端子と
の間に設けられ、上記整流電流に対応した電流を流す第
２一方向性素子と、 上記第２入力端子にドレイン（又はコレクタ）が接続さ
れ、ゲート（又はベース）とドレイン（又はコレクタ）
とが第２抵抗手段を介して接続されて上記第１入力端子
と記第２入力端子との間に整流電流を流す第２整流トラ
ンジスタと、 上記制御電圧に応答した電流を形成して上記第２抵抗手
段に供給する第２電圧制御電流源と、 上記第２整流トランジスタのソース（又はエミッタ）側
に得られる整流電圧が所定の基準電圧と一致するよう上
記制御電圧を形成する第２電圧検出手段とを更に備えて
なることを特徴とする半導体集積回路装置。 - 【請求項９】 請求項８において、 上記第１及び第２整流トランジスタは、第１及び第２整
流ＭＯＳＦＥＴからなり、 上記電圧検出手段は、上記整流電圧の分圧電圧と基準電
圧とを受ける演算増幅回路で構成され、 上記第１と第２電圧制御電流源は、ゲートに上記制御電
圧を受ける第１と第４ＭＯＳＦＥＴと、かかる第１と第
４ＭＯＳＦＥＴの各々のソース−ドレインの一端と上記
第１と第２整流ＭＯＳＦＥＴの各々のゲートとの間に設
けられ、上記整流電流に対応した向きに電流を流すダイ
オード形態の第２と第５ＭＯＳＦＥＴとからなることを
特徴とする半導体集積回路装置。 - 【請求項１０】 請求項８において、 上記第１及び第２一方向性素子の各々は、第３と第６Ｍ
ＯＳＦＥＴからなり、 かかる第３及び第６ＭＯＳＦＥＴは、上記各ＭＯＳＦＥ
Ｔと同一導電型で構成され、上記第３ＭＯＳＦＥＴのゲ
ートは上記第２入力端子に接続され、上記第６ＭＯＳＦ
ＥＴのゲートは上記第１入力端子に接続されてなること
を特徴とする半導体集積回路装置。 - 【請求項１１】 請求項１ないし１０のずれかにおい
て、 上記第１入力端子と第２入力端子は、上記交流電圧を発
生させるアンテナが外部に接続されるものであることを
特徴とする半導体集積回路装置。 - 【請求項１２】 信号と電力を受信するためのアンテナ
と、 上記アンテナで受信した電力から内部電圧を発生させる
電源回路と、 上記電源回路で形成された内部電圧で動作し、上記アン
テナで受信した信号の処理及びデータの保存を行なう内
部回路と、 上記電源回路で形成された内部電圧で動作し、上記アン
テナを介した信号の受信と送信とを行なう通信回路とを
備え、 上記電源回路は、 上記アンテナで発生された交流電圧が印加される第１入
力端子及び第２入力端子と、 上記第２入力端子にドレイン（又はコレクタ）が接続さ
れ、ゲート（又はベース）とドレイン（又はコレクタ）
とが第１抵抗手段を介して接続されて上記第１入力端子
と上記第２入力端子との間に整流電流を流す第１整流ト
ランジスタと、 上記制御電圧に応答した電流を形成して上記第１抵抗手
段に供給する第１電圧制御電流源と、 上記第１整流トランジスタのソース（又はエミッタ）側
に得られる整流電圧が所定の基準電圧と一致するよう上
記制御電圧を形成する第１電圧検出手段とを備えてなる
ことを特徴とする非接触型電子装置。 - 【請求項１３】 請求項１２において、 上記第１整流トランジスタは、第１整流ＭＯＳＦＥＴか
らなり、 第１入力端子と整流電圧を出力する第１出力端子との間
には、上記整流電流に対応した電流を流す第１一方向性
素子が設けられ、 上記電圧検出手段は、上記整流電圧の分圧電圧と基準電
圧とを受ける演算増幅回路で構成され、 上記第１電圧制御電流源は、ゲートに上記制御電圧を受
ける第１ＭＯＳＦＥＴと、かかる第１ＭＯＳＦＥＴのソ
ース−ドレインの一端と上記第１整流ＭＯＳＦＥＴのゲ
ートとの間に設けられ、上記整流電流に対応した向きに
電流を流す第２ＭＯＳＦＥＴとからなることを特徴とす
る非接触型電子装置。 - 【請求項１４】 請求項１２において、 上記電源回路は、 上記第２入力端子と整流電圧を出力する第１出力端子と
の間に設けられ、上記整流電流に対応した電流を流す第
２一方向性素子と、 上記第２入力端子にドレイン（又はコレクタ）が接続さ
れ、ゲート（又はベース）とドレイン（又はコレクタ）
とが第２抵抗手段を介して接続されて上記第１入力端子
と記第２入力端子との間に整流電流を流す第２整流トラ
ンジスタと、 上記制御電圧に応答した電流を形成して上記第２抵抗手
段に供給する第２電圧制御電流源と、 上記第２整流トランジスタのソース（又はエミッタ）側
に得られる整流電圧が所定の基準電圧と一致するよう上
記制御電圧を形成する第２電圧検出手段とを更に備えて
なること特徴とする非接触型電子装置。 - 【請求項１５】 請求項１２ないし１４のいずれかにお
いて、 上記非接触型電子装置は、薄い厚さのプラスチックカー
ドに上記アンテナ、電源回路、内部回路及び通信回路が
搭載されるものであることを特徴とする非接触型電子装
置。
Priority Applications (6)
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|---|---|---|---|
| JP2000088800A JP3719587B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置とｉｃカード |
| KR1020010012407A KR100745558B1 (ko) | 2000-03-28 | 2001-03-10 | 반도체 집적회로장치와 비접촉형 전자장치 |
| TW090106458A TW533644B (en) | 2000-03-28 | 2001-03-20 | Semiconductor integrated circuit device and contact-less electronic device |
| EP01106398A EP1139280B1 (en) | 2000-03-28 | 2001-03-20 | Semiconductor integrated circuit device and contactless electronic device |
| US09/811,443 US6487100B2 (en) | 2000-03-28 | 2001-03-20 | Semiconductor integrated circuit device and contactless electronic device |
| US10/282,142 US6831378B2 (en) | 2000-03-28 | 2002-10-29 | Semiconductor integrated circuit device and contactless electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000088800A JP3719587B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置とｉｃカード |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001274339A true JP2001274339A (ja) | 2001-10-05 |
| JP2001274339A5 JP2001274339A5 (ja) | 2005-03-03 |
| JP3719587B2 JP3719587B2 (ja) | 2005-11-24 |
Family
ID=18604627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000088800A Expired - Fee Related JP3719587B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置とｉｃカード |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6487100B2 (ja) |
| EP (1) | EP1139280B1 (ja) |
| JP (1) | JP3719587B2 (ja) |
| KR (1) | KR100745558B1 (ja) |
| TW (1) | TW533644B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005072065A2 (ja) * | 2004-01-30 | 2005-08-11 | Renesas Tech Corp | 半導体集積回路装置及びそれを用いた非接触型ｉｃカード並びに携帯情報端末 |
| US7245513B2 (en) | 2004-10-13 | 2007-07-17 | Renesas Technology Corp. | Semiconductor integrated circuit device, contactless electronic device, and handheld terminal |
| JP2007293423A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体集積回路装置及びそれを用いた非接触型電子装置 |
| KR100840035B1 (ko) * | 2006-06-20 | 2008-06-19 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 집적 회로 장치 및 그것을 이용한 비접촉형 ｉｃ카드 및 휴대 정보 단말기 |
| JP2008165286A (ja) * | 2006-12-27 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 定電圧回路及び当該定電圧回路を具備する半導体装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030034491A1 (en) * | 2001-08-14 | 2003-02-20 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices for detecting an object |
| US7168624B2 (en) * | 2002-04-26 | 2007-01-30 | Renesas Technology Corp. | Semiconductor device and IC card |
| US6879534B2 (en) * | 2002-11-01 | 2005-04-12 | Hewlett-Packard Development Company, L.P. | Method and system for minimizing differential amplifier power supply sensitivity |
| JP3871667B2 (ja) * | 2003-08-18 | 2007-01-24 | 松下電器産業株式会社 | 非接触ｉｃカード |
| JP4455079B2 (ja) | 2004-01-30 | 2010-04-21 | 富士通マイクロエレクトロニクス株式会社 | 電源回路 |
| TW200540592A (en) * | 2004-03-30 | 2005-12-16 | Rohm Co Ltd | Power supply and display |
| JP4618672B2 (ja) * | 2004-09-02 | 2011-01-26 | フェリカネットワークス株式会社 | 半導体集積回路および無線通信装置 |
| JP4847891B2 (ja) * | 2007-02-20 | 2011-12-28 | ソニー・エリクソン・モバイルコミュニケーションズ株式会社 | 携帯電子機器 |
| US7738272B2 (en) * | 2007-11-30 | 2010-06-15 | Infineon Technologies Ag | Circuit and method for rectifying and regulating voltages |
| US8632528B2 (en) | 2008-04-11 | 2014-01-21 | Jorge Fausto Ottini | Methods for nonablative photorejuvenation |
| JP5215154B2 (ja) | 2008-12-09 | 2013-06-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびそれを用いた非接触／接触電子装置ならびに携帯情報端末 |
| GB2484104B (en) * | 2010-09-29 | 2017-11-08 | Broadcom Europe Ltd | Near field RF communicators |
| CN102035410B (zh) * | 2010-12-24 | 2014-02-19 | 鸿富锦精密工业（深圳）有限公司 | 电压调节电路及具有该电压调节电路的电源适配器 |
| KR101822491B1 (ko) * | 2011-04-01 | 2018-01-26 | 삼성전자주식회사 | 전압 조정 회로 및 이의 동작 방법 |
| US8909140B2 (en) * | 2012-05-02 | 2014-12-09 | Cambridge Silicon Radio Limited | Transmitter |
| JP2014078570A (ja) * | 2012-10-09 | 2014-05-01 | Toshiba Corp | 整流回路及び半導体装置 |
| EP2860667B1 (en) * | 2013-10-08 | 2018-10-03 | ams AG | Radio frequency system and method for limiting a voltage |
| JP6393470B2 (ja) * | 2013-10-23 | 2018-09-19 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| CN103699929B (zh) * | 2014-01-08 | 2017-01-04 | 卓捷创芯科技（深圳）有限公司 | 一种开关信号控制的整流与限幅电路与无源射频标签 |
| JP6468758B2 (ja) * | 2014-08-27 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9608537B1 (en) | 2014-09-19 | 2017-03-28 | Alfred E. Mann Foundation For Scientific Research | Active rectifier and regulator circuit |
| US9906064B2 (en) * | 2014-09-22 | 2018-02-27 | Qualcomm Technologies International, Ltd. | Receiver circuit |
| US10033296B1 (en) * | 2015-09-01 | 2018-07-24 | The Alfred E. Mann Foundation For Scientific Research | Rectifier and regulator circuit |
| CN106529647B (zh) * | 2016-10-27 | 2019-02-15 | 北京智芯微电子科技有限公司 | 一种电子标签电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173849A (en) * | 1987-09-19 | 1992-12-22 | Magellan Corporation (Australia) Pty. Ltd. | Integratable synchronous rectifier |
| US5038266A (en) * | 1990-01-02 | 1991-08-06 | General Electric Company | High efficiency, regulated DC supply |
| NL9301169A (nl) * | 1993-07-05 | 1995-02-01 | Nedap Nv | Snelle communicatie naar een programmeerbaar identificatielabel. |
| JPH09265328A (ja) | 1996-03-28 | 1997-10-07 | Yokogawa Electric Corp | アクティブダミー回路 |
| JPH11353041A (ja) * | 1998-06-09 | 1999-12-24 | Alinco Inc | 直流電源装置 |
| US6271712B1 (en) * | 1999-04-07 | 2001-08-07 | Semiconductor Components Industries Llc | Synchronous rectifier and method of operation |
| US6301128B1 (en) * | 2000-02-09 | 2001-10-09 | Delta Electronics, Inc. | Contactless electrical energy transmission system |
| US6563719B1 (en) * | 2002-04-09 | 2003-05-13 | Bel-Fuse, Inc. | Self-driven synchronous rectification scheme |
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-
2002
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005072065A2 (ja) * | 2004-01-30 | 2005-08-11 | Renesas Tech Corp | 半導体集積回路装置及びそれを用いた非接触型ｉｃカード並びに携帯情報端末 |
| WO2005072065A3 (ja) * | 2004-01-30 | 2005-10-06 | Renesas Tech Corp | 半導体集積回路装置及びそれを用いた非接触型ｉｃカード並びに携帯情報端末 |
| CN100438271C (zh) * | 2004-01-30 | 2008-11-26 | 株式会社瑞萨科技 | 半导体集成电路器件和使用它的非接触式ic卡以及便携式信息终端 |
| US8082012B2 (en) | 2004-01-30 | 2011-12-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device, and non-contact type IC card and portable information terminal using the semiconductor integrated circuit device |
| US7245513B2 (en) | 2004-10-13 | 2007-07-17 | Renesas Technology Corp. | Semiconductor integrated circuit device, contactless electronic device, and handheld terminal |
| JP2007293423A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体集積回路装置及びそれを用いた非接触型電子装置 |
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