JPH10254563A - バイアス回路 - Google Patents
バイアス回路Info
- Publication number
- JPH10254563A JPH10254563A JP7083797A JP7083797A JPH10254563A JP H10254563 A JPH10254563 A JP H10254563A JP 7083797 A JP7083797 A JP 7083797A JP 7083797 A JP7083797 A JP 7083797A JP H10254563 A JPH10254563 A JP H10254563A
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- Japan
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- gate
- drain
- transistor
- channel mos
- mos transistor
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Abstract
(57)【要約】
【課題】低電源電庄系のプロセスを用いて、そのプロセ
スのゲート耐圧以上の電源電圧でも使えるバイアス回路
の提供。 【解決手段】ゲートとドレインを接続したＰｃｈトラン
ジスタ（ＭＰ２〜ＭＰ４）を複数段縦積みし、その最下
段のトランジスタ（ＭＰ２）のゲート・ドレインと、第
２のＮｃｈトランジスタ（ＭＮ２）のゲートとドレイン
に接続し、Ｐｃｈトランジスタ段のうちの適当なノード
と、ドレイン高耐圧特性を持つ第１のＮｃｈトランジス
タ（ＭＮ１）のゲートを接続し、ゲートとドレインを接
続した第１のＰｃｈトランジスタ（ＭＰ１）のゲート・
ドレインと第１のＮｃｈトランジスタのドレインを接続
して構成される。
スのゲート耐圧以上の電源電圧でも使えるバイアス回路
の提供。 【解決手段】ゲートとドレインを接続したＰｃｈトラン
ジスタ（ＭＰ２〜ＭＰ４）を複数段縦積みし、その最下
段のトランジスタ（ＭＰ２）のゲート・ドレインと、第
２のＮｃｈトランジスタ（ＭＮ２）のゲートとドレイン
に接続し、Ｐｃｈトランジスタ段のうちの適当なノード
と、ドレイン高耐圧特性を持つ第１のＮｃｈトランジス
タ（ＭＮ１）のゲートを接続し、ゲートとドレインを接
続した第１のＰｃｈトランジスタ（ＭＰ１）のゲート・
ドレインと第１のＮｃｈトランジスタのドレインを接続
して構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス回路に関
し、特に、低電圧系プロセスを用いて、該プロセスのゲ
ート耐圧以上の電源電圧でも使えるようにしたバイアス
回路に関する。
し、特に、低電圧系プロセスを用いて、該プロセスのゲ
ート耐圧以上の電源電圧でも使えるようにしたバイアス
回路に関する。
【０００２】
【従来の技術】図２、及び図３に、電源電圧５ｖ系の従
来のバイアス回路の回路構成例を示す。図２を参照し
て、この従来のバイアス回路は、ソースを電源Ｖｄｄに
接続しゲートとドレインを互いに接続してなるＰチャネ
ルＭＯＳトランジスタ（「Ｐｃｈトランジスタ」とい
う）ＭＰ１のゲートとドレインの接続点を、ソースをＧ
ＮＤに接続しゲートと電源Ｖｄｄに接続してなるＮチャ
ネルＭＯＳトランジスタ（「Ｎｃｈトランジスタ」とい
う）ＭＮ１のドレインに接続して構成されている。
来のバイアス回路の回路構成例を示す。図２を参照し
て、この従来のバイアス回路は、ソースを電源Ｖｄｄに
接続しゲートとドレインを互いに接続してなるＰチャネ
ルＭＯＳトランジスタ（「Ｐｃｈトランジスタ」とい
う）ＭＰ１のゲートとドレインの接続点を、ソースをＧ
ＮＤに接続しゲートと電源Ｖｄｄに接続してなるＮチャ
ネルＭＯＳトランジスタ（「Ｎｃｈトランジスタ」とい
う）ＭＮ１のドレインに接続して構成されている。
【０００３】また、図３を参照して、この従来のバイア
ス回路は、ソースを電源Ｖｄｄに接続しゲートとドレイ
ンを互いに接続してなるＰｃｈトランジスタＭＰ１のゲ
ートとドレインの接続点を、ソースをＧＮＤに接続しゲ
ートとドレインを互いに接続してなるＮｃｈトランジス
タＭＮ１のゲートとドレインの接続点に接続して構成さ
れている。なお、図２、及び図３のバイアス回路におい
てＰｃｈトランジスタＭＰ１のゲート・ドレインの接続
点である出力から不図示の次段のトランジスタのゲート
等へバイアス電圧が供給される。
ス回路は、ソースを電源Ｖｄｄに接続しゲートとドレイ
ンを互いに接続してなるＰｃｈトランジスタＭＰ１のゲ
ートとドレインの接続点を、ソースをＧＮＤに接続しゲ
ートとドレインを互いに接続してなるＮｃｈトランジス
タＭＮ１のゲートとドレインの接続点に接続して構成さ
れている。なお、図２、及び図３のバイアス回路におい
てＰｃｈトランジスタＭＰ１のゲート・ドレインの接続
点である出力から不図示の次段のトランジスタのゲート
等へバイアス電圧が供給される。
【０００４】
【発明が解決しようとする課題】ところで、５ｖ系プロ
セスのトランジスタは、ゲート耐圧が６ｖ程度であるこ
とから、電源電圧５．５ｖ以下で使用する場合、図２及
び図３に示した従来のバイアス回路で問題はないが、電
源電圧Ｖｄｄが例えば６ｖ以上になると、図２に示すバ
イアス回路の場合、明らかに６ｖ以上の電圧がＮｃｈト
ランジスタＭＮｌのゲート・ソース間にかかってしま
う。
セスのトランジスタは、ゲート耐圧が６ｖ程度であるこ
とから、電源電圧５．５ｖ以下で使用する場合、図２及
び図３に示した従来のバイアス回路で問題はないが、電
源電圧Ｖｄｄが例えば６ｖ以上になると、図２に示すバ
イアス回路の場合、明らかに６ｖ以上の電圧がＮｃｈト
ランジスタＭＮｌのゲート・ソース間にかかってしま
う。
【０００５】すなわち、ＮｃｈトランジスタＭＮｌのゲ
ート・ソース間電圧は、電源電圧Ｖｄｄがそのままかか
るが、５ｖ系プロセスにおいて、トランジスタのゲート
耐圧は６ｖ程度であることから、電源電圧Ｖｄｄが６ｖ
以上の場合には、どうしてもゲート耐圧を超えてしまう
ことになる。
ート・ソース間電圧は、電源電圧Ｖｄｄがそのままかか
るが、５ｖ系プロセスにおいて、トランジスタのゲート
耐圧は６ｖ程度であることから、電源電圧Ｖｄｄが６ｖ
以上の場合には、どうしてもゲート耐圧を超えてしまう
ことになる。
【０００６】また、図３に示したバイアス回路でも、電
源電圧Ｖｄｄが例えば１２ｖ以上になったとき、Ｎｃｈ
トランジスタＭＮｌまたはＰｃｈトランジスタＭＰｌの
少なくともどちらかは、耐圧を超えてしまう。
源電圧Ｖｄｄが例えば１２ｖ以上になったとき、Ｎｃｈ
トランジスタＭＮｌまたはＰｃｈトランジスタＭＰｌの
少なくともどちらかは、耐圧を超えてしまう。
【０００７】すなわち、図３を参照して、Ｎｃｈトラン
ジスタＭＮｌのゲート・ソース間電圧とＰｃｈトランジ
スタＭＰｌのゲート・ソース間電圧の和が電源電圧にな
るので、電源電圧が１２ｖ以上になった時、少なくとも
どちらか一方のゲート・ソース間電圧は６ｖを超えてし
まう。
ジスタＭＮｌのゲート・ソース間電圧とＰｃｈトランジ
スタＭＰｌのゲート・ソース間電圧の和が電源電圧にな
るので、電源電圧が１２ｖ以上になった時、少なくとも
どちらか一方のゲート・ソース間電圧は６ｖを超えてし
まう。
【０００８】このため図２、または図３に示したバイア
ス回路において、電源電圧Ｖｄｄを６ｖ以上で使うため
には、高電源電圧系のプロセスで製造しなくてはならな
い。
ス回路において、電源電圧Ｖｄｄを６ｖ以上で使うため
には、高電源電圧系のプロセスで製造しなくてはならな
い。
【０００９】これは、図２、及び図３に示したバイアス
回路においては、電源電圧Ｖｄｄを１つ又は２つのトラ
ンジスタのゲート・ソース間で受ける構成とされている
ためである。
回路においては、電源電圧Ｖｄｄを１つ又は２つのトラ
ンジスタのゲート・ソース間で受ける構成とされている
ためである。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、低電源電庄系の
プロセスを用いて、そのプロセスのゲート耐圧以上の電
源電圧でも使えるバイアス回路を提供することにある。
てなされたものであって、その目的は、低電源電庄系の
プロセスを用いて、そのプロセスのゲート耐圧以上の電
源電圧でも使えるバイアス回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成する本発
明のバイアス回路は、ゲートとドレインを接続したＰｃ
ｈトランジスタを複数多段積みし、その最下段のトラン
ジスタのゲート・ドレインと、第２のＮｃｈトランジス
タのゲートとドレインに接続し、前記Ｐｃｈトランジス
タ段の内の適当なノードと、ドレイン高耐圧特性を持つ
第１のＮｃｈトランジスタのゲートを接続し、ゲートと
ドレインを接続した第１のＰｃｈトランジスタのゲート
・ドレインと前記第１のＮｃｈトランジスタのドレイン
を接続したことを特徴とするものである。
明のバイアス回路は、ゲートとドレインを接続したＰｃ
ｈトランジスタを複数多段積みし、その最下段のトラン
ジスタのゲート・ドレインと、第２のＮｃｈトランジス
タのゲートとドレインに接続し、前記Ｐｃｈトランジス
タ段の内の適当なノードと、ドレイン高耐圧特性を持つ
第１のＮｃｈトランジスタのゲートを接続し、ゲートと
ドレインを接続した第１のＰｃｈトランジスタのゲート
・ドレインと前記第１のＮｃｈトランジスタのドレイン
を接続したことを特徴とするものである。
【００１２】上記のように構成されてなる本発明によれ
ば、各トランジスタとも、そのゲート・ソース間電圧
が、ゲート耐圧を超えることがないようにすることがで
き、５ｖ系プロセスを用いて、高電源電圧対応のバイア
ス回路を実現することができる。
ば、各トランジスタとも、そのゲート・ソース間電圧
が、ゲート耐圧を超えることがないようにすることがで
き、５ｖ系プロセスを用いて、高電源電圧対応のバイア
ス回路を実現することができる。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ゲート・ドレイン間を接続したＰｃｈトランジスタ
を複数多段積みし（図１のＭＰ２〜ＭＰ４）、その最下
段のトランジスタ（図１のＭＰ２）のゲート・ドレイン
を、第２のＮｃｈトランジスタ（図１のＭＮ２）のゲー
トとドレインに接続し、複数段のＰｃｈトランジスタ
（図１のＭＰ２〜ＭＰ４）の内の適当なノードと、ドレ
イン高耐圧特性を持つ第１のＮｃｈトランジスタ（ＭＮ
１）のゲートを接続し、ゲートとドレインを接続した第
１のＰｃｈトランジスタ（ＭＰ１）のゲート・ドレイン
と第１のＮｃｈトランジスタ（ＭＮ１）のドレインに接
続して構成されている。
に説明する。本発明は、その好ましい実施の形態におい
て、ゲート・ドレイン間を接続したＰｃｈトランジスタ
を複数多段積みし（図１のＭＰ２〜ＭＰ４）、その最下
段のトランジスタ（図１のＭＰ２）のゲート・ドレイン
を、第２のＮｃｈトランジスタ（図１のＭＮ２）のゲー
トとドレインに接続し、複数段のＰｃｈトランジスタ
（図１のＭＰ２〜ＭＰ４）の内の適当なノードと、ドレ
イン高耐圧特性を持つ第１のＮｃｈトランジスタ（ＭＮ
１）のゲートを接続し、ゲートとドレインを接続した第
１のＰｃｈトランジスタ（ＭＰ１）のゲート・ドレイン
と第１のＮｃｈトランジスタ（ＭＮ１）のドレインに接
続して構成されている。
【００１４】また、本発明の実施の形態においては、ゲ
ートとドレインを接続してなるＰｃｈトランジスタを複
数段縦積みし、その下に、各々ゲートとドレインを接続
してなるＮｃｈトランジスタを複数段縦積みしたものを
接続した構成としてもよい。
ートとドレインを接続してなるＰｃｈトランジスタを複
数段縦積みし、その下に、各々ゲートとドレインを接続
してなるＮｃｈトランジスタを複数段縦積みしたものを
接続した構成としてもよい。
【００１５】本発明の実施の形態においては、電源電圧
Ｖｄｄを複数のトランジスタで多段分割することによっ
て、各トランジスタのゲート・ソース間電圧がゲート耐
圧を超えないようにすることができ、また分割された適
当な電圧を与えることによって、トランジスタのゲート
・ソース間電圧がゲート耐圧を超えないようにすること
ができる。このため、低電圧系プロセスを用いて、高電
源電圧のバイアス回路を得ることができる。また、本発
明の実施の形態においては、以下の実施例で説明するよ
うに、バイアスを受ける回路の消費電流変動を縮小する
ことができるという作用効果も奏する。
Ｖｄｄを複数のトランジスタで多段分割することによっ
て、各トランジスタのゲート・ソース間電圧がゲート耐
圧を超えないようにすることができ、また分割された適
当な電圧を与えることによって、トランジスタのゲート
・ソース間電圧がゲート耐圧を超えないようにすること
ができる。このため、低電圧系プロセスを用いて、高電
源電圧のバイアス回路を得ることができる。また、本発
明の実施の形態においては、以下の実施例で説明するよ
うに、バイアスを受ける回路の消費電流変動を縮小する
ことができるという作用効果も奏する。
【００１６】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明に係るバイアス回路
の一実施例の構成を示すものである。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明に係るバイアス回路
の一実施例の構成を示すものである。
【００１７】図１を参照すると、本実施例のバイアス回
路は、主バイアス回路部と、従バイアス回路部と、を備
えている。このうち、従バイアス回路部は、ゲート・ド
レイン間を接続した複数段のＰｃｈトランジスタＭＰ２
〜ＭＰ４と、最下段のトランジスタＭＰ２のゲート・ド
レインに、ゲート・ドレインの接続点を接続した第２の
ＮｃｈトランジスタＭＮ２からなり、電源電圧Ｖｄｄを
任意の数に分割し、そのなかで主バイアス回路部を構成
するＮｃｈトランジスタＭＮｌのゲート耐圧を超えない
ような適当な電位のノードと、主バイアス回路部のＮｃ
ｈトランジスタＭＮｌのゲートを接続している。この主
バイアス回路は、ソースを電源電圧Ｖｄｄに接続しゲー
トとドレインを接続した第１のＰｃｈトランジスタＭＰ
１と、第１のＰｃｈトランジスタＭＰ１のゲート・ドレ
インの接続点にドレインを接続した上記第１のＮｃｈト
ランジスタＭＮ１からなる。なお、従バイアス回路部
は、複数段のＰｃｈトランジスタの下に、各々ゲートと
ドレインを接続してなるＮｃｈトランジスタを複数段縦
積みしたものを接続した構成としてもよい。
路は、主バイアス回路部と、従バイアス回路部と、を備
えている。このうち、従バイアス回路部は、ゲート・ド
レイン間を接続した複数段のＰｃｈトランジスタＭＰ２
〜ＭＰ４と、最下段のトランジスタＭＰ２のゲート・ド
レインに、ゲート・ドレインの接続点を接続した第２の
ＮｃｈトランジスタＭＮ２からなり、電源電圧Ｖｄｄを
任意の数に分割し、そのなかで主バイアス回路部を構成
するＮｃｈトランジスタＭＮｌのゲート耐圧を超えない
ような適当な電位のノードと、主バイアス回路部のＮｃ
ｈトランジスタＭＮｌのゲートを接続している。この主
バイアス回路は、ソースを電源電圧Ｖｄｄに接続しゲー
トとドレインを接続した第１のＰｃｈトランジスタＭＰ
１と、第１のＰｃｈトランジスタＭＰ１のゲート・ドレ
インの接続点にドレインを接続した上記第１のＮｃｈト
ランジスタＭＮ１からなる。なお、従バイアス回路部
は、複数段のＰｃｈトランジスタの下に、各々ゲートと
ドレインを接続してなるＮｃｈトランジスタを複数段縦
積みしたものを接続した構成としてもよい。
【００１８】主バイアス回路部に流れる電流は、Ｎｃｈ
トランジスタＭＮｌで決められるので、Ｐｃｈトランジ
スタＭＰｌは、その電流を流すに十分なサイズ、すなわ
ちその電流を流してもゲート・ソース間電圧が６ｖの耐
圧を超えないような大きさのサイズとする。ただし、Ｎ
ｃｈトランジスタＭＮｌは、ドレイン高耐圧特性を持つ
トランジスタであることが必要である。このような構成
としたことにより、本実施例によれば、５ｖ系プロセス
のトランジスタで構成されている高電源電圧対応のバイ
アス回路が実現できる。
トランジスタＭＮｌで決められるので、Ｐｃｈトランジ
スタＭＰｌは、その電流を流すに十分なサイズ、すなわ
ちその電流を流してもゲート・ソース間電圧が６ｖの耐
圧を超えないような大きさのサイズとする。ただし、Ｎ
ｃｈトランジスタＭＮｌは、ドレイン高耐圧特性を持つ
トランジスタであることが必要である。このような構成
としたことにより、本実施例によれば、５ｖ系プロセス
のトランジスタで構成されている高電源電圧対応のバイ
アス回路が実現できる。
【００１９】ところで、バイアス回路の出力を、例えば
Ｐｃｈトランジスタのゲートで受ける回路の場合、次段
の回路にとって望ましいバイアス回路の特性は、（電源
電圧−バイアス電位）、すなわち、出力を受けるＰｃｈ
トランジスタのゲート・ソース間電圧が大きく変らない
ことである。
Ｐｃｈトランジスタのゲートで受ける回路の場合、次段
の回路にとって望ましいバイアス回路の特性は、（電源
電圧−バイアス電位）、すなわち、出力を受けるＰｃｈ
トランジスタのゲート・ソース間電圧が大きく変らない
ことである。
【００２０】図１を参照して、従バイアス回路部におい
て、複数段縦積みのトランジスタＮ個で電源電圧をＮ分
割したとすると、電源電圧変動ΔＶｄｄに対して、各ト
ランジスタのゲート・ソース間電圧も、およそΔＶｄｄ
／Ｎ変動することになる。
て、複数段縦積みのトランジスタＮ個で電源電圧をＮ分
割したとすると、電源電圧変動ΔＶｄｄに対して、各ト
ランジスタのゲート・ソース間電圧も、およそΔＶｄｄ
／Ｎ変動することになる。
【００２１】したがって、従バイアス回路部の電位をそ
のまま出力にするよりも、図１に示すように、主バイア
ス回路部を設け、ＰｃｈトランジスタＭＰｌのサイズに
よって、ＰｃｈトランジスタＭＰｌのゲート・ソース間
電圧を適切に決めることで、ＰｃｈトランジスタＭＰｌ
のゲート・ドレイン変動を小さくしたほうがよい。
のまま出力にするよりも、図１に示すように、主バイア
ス回路部を設け、ＰｃｈトランジスタＭＰｌのサイズに
よって、ＰｃｈトランジスタＭＰｌのゲート・ソース間
電圧を適切に決めることで、ＰｃｈトランジスタＭＰｌ
のゲート・ドレイン変動を小さくしたほうがよい。
【００２２】また、主バイアス回路部では、Ｎｃｈトラ
ンジスタＭＮｌのゲート・ソース間電位は、電源電圧変
動ΔＶｄｄよりも小さいので、従来のバイアス回路（図
２参照）よりも主バイアス回路部の電流変動は小さくな
り、ＰｃｈトランジスタＭＰｌのゲート・ソース間電圧
の変動も、従来のバイアス回路よりも小さくなる。この
ため、回路全体の消費電流変動の縮小につながり、電力
設計を容易化する。
ンジスタＭＮｌのゲート・ソース間電位は、電源電圧変
動ΔＶｄｄよりも小さいので、従来のバイアス回路（図
２参照）よりも主バイアス回路部の電流変動は小さくな
り、ＰｃｈトランジスタＭＰｌのゲート・ソース間電圧
の変動も、従来のバイアス回路よりも小さくなる。この
ため、回路全体の消費電流変動の縮小につながり、電力
設計を容易化する。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
電源電圧をいくつかのトランジスタで多段分割すること
によって、各トランジスタのゲート・ソース間電圧がゲ
ート耐圧を超えないようにすることができ、分割された
適当な電圧を与えることによってもトランジスタのゲー
ト・ソース間電圧がゲート耐圧を超えないようにするこ
とができるため、低電圧系プロセスを使っても高電源電
圧のバイアス回路を得ることができるという効果を奏す
る。また、本発明によれば、バイアスを受ける回路の消
費電流変動を縮小することができるという利点も有して
いる。
電源電圧をいくつかのトランジスタで多段分割すること
によって、各トランジスタのゲート・ソース間電圧がゲ
ート耐圧を超えないようにすることができ、分割された
適当な電圧を与えることによってもトランジスタのゲー
ト・ソース間電圧がゲート耐圧を超えないようにするこ
とができるため、低電圧系プロセスを使っても高電源電
圧のバイアス回路を得ることができるという効果を奏す
る。また、本発明によれば、バイアスを受ける回路の消
費電流変動を縮小することができるという利点も有して
いる。
【図１】本発明に係るバイアス回路の一実施例の回路構
成を示す図である。
成を示す図である。
【図２】従来のバイアス回路の回路構成の一例を示す図
である。
である。
【図３】従来のバイアス回路の他の回路構成を示す図で
ある。
ある。
ＭＮ１、ＭＮ２ Ｎｃｈトランジスタ ＭＰ１〜ＭＰ４ Ｐｃｈトランジスタ
Claims (4)
- 【請求項１】ゲート・ドレイン間を接続してなるＭＯＳ
トランジスタを複数段縦積みしてなる第１の回路と、 前記複数段のＭＯＳトランジスタの接続ノードのうちの
適当なノードを第１のＮチャネルＭＯＳトランジスタの
ゲートに接続し、ゲート・ドレイン間を接続した第１の
ＰチャネルＭＯＳトランジスタの前記ゲート・ドレイン
を前記第１のＮチャネルＭＯＳトランジスタのドレイン
に接続してなる第２の回路を備えたことを特徴とするバ
イアス回路。 - 【請求項２】前記第１のＮチャネルＭＯＳトランジスタ
がドレイン高耐圧特性を有するトランジスタからなる、
ことを特徴とする請求項１記載のバイアス回路。 - 【請求項３】ゲートとドレインを接続してなるＰチャネ
ルＭＯＳトランジスタを複数段直列形態に接続し、この
うち最下段のＰチャネルＭＯＳトランジスタについては
そのゲートとドレインの接続点を、ソースを低位側電源
に接続してなる第２のＮチャネルＭＯＳトランジスタの
ゲートとドレインとの接続点に接続し、且つ最上段のＰ
チャネルＭＯＳトランジスタのソースを高位側電源に接
続し、 前記複数段のＰチャネルＭＯＳトランジスタの接続点ノ
ードのうちの適当なノードを、ソースを前記低位側電源
に接続してなるドレイン高耐圧特性を持つ第１のＮチャ
ネルＭＯＳトランジスタのゲートに接続し、 ソースを前記高位側電源に接続してなる第１のＰチャネ
ルＭＯＳトランジスタのゲートとドレインの接続点を前
記第１のＮチャネルＭＯＳトランジスタのドレインに接
続してなる、ことを特徴とするバイアス回路。 - 【請求項４】ゲートとドレインを接続してなるＰチャネ
ルＭＯＳトランジスタを複数段縦積みし、その下に、各
々ゲートとドレインを接続してなるＮチャネルＭＯＳト
ランジスタを複数段縦積みしたものを接続し、 前記複数段のトランジスタの接続ノードのうち適当なノ
ードと、ドレイン高耐圧特性を持つ第１のＮチャネルＭ
ＯＳトランジスタのゲートに接続し、ゲートとドレイン
を接続した第２のＰチャネルＭＯＳトランジスタのゲー
トとドレインの接続点を前記第１のＮチャネルＭＯＳト
ランジスタのドレインに接続したことを特徴とするバイ
アス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7083797A JPH10254563A (ja) | 1997-03-07 | 1997-03-07 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7083797A JPH10254563A (ja) | 1997-03-07 | 1997-03-07 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254563A true JPH10254563A (ja) | 1998-09-25 |
Family
ID=13443087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7083797A Pending JPH10254563A (ja) | 1997-03-07 | 1997-03-07 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015144567A (ja) * | 2015-04-23 | 2015-08-06 | 株式会社東芝 | 整流回路とこれを用いた無線通信装置 |
| US9325362B2 (en) | 2012-09-28 | 2016-04-26 | Kabushiki Kaisha Toshiba | Rectification circuit and wireless communication apparatus using the same |
-
1997
- 1997-03-07 JP JP7083797A patent/JPH10254563A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9325362B2 (en) | 2012-09-28 | 2016-04-26 | Kabushiki Kaisha Toshiba | Rectification circuit and wireless communication apparatus using the same |
| JP2015144567A (ja) * | 2015-04-23 | 2015-08-06 | 株式会社東芝 | 整流回路とこれを用いた無線通信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000215 |